KR20090056261A - Method of forming transistor in semiconductir device - Google Patents

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Abstract

A method of forming transistor in a semiconductor device is provided to reduce the number of the reticles of the process of manufacturing semiconductor and the necessary cost of the process. The method of forming the transistor of the semiconductor device comprises a step of preparing the semiconductor substrate(100), a step of performing the first ion injection process, and a step of performing the secondary ion implantation process. The step of preparing the semiconductor substrate is performed in order to prepare for the semiconductor substrate having three region frames(LVN, HVN1, HVN2). The step of performing the first ion injection process is performed to inject impurity ions into the first area of the semiconductor substrate. The first ion injection process controls the threshold voltage of the first area. The step of performing the secondary ion implantation process is performed to inject impurity ions into the third region of the semiconductor substrate. The secondary ion implantation process controls the threshold voltage of the third region.

Description

반도체 소자의 트랜지스터 형성 방법{Method of forming transistor in semiconductir device}Method of forming transistor in semiconductor device

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 특히 고전압 트랜지스터 형성 공정 시 레티클의 제작 비용을 감소시킬 수 있는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.The present invention relates to a method of forming a transistor of a semiconductor device, and more particularly to a method of forming a transistor of a semiconductor device that can reduce the manufacturing cost of the reticle in the high voltage transistor forming process.

반도체 소자는 데이터가 저장되는 메모리 셀들 및 구동전압을 전달하는 트랜지스터들을 포함한다. 반도체 소자 중에서 플래시 소자(flash device)를 예를 들어 설명하면 다음과 같다. 플래시 소자는 다수개의 트랜지스터들을 포함하는데, 용도에 따라 구체적으로 구분하면 저전압 트랜지스터(low voltage transistor; LVN), 노드 캐패시터 트랜지스터(node capacitor transistor; LVP) 및 고전압 트랜지스터(high voltage transistor; HVN)를 포함할 수 있다.The semiconductor device includes memory cells in which data is stored and transistors for transmitting a driving voltage. A flash device is described as an example among semiconductor devices as follows. The flash device includes a plurality of transistors, which may include a low voltage transistor (LVN), a node capacitor transistor (LVP), and a high voltage transistor (HVN) according to a purpose. Can be.

한편, 메모리 셀들 및 트랜지스터들을 형성하기 위해서는 문턱전압 조절용 이온주입 공정을 실시하여 접합영역(junction)을 형성한다. 특히, 트랜지스터들은 게이트 절연막 부근에서 브레이크 다운(break down)이 발생하는 현상을 감소시키기 위해 후속 이온주입 공정을 더 실시하여 LDD(Lightly Doped Drain) 또는 DDD(Double Diffused Drain)를 형성하는 것이 바람직하다. Meanwhile, in order to form the memory cells and the transistors, a junction region is formed by performing an ion implantation process for adjusting the threshold voltage. In particular, the transistors may be further subjected to a subsequent ion implantation process to form a lightly doped drain (LDD) or a double diffused drain (DDD) in order to reduce a phenomenon in which breakdown occurs near the gate insulating layer.

이처럼, LDD 또는 DDD를 형성하기 위해서는 원하는 영역이 개방된 포토레지스트 패턴을 형성한 후 이온주입 공정을 실시한다. 또한, 포토레지스트 패턴을 형성하기 위해서는 원하는 패턴의 레티클(reticle)을 사용한 노광 및 현상 공정을 실시한다. 일반적으로는, 브레이크 다운 현상이 발생하지 않도록 저전압 트랜지스터(LVN)에 LDD를 형성하고, 노드 캐패시터 트랜지스터(LVP) 및 고전압 트랜지스터(HVN)에 DDD를 형성한다. 하지만, 각각 다른 영역에 이온주입 공정을 실시하게 되면, 이온주입 공정의 횟수만큼의 레티클(reticle)이 필요하다. 즉, 문턱전압 조절용 레티클, 저전압 트랜지스터(LVN)용 레티클, 노드 캐패시터 트랜지스터(LVP) 및 고전압 트랜지스터(HVN)용 레티클을 포함하며, 이 외에도 미세패턴용 레티클을 포함한 다수개의 레티클들이 필요하다. 이처럼, 서로 다른 패턴을 갖는 레티클이 많아질수록 이를 제작하는 비용이 증가하게 되는데, 이로 인해 반도체 소자의 제조 비용 또한 증가할 수 있다.As described above, in order to form LDD or DDD, an ion implantation process is performed after forming a photoresist pattern in which a desired region is opened. In addition, in order to form a photoresist pattern, an exposure and development process using a reticle of a desired pattern is performed. In general, an LDD is formed in the low voltage transistor LVN to prevent breakdown, and a DDD is formed in the node capacitor transistor LVP and the high voltage transistor HVN. However, when the ion implantation process is performed in different regions, as many reticles as the number of ion implantation processes are required. That is, a reticle for adjusting a threshold voltage, a reticle for a low voltage transistor LVN, a node capacitor transistor LVP, and a reticle for a high voltage transistor HVN is required. In addition, a plurality of reticles including a fine pattern reticle are required. As such, as the number of reticles having different patterns increases, the cost of manufacturing the reticle increases, which may increase the manufacturing cost of the semiconductor device.

본 발명이 해결하고자 하는 과제는, 트랜지스터 제조 공정 시 접합영역 형성 공정에 필요한 레티클의 개수를 감소시켜 반도체 소자의 제조 비용을 절감할 수 있다. An object of the present invention is to reduce the number of reticles required for the junction region formation process in the transistor manufacturing process can reduce the manufacturing cost of the semiconductor device.

본 발명에 따른 반도체 소자의 트랜지스터 형성 방법은, 제1 영역, 제2 영역 및 제3 영역이 구획된 반도체 기판이 제공된다. 제1 영역에 제1 문턱전압 이온주입 공정을 실시한다. 제3 영역에 제2 문턱전압 이온주입 공정을 실시한다. 제1 영역, 제2 영역 및 제3 영역 각각의 상부에 제1 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴을 형성한다. 제1 게이트 패턴 및 제2 게이트 패턴과 각각 접하는 반도체 기판에 제1 접합영역을 형성한다. 제3 게이트 패턴과 접하는 반도체 기판에 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법으로 이루어진다.In the method for forming a transistor of a semiconductor device according to the present invention, a semiconductor substrate in which a first region, a second region, and a third region are partitioned is provided. A first threshold voltage ion implantation process is performed in the first region. A second threshold voltage ion implantation process is performed in the third region. A first gate pattern, a second gate pattern, and a third gate pattern are formed on each of the first region, the second region, and the third region. A first junction region is formed in the semiconductor substrate in contact with the first gate pattern and the second gate pattern, respectively. And forming a second junction region on the semiconductor substrate in contact with the third gate pattern.

제1 영역은 저전압 트랜지스터가 형성될 영역이고, 제2 영역은 노드 캐패시터 트랜지스터가 형성될 영역이며, 제3 영역은 고전압 트랜지스터가 형성될 영역이 된다. The first region is a region where a low voltage transistor is to be formed, the second region is a region where a node capacitor transistor is to be formed, and the third region is a region where a high voltage transistor is to be formed.

제1 게이트 패턴에 제1 접합영역을 형성하여 저전압 트랜지스터가 형성되며, 제2 게이트 패턴에 제1 접합영역을 형성하여 노드 캐패시터 트랜지스터를 형성한 다.A low voltage transistor is formed by forming a first junction region in the first gate pattern, and a node capacitor transistor is formed by forming a first junction region in the second gate pattern.

제3 게이트 패턴에 제2 접합영역을 형성하여 고전압 스위치 트랜지스터를 형성한다.A second junction region is formed in the third gate pattern to form a high voltage switch transistor.

제1 접합영역을 형성하는 단계는, 반도체 기판 상에 제1 영역 및 제2 영역이 개방된 제1 포토레지스트 패턴을 형성한다. 제1 및 제2 게이트 패턴의 하부의 반도체 기판에 제1 이온주입 공정을 실시한다. 제1 포토레지스트 패턴을 제거한다. 제1 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴의 측벽에 스페이서를 형성한다. 반도체 기판 상에 제1 영역 및 제2 영역이 개방된 제2 포토레지스트 패턴을 형성한다. 스페이서의 하부의 반도체 기판에 제2 이온주입 공정을 실시하는 단계를 포함한다.In the forming of the first junction region, a first photoresist pattern in which the first region and the second region are open is formed on the semiconductor substrate. A first ion implantation process is performed on the semiconductor substrate under the first and second gate patterns. The first photoresist pattern is removed. Spacers are formed on sidewalls of the first gate pattern, the second gate pattern, and the third gate pattern. A second photoresist pattern in which the first region and the second region are open is formed on the semiconductor substrate. And performing a second ion implantation process on the semiconductor substrate under the spacer.

제1 접합영역은 불순물로 As(Asenic) 및 P(Phosphorus)를 혼합하여 사용하거나, 어느 하나를 사용하여 실시한다.The first junction region is used by mixing As (Asenic) and P (Phosphorus) as an impurity, or using either.

As를 사용하는 경우, 이온주입 공정은 1012ions/㎠ 내지 2×1013ions/㎠ 의 농도로 40KeV 내지 100KeV의 에너지를 가하여 실시한다.In the case of using As, the ion implantation process is performed by applying an energy of 40 KeV to 100 KeV at a concentration of 10 12 ions / cm 2 to 2 × 10 13 ions / cm 2.

P를 사용하는 경우는, 이온주입 공정은 1012ions/㎠ 내지 1013ions/㎠ 의 농도로 30KeV 내지 80KeV의 에너지를 가하여 실시한다.When P is used, the ion implantation process is performed by applying an energy of 30 KeV to 80 KeV at a concentration of 10 12 ions / cm 2 to 10 13 ions / cm 2.

제2 접합영역을 형성하는 단계는, 제1 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴의 측벽에 스페이서를 형성한다. 스페이서 하부의 반도체 기판 내에 제3 영역이 개방된 제3 포토레지스트 패턴을 형성한다. 스페이서 하부의 반도체 기판 내에 제3 이온주입 공정을 실시한다. 제3 포토레지스트 패턴을 제거하는 단계를 포함한다.In the forming of the second junction region, spacers are formed on sidewalls of the first gate pattern, the second gate pattern, and the third gate pattern. A third photoresist pattern having an open third region is formed in the semiconductor substrate under the spacer. A third ion implantation process is performed in the semiconductor substrate under the spacer. Removing the third photoresist pattern.

제3 이온주입 공정은 P(Phosphorus)를 불순물로 사용하며, 제3 이온주입 공정은 1012ions/㎠ 내지 1013ions/㎠의 농도, 30KeV 내지 80KeV의 에너지를 가하여 실시한다.The third ion implantation process uses P (Phosphorus) as an impurity, and the third ion implantation process is performed by applying a concentration of 10 12 ions / cm 2 to 10 13 ions / cm 2 and energy of 30 KeV to 80 KeV.

본 발명은, 트랜지스터 제조 공정 시, 고전압 트랜지스터의 문턱전압 조절용 레티클을 고전압 트랜지스터의 접합영역 형성 공정에도 사용함으로써, 레티클의 개수를 감소시켜 레티클의 제조 시간 및 비용을 낮출 수 있으므로, 반도체 소자의 제조 비용을 절감할 수 있다.According to the present invention, the threshold voltage control reticle of a high voltage transistor is also used in a junction region forming process of a high voltage transistor during the transistor manufacturing process, thereby reducing the number of reticles and reducing the manufacturing time and cost of the reticle. Can reduce the cost.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided for complete information.

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 단면도이고, 도 2a 및 도 2b는 본 발명의 레티클을 설명하기 위한 평면도이다.1A to 1I are cross-sectional views illustrating a method of forming a transistor of a semiconductor device according to the present invention, and FIGS. 2A and 2B are plan views illustrating a reticle of the present invention.

도 1a를 참조하면, 반도체 소자 중에서 플래시 소자를 예를 들어 설명하면 다음과 같다. 플래시 소자는 데이터가 저장되는 셀 영역(cell region) 및 구동 전압을 전달하는 주변 회로 영역(peri region)을 포함한다. 그리고, 주변 회로 영역에는 저전압 트랜지스터(LVN) 및 고전압 트랜지스터(HVN)들이 포함된다. 특히, 고전압 트랜지스터(HVN)는 용도에 따라 제1 고전압 트랜지스터(HVN1) 및 제2 고전압 트랜지스터(HVN2)로 구분할 수 있다. 예를 들면, 제1 고전압 트랜지스터(HVN1)는 전압 안정화용 노드 캐패시터(node capacitor)로 사용될 수 있으며, 제2 고전압 트랜지스터(HVN2)는 스위치용 고전압 스위치 트랜지스터(switch HVN)로 사용될 수 있다. 이들, 저전압 트랜지스터(LVN), 제1 고전압 트랜지스터(HVN1) 및 제2 고전압 트랜지스터(HVN2)의 형성 방법에 대하여 구체적으로 설명하면 다음과 같다. Referring to FIG. 1A, a flash device is described as an example among semiconductor devices. The flash device includes a cell region in which data is stored and a peripheral circuit region in which a driving voltage is transferred. In the peripheral circuit region, the low voltage transistor LVN and the high voltage transistor HVN are included. In particular, the high voltage transistor HVN may be classified into a first high voltage transistor HVN1 and a second high voltage transistor HVN2 according to a purpose. For example, the first high voltage transistor HVN1 may be used as a node capacitor for voltage stabilization, and the second high voltage transistor HVN2 may be used as a switch high voltage switch transistor HVN. The method of forming the low voltage transistor LVN, the first high voltage transistor HVN1 and the second high voltage transistor HVN2 will be described in detail as follows.

반도체 기판(100) 상에 제1 포토레지스트막을 형성하고, 저전압 트랜지스터(LVN) 영역이 개방된 제1 레티클(R1)을 로딩한다. 제1 레티클(R1)에 따라 노광 및 현상 공정을 실시하여 저전압 트랜지스터(LVN) 영역의 반도체 기판(100)을 일부 노출하는 제1 포토레지스트 패턴(102)을 형성한다. 이때, 제1 포토레지스트막을 형성하기 이전에 반도체 기판(100)의 상부 표면을 보호하기 위하여 스크린 절연막(미도시)을 형성할 수도 있다.A first photoresist film is formed on the semiconductor substrate 100, and the first reticle R1 in which the low voltage transistor LVN region is opened is loaded. An exposure and development process may be performed according to the first reticle R1 to form a first photoresist pattern 102 partially exposing the semiconductor substrate 100 in the low voltage transistor LVN region. In this case, a screen insulating film (not shown) may be formed to protect the upper surface of the semiconductor substrate 100 before forming the first photoresist film.

이어서, 제1 포토레지스트 패턴(102)에 따라 문턱전압 조절용 이온주입 공정을 실시한다. 이때, 제1 고전압 트랜지스터(HVN1)는 상술한 바와 같이 노드 캐패시 터(node capacitor)로 사용하는데, 노드 캐패시터는 게이트(도 1d의 108)로 고전압이 인가되기 때문에 고전압 트랜지스터(HVN)로 분류되지만, 접합영역에 고전압이 인가되지 않으므로 실질적인 고전압 트랜지스터(HVN) 역할을 수행하지 않는다. 따라서, 제1 고전압 트랜지스터(HVN1)에는 문턱전압 조절용 이온주입 공정을 생략할 수 있다.Subsequently, an ion implantation process for adjusting the threshold voltage is performed according to the first photoresist pattern 102. In this case, the first high voltage transistor HVN1 is used as a node capacitor as described above, but the node capacitor is classified as a high voltage transistor HVN because a high voltage is applied to the gate 108 of FIG. 1D. Since no high voltage is applied to the junction region, the high voltage transistor HVN does not act as a substantial high voltage transistor. Accordingly, the ion implantation process for adjusting the threshold voltage may be omitted in the first high voltage transistor HVN1.

도 1b를 참조하면, 제1 포토레지스트 패턴(102)을 제거하고, 반도체 기판(100) 상에 제2 포토레지스트막을 형성한다. 제2 포토레지스트막의 상부에 제2 고전압 트랜지스터(HVN2) 영역이 개방된 패턴을 갖는 제2 레티클(R2)을 로딩한다. 제2 레티클(R2)의 평면도는 도 2a를 참조한다. 제2 레티클(R2)에 따라 노광 및 현상 공정을 실시하여 반도체 기판(100)의 제2 고전압 트랜지스터(HVN2) 영역을 노출하는 제2 포토레지스트 패턴(104)을 형성한다. Referring to FIG. 1B, the first photoresist pattern 102 is removed and a second photoresist film is formed on the semiconductor substrate 100. A second reticle R2 having a pattern in which the second high voltage transistor HVN2 region is opened is loaded on the second photoresist film. A plan view of the second reticle R2 is shown in FIG. 2A. An exposure and development process may be performed according to the second reticle R2 to form a second photoresist pattern 104 that exposes a region of the second high voltage transistor HVN2 of the semiconductor substrate 100.

이어서, 제2 포토레지스트 패턴(104)에 따라 문턱전압 조절용 이온주입 공정을 실시한다.Subsequently, an ion implantation process for adjusting the threshold voltage is performed according to the second photoresist pattern 104.

도 1c를 참조하면, 제2 포토레지스트 패턴(104)을 제거하고, 저전압 트랜지스터(LVN) 영역, 제1 고전압 트랜지스터(HVN1) 영역 및 제2 고전압 트랜지스터(HVN2) 영역의 사이에 전기적 절연을 향상시키기 위하여 트렌치(101)를 형성한다.Referring to FIG. 1C, the second photoresist pattern 104 is removed to improve electrical insulation between the low voltage transistor LVN region, the first high voltage transistor HVN1 region, and the second high voltage transistor HVN2 region. In order to form the trench 101.

도 1d를 참조하면, 반도체 기판(100)의 활성영역 상에 게이트 패턴(GP)을 형성한다. 예를 들면, 게이트 패턴(GP)은 게이트 절연막(106) 및 게이트(108)를 적층하여 형성할 수 있다. 이로써, 활성영역에 형성된 게이트 패턴(GP) 각각은 저전압 트랜지스터(LVN), 제1 고전압 트랜지스터(HVN1) 및 제2 고전압 트랜지스터(HVN2)로 형성될 수 있다. Referring to FIG. 1D, a gate pattern GP is formed on an active region of the semiconductor substrate 100. For example, the gate pattern GP may be formed by stacking the gate insulating layer 106 and the gate 108. Accordingly, each of the gate patterns GP formed in the active region may be formed of the low voltage transistor LVN, the first high voltage transistor HVN1, and the second high voltage transistor HVN2.

도 1e를 참조하면, 게이트 패턴(GP)이 형성된 반도체 기판(100)의 상부에 제3 포토레지스트막을 형성한다. 제3 포토레지스트막의 상부에 저전압 트랜지스터(LVN) 영역 및 제1 고전압 트랜지스터(HVN1) 영역이 개방된 제3 레티클(R3)을 형성한다. 제3 레티클(R3)의 평면도는 도 2b를 참조한다. 제3 레티클(R3)에 따라 노광 및 현상 공정을 실시하여 저전압 트랜지스터(LVN) 및 제1 고전압 트랜지스터(HVN1)를 노출하는 제3 포토레지스트 패턴(110)을 형성한다.Referring to FIG. 1E, a third photoresist film is formed on the semiconductor substrate 100 on which the gate pattern GP is formed. A third reticle R3 in which the low voltage transistor LVN region and the first high voltage transistor HVN1 region are opened is formed on the third photoresist film. See FIG. 2B for a plan view of the third reticle R3. An exposure and development process may be performed according to the third reticle R3 to form the third photoresist pattern 110 exposing the low voltage transistor LVN and the first high voltage transistor HVN1.

이어서, 제3 포토레지스트 패턴(110)에 따라 제1 이온주입 공정을 실시한다. 제1 이온주입 공정은 LDD(Lightly Doped Drain)를 형성하기 위하여 저농도 이온주입 공정을 실시하는 것이 바람직하며, 이로써 저전압 트랜지스터(LVN) 및 제1 고전압 트랜지스터(HVN1) 영역에 제1 접합영역(L1)이 형성된다.Subsequently, a first ion implantation process is performed according to the third photoresist pattern 110. In the first ion implantation process, a low concentration ion implantation process is preferably performed to form a lightly doped drain (LDD), whereby the first junction region L1 is formed in the low voltage transistor LVN and the first high voltage transistor HVN1 region. Is formed.

도 1f를 참조하면, 제3 포토레지스트 패턴(도 1e의 110)을 제거한다. 이어서, 게이트 패턴(GP)을 포함한 반도체 기판(100)의 표면을 따라 스페이서막을 형성한다. 스페이서막은 질화막으로 형성할 수 있다. 스페이서막을 형성한 후, 마스크(mask)을 사용하지 않는 에치백(etch back) 공정을 실시하여 게이트 패턴(GP)의 측벽에만 스페이서막의 일부를 잔류시켜 게이트 패턴(GP)의 측벽을 보호하는 스페이서(112)를 형성한다. Referring to FIG. 1F, the third photoresist pattern 110 (in FIG. 1E) is removed. Subsequently, a spacer film is formed along the surface of the semiconductor substrate 100 including the gate pattern GP. The spacer film may be formed of a nitride film. After forming the spacer layer, a spacer for protecting the sidewall of the gate pattern GP by performing an etch back process without using a mask to leave a portion of the spacer layer only on the sidewall of the gate pattern GP ( 112).

도 1g를 참조하면, 게이트 패턴(GP)이 형성된 반도체 기판(100)의 상부에 제4 포토레지스트 패턴(114)을 형성한다. 제4 포토레지스트 패턴(114)은 게이트 패 턴(GP)이 형성된 반도체 기판(100)의 상부에 제4 포토레지스트막을 형성한 후, 제4 포토레지스트막의 상부에 제3 레티클(R3)을 로딩하고, 제3 레티클(R3)에 따라 노광 및 현상 공정을 실시하여 형성할 수 있다. 이때, 제3 레티클(R3)은 제1 접합영역(L1)을 형성하는 공정 시 사용한 제3 레티클(R3)을 그대로 사용할 수 있다.Referring to FIG. 1G, a fourth photoresist pattern 114 is formed on the semiconductor substrate 100 on which the gate pattern GP is formed. The fourth photoresist pattern 114 forms a fourth photoresist film on the semiconductor substrate 100 on which the gate pattern GP is formed, and then loads a third reticle R3 on the fourth photoresist film. In accordance with the third reticle R3, exposure and development processes may be performed. In this case, the third reticle R3 may use the third reticle R3 used in the process of forming the first junction region L1 as it is.

이어서, 제3 레티클(R3)에 따라 노출된 반도체 기판(100)에 제2 이온주입 공정을 실시한다. 제2 이온주입 공정은 저전압 트랜지스터(LVN) 및 제1 고전압 트랜지스터(HVN1)에 브레이크 다운(break down) 현상이 발생하는 방지하기 위하여 고농도 이온주입 공정으로 실시하는 것이 바람직하다. 제2 이온주입 공정은 불순물로 As(Asenic) 및 P(Phosphorus)를 혼합하여 사용하거나, 어느 하나만 사용하여 실시할 수 있다. As를 사용하는 경우, 1012ions/㎠ 내지 2×1013ions/㎠ 의 농도로 40KeV 내지 100KeV의 에너지를 가하여 실시할 수 있다. P를 사용하는 경우는, 1012ions/㎠ 내지 1013ions/㎠ 의 농도로 30KeV 내지 80KeV의 에너지를 가하여 실시할 수 있다. Next, a second ion implantation process is performed on the semiconductor substrate 100 exposed by the third reticle R3. The second ion implantation process is preferably performed in a high concentration ion implantation process to prevent breakdown from occurring in the low voltage transistor LVN and the first high voltage transistor HVN1. The second ion implantation process may be performed by using As (Asenic) and P (Phosphorus) as an impurity or using only one. When As is used, it can be carried out by applying an energy of 40 KeV to 100 KeV at a concentration of 10 12 ions / cm 2 to 2 × 10 13 ions / cm 2. When using a P, it can be carried out by adding the energy of 30KeV to 80KeV with a concentration of 10 12 ions / ㎠ to 10 13 ions / ㎠.

상술한 바와 같이, 제2 이온주입 공정을 실시하여 제1 접합영역(L1) 내에 제1 접합영역(L1)보다 좁은 폭을 가지며 더 깊은 제2 접합영역(L2)을 형성할 수 있다. 이처럼, 제1 고전압 트랜지스터(HVN1)의 접합영역(L1 및 L2)을 저전압 트랜지스터(LVN)용 접합영역과 동일하게 형성할 수 있다.As described above, the second ion implantation process may be performed to form a deeper second junction region L2 having a narrower width than the first junction region L1 in the first junction region L1. As such, the junction regions L1 and L2 of the first high voltage transistor HVN1 may be formed in the same manner as the junction region for the low voltage transistor LVN.

도 1h를 참조하면, 제4 포토레지스트 패턴(114)을 제거하고, 게이트 패턴(GP)이 형성된 반도체 기판(100)의 상부에 제3 이온주입 공정용 제5 포토레지스트 패턴(116)을 형성한다. 제5 포토레지스트 패턴(116)은 게이트 패턴(GP)이 형성 된 반도체 기판(100)의 상부에 제5 포토레지스트막을 형성한 후, 제5 포토레지스트막의 상부에 제2 고전압 트랜지스터(HVN2) 영역이 개방된 제2 레티클(R2)을 로딩하고 제2 레티클(R2)에 따라 노광 및 현상 공정을 실시하여 형성할 수 있다. 이때, 제2 레티클(R2)은 제2 고전압 트랜지스터(HVN2) 영역의 문턱전압 조절용 이온주입 공정 시 사용하던(도 1b 참조) 레티클(R2)을 그대로 사용할 수 있다. Referring to FIG. 1H, the fourth photoresist pattern 114 is removed and a fifth photoresist pattern 116 for a third ion implantation process is formed on the semiconductor substrate 100 on which the gate pattern GP is formed. . In the fifth photoresist pattern 116, after the fifth photoresist film is formed on the semiconductor substrate 100 on which the gate pattern GP is formed, the second high voltage transistor HVN2 region is formed on the fifth photoresist film. The opened second reticle R2 may be loaded and formed by performing an exposure and development process according to the second reticle R2. In this case, the second reticle R2 may use the reticle R2 used in the ion implantation process for adjusting the threshold voltage in the region of the second high voltage transistor HVN2 (see FIG. 1B).

이처럼, 제3 이온주입 공정용으로 제2 레티클(R2)을 새로 제작하지 않고 재사용함으로써 레티클 제작 시간 및 비용을 절감할 수 있다.As such, the second reticle R2 may be reused instead of newly manufactured for the third ion implantation process, thereby reducing the reticle manufacturing time and cost.

도 1i를 참조하면, 제5 포토레지스트 패턴(116)에 따라 제3 이온주입 공정을 실시하여 제2 고전압 트랜지스터(HVN) 영역에 제3 접합영역(L3)을 형성한다. 이때, 제3 접합영역(L3)은 고전압을 견디기 위하여 DDD(Double Diffused Drain)로 형성하는 것이 바람직하다. 이를 위하여, 제3 이온주입 공정은 P(Phosphorus)를 불순물로 사용하는 것이 바람직하며, 1012ions/㎠ 내지 1013ions/㎠의 농도, 30KeV 내지80 KeV의 에너지를 가하여 실시할 수 있다. Referring to FIG. 1I, a third ion implantation process may be performed on the fifth photoresist pattern 116 to form a third junction region L3 in the second high voltage transistor HVN region. In this case, the third junction region L3 may be formed of a double diffused drain (DDD) to withstand a high voltage. To this end, the third ion implantation process is preferably using P (Phosphorus) as an impurity, it can be carried out by applying a concentration of 10 12 ions / ㎠ to 10 13 ions / ㎠, 30KeV to 80 KeV.

상술한 바와 같이, 노광 및 현상 공정 시 사용하는 레티클(reticle)을 중복 사용하여 레티클의 제작 비용 및 시간을 절감할 수 있으며, 반도체 소자의 제조 공정의 효율성을 향상시킬 수 있다. As described above, the reticle used in the exposure and development processes may be overlapped to reduce manufacturing cost and time of the reticle, and to improve the efficiency of the manufacturing process of the semiconductor device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 단면도이다.1A to 1I are cross-sectional views illustrating a method of forming a transistor of a semiconductor device according to the present invention.

도 2a 및 도 2b는 본 발명의 레티클을 설명하기 위한 평면도이다.2A and 2B are plan views illustrating the reticle of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 제1 포토레지스트 패턴100 semiconductor substrate 102 first photoresist pattern

104 : 제2 포토레지스트 패턴 106 : 게이트 절연막104 second photoresist pattern 106 gate insulating film

108 : 게이트 110 : 제3 포토레지스트 패턴108: gate 110: third photoresist pattern

112 : 스페이서 114 : 제4 포토레지스트 패턴112 spacer 114 fourth photoresist pattern

116 : 제5 포토레지스트 패턴116: fifth photoresist pattern

L1 : 제1 접합영역 L2 : 제2 접합영역L1: first junction region L2: second junction region

L3 : 제3 접합영역 GP : 게이트 패턴L3: third junction region GP: gate pattern

R1 : 제1 레티클 R2 : 제2 레티클R1: first reticle R2: second reticle

Claims (12)

제1 영역, 제2 영역 및 제3 영역이 구획된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate partitioned between a first region, a second region, and a third region; 상기 제1 영역에 제1 문턱전압 이온주입 공정을 실시하는 단계;Performing a first threshold voltage ion implantation process on the first region; 상기 제3 영역에 제2 문턱전압 이온주입 공정을 실시하는 단계;Performing a second threshold voltage ion implantation process on the third region; 상기 제1 영역, 제2 영역 및 제3 영역 각각의 상부에 제1 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴을 형성하는 단계;Forming a first gate pattern, a second gate pattern, and a third gate pattern on each of the first region, the second region, and the third region; 상기 제1 게이트 패턴 및 제2 게이트 패턴과 각각 접하는 상기 반도체 기판에 제1 접합영역을 형성하는 단계; 및Forming a first junction region in the semiconductor substrate in contact with the first gate pattern and the second gate pattern, respectively; And 상기 제3 게이트 패턴과 접하는 상기 반도체 기판에 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.Forming a second junction region in the semiconductor substrate in contact with the third gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 영역은 저전압 트랜지스터가 형성될 영역이고, 상기 제2 영역은 노드 캐패시터 트랜지스터가 형성될 영역이며, 상기 제3 영역은 고전압 트랜지스터가 형성될 영역인 반도체 소자의 트랜지스터 형성 방법.And the first region is a region where a low voltage transistor is to be formed, the second region is a region where a node capacitor transistor is to be formed, and the third region is a region where a high voltage transistor is to be formed. 제 1 항에 있어서,The method of claim 1, 상기 제1 게이트 패턴에 상기 제1 접합영역을 형성하여 저전압 트랜지스터가 형성되는 반도체 소자의 트랜지스터 형성 방법.The low voltage transistor is formed by forming the first junction region in the first gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 제2 게이트 패턴에 상기 제1 접합영역을 형성하여 노드 캐패시터 트랜지스터를 형성하는 반도체 소자의 트랜지스터 형성 방법.And forming a node capacitor transistor by forming the first junction region in the second gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 제3 게이트 패턴에 상기 제2 접합영역을 형성하여 고전압 스위치 트랜지스터를 형성하는 반도체 소자의 트랜지스터 형성 방법.And forming a high voltage switch transistor by forming the second junction region in the third gate pattern. 제 1 항에 있어서, 제1 접합영역을 형성하는 단계는,The method of claim 1, wherein the forming of the first junction region comprises: 상기 반도체 기판 상에 상기 제1 영역 및 제2 영역이 개방된 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern having the first and second regions open on the semiconductor substrate; 상기 제1 및 제2 게이트 패턴의 하부의 상기 반도체 기판에 제1 이온주입 공정을 실시하는 단계;Performing a first ion implantation process on the semiconductor substrate under the first and second gate patterns; 상기 제1 포토레지스트 패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제1 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the first gate pattern, the second gate pattern, and the third gate pattern; 상기 반도체 기판 상에 상기 제1 영역 및 제2 영역이 개방된 제2 포토레지스트 패턴을 형성하는 단계; 및Forming a second photoresist pattern having the first and second regions open on the semiconductor substrate; And 상기 스페이서의 하부의 상기 반도체 기판에 제2 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.And performing a second ion implantation process on the semiconductor substrate under the spacer. 제 1 항에 있어서,The method of claim 1, 상기 제1 접합영역은 불순물로 As(Asenic) 및 P(Phosphorus)를 혼합하여 사용하거나, 어느 하나를 사용하여 실시하는 반도체 소자의 트랜지스터 형성 방법.The first junction region may be formed by mixing As (Asenic) and P (Phosphorus) as an impurity, or using either of them. 제 7 항에 있어서,The method of claim 7, wherein 상기 As를 사용하는 경우, 이온주입 공정은 1012ions/㎠ 내지 2×1013ions/㎠ 의 농도로 40KeV 내지 100KeV의 에너지를 가하여 실시하는 반도체 소자의 트랜지스터 형성 방법.In the case where As is used, the ion implantation process is performed by applying an energy of 40 KeV to 100 KeV at a concentration of 10 12 ions / cm 2 to 2 × 10 13 ions / cm 2. 제 7 항에 있어서,The method of claim 7, wherein 상기 P를 사용하는 경우는, 이온주입 공정은 1012ions/㎠ 내지 1013ions/㎠ 의 농도로 30KeV 내지 80KeV의 에너지를 가하여 실시하는 반도체 소자의 트랜지스터 형성 방법.In the case where P is used, the ion implantation process is performed by applying an energy of 30 KeV to 80 KeV at a concentration of 10 12 ions / cm 2 to 10 13 ions / cm 2. 제 1 항에 있어서, 상기 제2 접합영역을 형성하는 단계는,The method of claim 1, wherein the forming of the second junction region is as follows. 상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 제3 게이트 패턴의 측벽에 스페이서를 형성하는 단계;Forming spacers on sidewalls of the first gate pattern, the second gate pattern, and the third gate pattern; 상기 스페이서 하부의 상기 반도체 기판 내에 상기 제3 영역이 개방된 제3 포토레지스트 패턴을 형성하는 단계;Forming a third photoresist pattern in which the third region is opened in the semiconductor substrate under the spacer; 상기 스페이서 하부의 상기 반도체 기판 내에 제3 이온주입 공정을 실시하는 단계; 및Performing a third ion implantation process into the semiconductor substrate under the spacer; And 상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.And removing the third photoresist pattern. 제 10 항에 있어서,The method of claim 10, 상기 제3 이온주입 공정은 P(Phosphorus)를 불순물로 사용하는 반도체 소자 의 트랜지스터 형성 방법.The third ion implantation process is a transistor forming method of a semiconductor device using P (Phosphorus) as an impurity. 제 10 항에 있어서,The method of claim 10, 상기 제3 이온주입 공정은 1012ions/㎠ 내지 1013ions/㎠의 농도, 30KeV 내지 80KeV의 에너지를 가하여 실시하는 반도체 소자의 트랜지스터 형성 방법.The third ion implantation process is a transistor forming method of a semiconductor device performed by applying a concentration of 10 12 ions / ㎠ to 10 13 ions / ㎠, energy of 30KeV to 80KeV.
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