KR20090054339A - Method for manufacturing sidewall spacer of semiconductor device - Google Patents
Method for manufacturing sidewall spacer of semiconductor device Download PDFInfo
- Publication number
- KR20090054339A KR20090054339A KR1020070121144A KR20070121144A KR20090054339A KR 20090054339 A KR20090054339 A KR 20090054339A KR 1020070121144 A KR1020070121144 A KR 1020070121144A KR 20070121144 A KR20070121144 A KR 20070121144A KR 20090054339 A KR20090054339 A KR 20090054339A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- semiconductor substrate
- etching
- photoresist pattern
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 53
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 31
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 16
- 238000001020 plasma etching Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 36
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- -1 tungsten nitride Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
본 발명은 반도체 소자의 다층 배선 형성 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 전면에 제 1 포토레지스트 패턴을 형성한 한 후 제 1 포토레지스트 패턴을 마스크로 반도체 기판을 1차 식각하여 반도체 기판 상에 제 1 식각 패턴을 형성하고, 제 1 식각 패턴 형성 후 반도체 기판 상에 제 2 포토레지스트 패턴을 형성하고 제 2 포토레지스트 패턴을 마스크로 반도체 기판을 2차 식각하여 반도체 기판 상에 제 2 식각 패턴을 형성하며, 제 2 식각 패턴 형성 후 반도체 기판 상에 제 3 포토레지스트 패턴을 형성하고 제 3 포토레지스트 패턴을 마스크로 하여 반도체 기판의 채널 영역에 대해 이온 주입 공정을 실시하고, 채널 영역 상에 게이트 전극을 형성한 후 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하며, 게이트 전극 측벽에 측벽 스페이서를 형성한 후 게이트 전극 및 측벽 스페이서 상부의 영역을 마스크로 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 소스/드레인 간의 항복전압을 증가시켜 반도체 소자의 안정성을 높일 수 있으며, 기생적인 오버랩 캐패시턴스 발생을 최소화하여 RC 지연시간(delay time)을 줄임으로써 소자의 동작속도를 높일 수 있다. 또한, 아날로그 매칭 특성을 안정적으로 구현하여 회로 디자인 설계를 용이하게 하며, 동일한 게이트 길이를 갖는 반도체 소자에 비해 시장 경쟁력을 높일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer wiring of a semiconductor device, wherein a first photoresist pattern is formed on an entire surface of a semiconductor substrate on which an isolation layer is formed, and then the semiconductor substrate is first etched using the first photoresist pattern as a mask to form a semiconductor substrate. Forming a first etching pattern on the semiconductor substrate, forming a second photoresist pattern on the semiconductor substrate after forming the first etching pattern, and second etching the semiconductor substrate using the second photoresist pattern as a mask to form a second etching pattern on the semiconductor substrate. And forming a third photoresist pattern on the semiconductor substrate after forming the second etching pattern, performing an ion implantation process on the channel region of the semiconductor substrate using the third photoresist pattern as a mask, and forming a gate on the channel region. After forming the electrode, a low-concentration ion implantation process is performed to form an LDD region, and sidewalls are formed on the sidewalls of the gate electrode. Subjected to high-concentration ion implantation process after the formation of the gate electrode and the sidewall spacer regions of the document in the upper mask it is characterized in that for forming the source / drain regions. According to the present invention, the breakdown voltage between the source and the drain may be increased to increase the stability of the semiconductor device, and the operation speed of the device may be increased by reducing the RC delay time by minimizing the occurrence of parasitic overlap capacitance. In addition, it is possible to reliably implement the analog matching characteristics to facilitate circuit design design, and to increase the market competitiveness compared to semiconductor devices having the same gate length.
LDD(Light Doped Drain), 오버랩 캐패시턴스(Overlap Capacitance) Light Doped Drain (LDD), Overlap Capacitance
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 반도체 미세화로 인한 게이트 길이 축소에 따른 기생용량을 최소화하는데 적합한 반도체 소자의 다층 배선 형성 방법에 관한 것이다.BACKGROUND OF THE
반도체 제조 기술의 발달에 따른 소자의 고집적화로 인해 회로상의 금속 배선은 점차 미세한 선폭으로 형성되었으며, 그 배선 간의 간격 또한 미세화되는 추세이다.Due to the high integration of devices according to the development of semiconductor manufacturing technology, metal wirings on a circuit are gradually formed with fine line widths, and the spacing between the wirings is also miniaturized.
이에 따라 LDD(Light Doped Drain) 구조를 사용하는 트랜지스터의 게이트 길이(gate length)도 작아지고 있는데, 이러한 경향에 따라 동일한 게이트 길이에서 디바이스의 성능(device performance)을 증가시키기 위한 연구가 활발히 진행되고 있다.As a result, gate lengths of transistors using a light doped drain (LDD) structure are also decreasing. Accordingly, studies to increase device performance at the same gate length have been actively conducted. .
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법, 예컨대 LDD 형성 방법을 설명하기 위한 공정 순서도이다.1 is a process flowchart illustrating a method for forming a multilayer wiring of a semiconductor device according to the prior art, for example, an LDD formation method.
도 1을 참조하면, 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법은 다음과 같이 진행된다.Referring to FIG. 1, the method for forming a multilayer wiring of a semiconductor device according to the prior art proceeds as follows.
우선, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(Shallow Trench Isolation : 이하 STI라 함)형 소자 분리막(102)을 형성한다.First, as the
소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.An insulating film, for example, silicon oxide film (SiO 2 ), is deposited on the entire surface of the
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.A photolithography process is performed to form a photoresist pattern (not shown) defining a gate region in the gate conductive film, and the gate conductive film exposed by the pattern is dry etched, for example, reactive ion etching (RIE). As a result, the
그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(108)을 형성한다.Next, using the
이후, 반도체 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(110)를 형성한다.Subsequently, an insulating material, for example, a silicon nitride layer (SiN) or a silicon oxynitride layer (SiON), is deposited on the entire surface of the
그 다음 스페이서(110) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(112)을 형성한다.Then, using the
계속해서, 게이트 전극(106), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한 후, 그 상부에 층간 절연막(IMD)(114)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 층간 절연막(IMD)(114)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.Subsequently, as a etch stop film on the entire surface of the semiconductor substrate structure on which the semiconductor element such as the
이후, 콘택홀 형성을 위한 패터닝 공정과 식각 공정, 그리고 텅스텐 증착, CMP 공정 등을 통해 최종적으로 도 1과 같은 배선 구조를 형성한다.Thereafter, a wiring structure as shown in FIG. 1 is finally formed through a patterning process, an etching process, a tungsten deposition process, a CMP process, and the like, for forming a contact hole.
이때, 종래의 반도체 소자 제조 공정에서는, 게이트의 길이가 점점 작아짐에 따라 도 2에 예시한 바와 같은 기생용량, 예를 들면 오버랩 캐패시턴스(overlap capacitance)(A)가 발생될 수 있다.At this time, in the conventional semiconductor device manufacturing process, as the length of the gate becomes smaller and smaller, parasitic capacitance, for example, overlap capacitance A, as illustrated in FIG. 2, may be generated.
이와 같은 오버랩 캐패시턴스는, 도 2의 부호 B에서 알 수 있듯이, 소스/드레인간의 푸치 쓰루 전압(puch through voltage)을 악화시켜 반도체 소자의 안정성을 떨어뜨릴 수 있다.Such overlap capacitance, as can be seen by reference sign B of FIG. 2, may degrade the puch through voltage between the source and the drain, thereby reducing the stability of the semiconductor device.
이에 본 발명은, 반도체 LDD 구조에서 게이트 길이가 작아짐에 따라 발생하는 항복전압(breakdown voltage) 강하 현상을 개선하여 보다 안정적인 반도체 소자를 구현하고자 한다.Accordingly, the present invention is to implement a more stable semiconductor device by improving the breakdown voltage drop phenomenon occurs as the gate length is reduced in the semiconductor LDD structure.
또한 본 발명은, 기생용량인 오버랩 캐패시턴스(overlap capacitance)를 줄여 동일한 게이트 길이를 갖는 반도체 소자에서 보다 쉽고 안정적으로 아날로그 소자와의 매칭 특성을 구현하고자 한다.In addition, the present invention, by reducing the parasitic capacitance (overlap capacitance) to achieve a matching characteristic with analog devices more easily and stably in a semiconductor device having the same gate length.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 소자 분리막이 형성된 반도체 기판 전면에 제 1 포토레지스트 패턴을 형성한 한 후 상기 제 1 포토레지스트 패턴을 마스크로 상기 반도체 기판을 1차 식각하여 상기 반도체 기판 상에 제 1 식각 패턴을 형성하는 과정과, 상기 제 1 식각 패턴 형성 후 상기 반도 체 기판 상에 제 2 포토레지스트 패턴을 형성하고 상기 제 2 포토레지스트 패턴을 마스크로 상기 반도체 기판을 2차 식각하여 상기 반도체 기판 상에 제 2 식각 패턴을 형성하는 과정과, 상기 제 2 식각 패턴 형성 후 상기 반도체 기판 상에 제 3 포토레지스트 패턴을 형성하고 상기 제 3 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판의 채널 영역에 대해 이온 주입 공정을 실시하는 과정과, 상기 채널 영역 상에 게이트 전극을 형성한 후 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하는 과정과, 상기 게이트 전극 측벽에 측벽 스페이서를 형성한 후 상기 게이트 전극 및 측벽 스페이서 상부의 영역을 마스크로 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법.According to a preferred embodiment of the present invention, after forming a first photoresist pattern on the entire surface of the semiconductor substrate on which the device isolation layer is formed, the semiconductor substrate is first etched using the first photoresist pattern as a mask. Forming a first etching pattern on the semiconductor substrate, forming a second photoresist pattern on the semiconductor substrate after forming the first etching pattern, and secondly forming the semiconductor substrate using the second photoresist pattern as a mask; Etching to form a second etching pattern on the semiconductor substrate, and after forming the second etching pattern, forming a third photoresist pattern on the semiconductor substrate and using the third photoresist pattern as a mask. Performing an ion implantation process on the channel region of the substrate, and forming a gate electrode on the channel region Thereafter, a low concentration ion implantation process is performed to form an LDD region, and sidewall spacers are formed on the sidewalls of the gate electrode, and a high concentration ion implantation process is performed using the regions on the gate electrode and the sidewall spacers as masks, thereby forming a source / drain region. Forming a multi-layer wiring of a semiconductor device comprising the step of forming a.
본 발명에 의하면, 소스/드레인 간의 항복전압을 증가시켜 반도체 소자의 안정성을 높일 수 있으며, 기생적인 오버랩 캐패시턴스 발생을 최소화하여 RC 지연시간(delay time)을 줄임으로써 소자의 동작속도를 높일 수 있다. 또한, 아날로그 매칭 특성을 안정적으로 구현하여 회로 디자인 설계를 용이하게 하며, 동일한 게이트 길이를 갖는 반도체 소자에 비해 시장 경쟁력을 높일 수 있다.According to the present invention, the breakdown voltage between the source and the drain may be increased to increase the stability of the semiconductor device, and the operation speed of the device may be increased by reducing the RC delay time by minimizing the occurrence of parasitic overlap capacitance. In addition, it is possible to reliably implement the analog matching characteristics to facilitate circuit design design, and to increase the market competitiveness compared to semiconductor devices having the same gate length.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하 게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3a 내지 도 3j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도이다.3A to 3J are flowcharts illustrating a method of forming a multilayer wiring of a semiconductor device according to an exemplary embodiment of the present invention.
도 3a 내지 도 3j를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 과정은 다음과 같이 진행된다.3A to 3J, the process of forming a multilayer wiring of a semiconductor device according to an exemplary embodiment of the present invention is performed as follows.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(300)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(도시 생략됨)을 형성한 후, 이 소자 분리막이 형성된 반도체 기판(300) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.First, as shown in FIG. 3A, an isolation layer (not shown) defining an active region and an inactive region is formed on a silicon substrate as the
이후, 상기 반도체 기판(300) 전면에 제 1 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 1 포토레지스트 패턴(302)을 형성한다.Thereafter, a first photoresist (not shown) is coated on the entire surface of the
도 3b에서는 이와 같이 형성된 제 1 포토레지스트 패턴(302)을 마스크로 1차 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)b하여 상기 반도체 기판(300) 상에 제 1 식각 패턴(304)을 형성한다. 도 3b에서 도면부호 300'는 이와 같은 1차 건식 식각 공정 이후의 반도체 기판을 나타낸다.In FIG. 3B, the first
그런 다음, 도 3c에서는, 예를 들면 에슁(ashing) 공정 등을 통해 상기 제 1 포토레지스트 패턴(302)을 제거하며, 상기 제 1 식각 패턴(304) 전면에 제 2 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 2 포토레지스트 패턴(306)을 형성하고, 상기 제 2 포토레지스트 패턴(306)을 마스크로 2차 건식 식각, 예를 들어 반응성 이온 식각하여 상기 반도체 기판(300') 상에 제 2 식각 패턴(308)을 형성한다. 도 3c에서 도면부호 300''는 이와 같은 2차 건식 식각 공정 이후의 반도체 기판을 나타낸다. 도 3c에서 알 수 있듯이, 제 2 식각 패턴(308)은 도 3b의 제 1 식각 패턴(304)을 포함하고 있다.Next, in FIG. 3C, the first
상기 제 2 식각 패턴(308)을 형성하고 난 후, 도 3d에서는, 애슁 공정 등을 통해 제 2 포토레지스트 패턴(306)을 제거하고 제 3 포토레지스트(도시 생략됨)를 도포한다. 그리고 노광 공정 등을 진행하여 제 3 포토레지스트 패턴(309)을 형성하고, 상기 제 3 포토레지스트 패턴(309)을 마스크로 하여 반도체 소자의 채널 영역(310)에 대해 이온 주입 공정을 실시한다.After the
이후, 도 3e에서는 사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(314)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(312)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.Next, in FIG. 3E, a photoresist pattern (not shown) defining a gate region is formed on the gate conductive layer by performing a photolithography process, and the gate conductive layer exposed by the pattern is dry etched, for example, reactive ion etching (RIE). ) To form the
그 다음 도 3f 및 도 3g에서는 상기 게이트 전극(314) 상부에 제 4 포토레지 스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 4 포토레지스트 패턴(316)을 형성하고, 상기 제 4 포토레지스트 패턴(309)을 마스크로 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온주입)을 실시하여 LDD 영역(318)을 형성한다. 또는, 상기 제 4 포토레지스트 패턴(309)을 사용하지 않고 상기 게이트 전극(314)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하여 LDD 영역(318)을 형성할 수도 있다.3F and 3G, after applying a fourth photoresist (not shown) on the
이후 도 3h에서는, 반도체 기판(300'') 전면에 측벽 스페이서 형성용 산화막(도시 생략됨)을 증착한 후, 상기 측벽 스페이서 형성용 산화막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(314) 측벽에 측벽 스페이서(320)를 형성한다. 이때, 상기 측벽 스페이서 형성용 산화막은, 바람직하게는 900Å∼1200Å, 보다 바람직하게는 1000Å의 두께로 증착될 수 있다.Next, in FIG. 3H, an oxide film for forming sidewall spacers (not shown) is deposited on the entire surface of the
이후 도 3i에서는, 상기 게이트 전극(314) 및 측벽 스페이서(320) 상부에 제 5 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 5 포토레지스트 패턴(322)을 형성하고, 상기 제 5 포토레지스트 패턴(322)을 마스크로 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온주입)을 실시하여 소스/드레인 영역(324)을 형성한다. 또는, 상기 측벽 스페이서(320) 및 게이트 전극(314)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소스/드레인 영역(324)을 형성할 수도 있다. 이때, 본 실시예에서는 소스/드레인 영역(324)의 에너지 및 이온주입량을 고려하여 식각 깊이를 결정하는 것을 특징으로 한다.Subsequently, in FIG. 3I, a fifth photoresist (not shown) is coated on the
계속해서, 도 3j에서는, 게이트 전극(314), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한 후, 그 상부에 층간 절연막(IMD)(326)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 층간 절연막(IMD)(324)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.Subsequently, in FIG. 3J, a silicon nitride film (SiN) is thinly formed to a thickness of 300 to 500 kV as an etch stop film on the entire surface of the semiconductor substrate structure on which semiconductor elements such as the
이러한 층간 절연막(IMD)(326)을 증착한 다음, 장벽 금속층, 예를 들면 Ti/TiN을 증착한 후 금속재료, 예를 들면 텅스텐(W)을 충진한 뒤 추가적인 증착과정을 진행하여 콘택(328)을 형성한다.After depositing the interlayer insulating layer (IMD) 326, a barrier metal layer, for example, Ti / TiN, is deposited, and then filled with a metal material, for example, tungsten (W), and then an additional deposition process is performed to contact 328. ).
끝으로, 패턴 형성 공정을 진행하여 상기 콘택(328) 상부에 금속 라인(330)을 형성함으로써, 최종적인 반도체 소자의 다층 배선 구조를 완성한다.Finally, the
도 3j에 나타난 바와 같이, 종래의 도 2와 같은 다층 배선 구조와 비교하여, 기생용량인 오버랩 캐패시턴스가 발생되지 않음을 알 수 있다.As shown in FIG. 3J, it can be seen that the overlap capacitance, which is a parasitic capacitance, does not occur as compared with the conventional multilayer wiring structure as shown in FIG. 2.
이상과 같이, 본 발명은 반도체 소자의 LDD 구조에서 게이트 길이가 작아짐에 따라 발생하는 항복전압 강하 현상을 개선하여 동일한 게이트 길이를 갖는 반도체 소자에서 아날로그 소자와의 매칭 특성을 안정적으로 구현한 것이다.As described above, the present invention improves the breakdown voltage drop caused by the short gate length in the LDD structure of the semiconductor device, thereby stably realizing matching characteristics with the analog device in the semiconductor device having the same gate length.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.Meanwhile, the embodiments of the present invention have been described in detail, but the present invention is not limited to these embodiments, and various modifications may be made by those skilled in the art within the spirit and scope of the present invention described in the claims below. to be.
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 단면도,1 is a cross-sectional view for explaining a method for forming a multilayer wiring of a semiconductor device according to the prior art;
도 2는 오버랩 캐패시턴스가 발생된 반도체 소자의 다층 배선 구조를 예시한 도면,2 is a diagram illustrating a multilayer wiring structure of a semiconductor device in which overlap capacitance is generated;
도 3a 내지 도 3j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도.3A to 3J are process flowcharts illustrating a method for forming a multilayer wiring of a semiconductor device according to a preferred embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
300 : 반도체 기판 302 : 제 1 포토레지스트 패턴300: semiconductor substrate 302: first photoresist pattern
304 : 제 1 식각 패턴 306 : 제 2 포토레지스트 패턴304: first etching pattern 306: second photoresist pattern
308 : 제 2 식각 패턴 312 : 게이트 절연막308: second etching pattern 312: gate insulating film
314 : 게이트 전극 318 : LDD 영역314: gate electrode 318: LDD region
320 : 측벽 스페이서 324 : 소스/드레인 영역320
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070121144A KR100924880B1 (en) | 2007-11-26 | 2007-11-26 | Method for manufacturing sidewall spacer of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070121144A KR100924880B1 (en) | 2007-11-26 | 2007-11-26 | Method for manufacturing sidewall spacer of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090054339A true KR20090054339A (en) | 2009-05-29 |
KR100924880B1 KR100924880B1 (en) | 2009-11-02 |
Family
ID=40861516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070121144A KR100924880B1 (en) | 2007-11-26 | 2007-11-26 | Method for manufacturing sidewall spacer of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100924880B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019047370A1 (en) * | 2017-09-07 | 2019-03-14 | 深圳市华星光电半导体显示技术有限公司 | Liquid crystal display panel and manufacturing method therefor |
US10444572B2 (en) | 2017-09-07 | 2019-10-15 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Liquid crystal display panel having upper and lower spacers with tappered edges |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244415A (en) * | 1993-02-17 | 1994-09-02 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPH07106557A (en) * | 1993-10-04 | 1995-04-21 | Hitachi Ltd | Semiconductor device and manufacture of the same |
KR20000003936A (en) * | 1998-06-30 | 2000-01-25 | 김영환 | Transistor of semiconductor devices and method thereof |
KR20030082744A (en) * | 2002-04-18 | 2003-10-23 | 아남반도체 주식회사 | Method for manufacturing semiconductor device |
-
2007
- 2007-11-26 KR KR1020070121144A patent/KR100924880B1/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019047370A1 (en) * | 2017-09-07 | 2019-03-14 | 深圳市华星光电半导体显示技术有限公司 | Liquid crystal display panel and manufacturing method therefor |
US10444572B2 (en) | 2017-09-07 | 2019-10-15 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Liquid crystal display panel having upper and lower spacers with tappered edges |
Also Published As
Publication number | Publication date |
---|---|
KR100924880B1 (en) | 2009-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11282750B2 (en) | Contact structure and method of fabricating the same | |
CN102891148B (en) | Structures and methods for single gate non-volatile memory device | |
US6613621B2 (en) | Methods of forming self-aligned contact pads using a damascene gate process | |
US10446435B2 (en) | Local trap-rich isolation | |
CN113658868B (en) | Semiconductor element and manufacturing method thereof | |
US7382027B2 (en) | MOSFET device with low gate contact resistance | |
US11417739B2 (en) | Contacts for semiconductor devices and methods of forming the same | |
US7981762B2 (en) | Method of forming pre-metal dielectric layer of semiconductor device | |
US20070077715A1 (en) | Semiconductor device and method of fabricating the same | |
US7323377B1 (en) | Increasing self-aligned contact areas in integrated circuits using a disposable spacer | |
CN110571188B (en) | Contact plug, semiconductor device and manufacturing method thereof | |
KR100924880B1 (en) | Method for manufacturing sidewall spacer of semiconductor device | |
US11195934B2 (en) | Structure and method for bi-layer self-aligned contact | |
CN115241129A (en) | Semiconductor device and method of manufacturing the same | |
US6664162B2 (en) | Method of manufacturing capacitor | |
US7544556B1 (en) | Process for forming CMOS devices using removable spacers | |
US7227228B2 (en) | Silicon on insulator device and method of manufacturing the same | |
KR100945870B1 (en) | Method for manufacturing sidewall spacer of semiconductor device | |
KR100744270B1 (en) | Method for forming source/drain region of the semiconductor device | |
KR100564432B1 (en) | Method for manufacturing Transistor | |
US20060040481A1 (en) | Methods and structures for preventing gate salicidation and for forming source and drain salicidation and for forming semiconductor device | |
US20080150038A1 (en) | Method of fabricating semiconductor device | |
JP2006024679A (en) | Method for manufacturing semiconductor device | |
KR20030055690A (en) | Method for manufacturing mosfet by using damascene process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |