KR100744270B1 - Method for forming source/drain region of the semiconductor device - Google Patents

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Abstract

A method for forming a source/drain region of a semiconductor device is provided to reduce a junction leakage at the edge of an isolation layer by performing an ion implantation at a tilt corresponding to the slope of an isolation layer in forming a source/drain region. After an insulation layer and a polysilicon layer are deposited on a semiconductor substrate(100) having an isolation layer(102), an etch process is performed to form a gate electrode(106). A low-density ion implantation process is performed by using the gate electrode as an ion implantation mask to form an LDD region. After an insulation material is deposited on the resultant structure, the insulation material is dry-etched to form a spacer(108) on the sidewall of the gate electrode. A high-density ion implantation process is performed by using the spacer and the gate electrode as an ion implantation mask to form a drain region wherein the ion implantation process is performed at a tilt corresponding to the slope of the isolation layer. A high-density ion implantation process is performed by using the spacer and the gate electrode as an ion implantation mask to form a source region wherein the ion implantation process is performed at a tilt corresponding to the slope of the isolation layer. The abovementioned ion implantation process can be performed to make uniform the doping depth on the edge of a source/drain region(110a) of the isolation layer so that a junction leakage doesn't exist.

Description

반도체 소자의 소스/드레인 영역 형성 방법{METHOD FOR FORMING SOURCE/DRAIN REGION OF THE SEMICONDUCTOR DEVICE}METHODE FOR FORMING SOURCE / DRAIN REGION OF THE SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 의한 반도체 소자의 소스/드레인 영역 형성 방법을 설명하는 공정 단면도,1 is a cross-sectional view illustrating a method of forming a source / drain region of a semiconductor device according to the prior art;

도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소스/드레인 영역 형성 방법을 설명하는 공정 단면도.2A and 2B are cross-sectional views illustrating a method of forming a source / drain region of a semiconductor device in accordance with a preferred embodiment of the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 절연막 106 : 게이트 전극104: gate insulating film 106: gate electrode

108 : 스페이서 109a, 109b : 포토레지스트108: spacer 109a, 109b: photoresist

110a, 110b : 소스/드레인 영역110a, 110b: source / drain area

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 소스/드레인 영역 형성시 정션 리키지(junction leakage)를 감소시키는데 적합한 반도체 소자의 소스/드레인 영역 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a source / drain region of a semiconductor device suitable for reducing junction leakage in forming a source / drain region.

반도체 제조 기술의 발달에 따른 소자의 고집적화로, 회로상의 금속 배선은 점차 미세한 선폭으로 형성되며 그 배선 간의 간격 또한 미세화되는 추세이다. 그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택한다. 이러한 다층 금속 배선은 배선 사이를 층간 절연시키기 위하여 층간 절연막을 반드시 필요로 한다.Due to the high integration of devices according to the development of semiconductor manufacturing technology, metal wirings on a circuit are gradually formed with a fine line width, and the spacing between the wirings is also miniaturized. In addition, the multilayer wiring structure is adopted to reduce the size of the device. Such a multilayer metal wiring necessarily requires an interlayer insulating film in order to insulate between the wirings.

금속 배선 사이를 전기적 분리를 위한 층간 절연막은 USG(Undoped Silicate Glass), 플라즈마인핸스드 화학기상증착법(PE CVD : Plasma Enhanced Chemical Vapor Deposition)에 의한 TEOS 또는 실란(silane)(SiH4)을 증착하거나, 고밀도 플라즈마 화학기상증착법(HDP CVD : High Density Plasma Chemical Vapor Deposition)으로 실리콘 산화막(SiO2) 등을 증착한 후에 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 평탄화시킨다.The interlayer insulating film for electrical separation between the metal wires may be deposited by USG (Undoped Silicate Glass), plasma enhanced chemical vapor deposition (PE CVD) or TEOS or silane (SiH 4 ), After depositing a silicon oxide film (SiO 2 ) and the like by HDP CVD (High Density Plasma Chemical Vapor Deposition), it is planarized using a chemical mechanical polishing (CMP) process.

도 1은 종래 기술에 의한 반도체 소자의 층간 절연막 및 소스/드레인 영역 형성 방법을 설명하기 위한 공정 단면도이다.1 is a cross-sectional view illustrating a method of forming an interlayer insulating film and a source / drain region of a semiconductor device according to the related art.

도 1을 참조하면, 종래 기술에 의한 반도체 소자의 층간 절연막 및 소스/드레인 영역 형성 방법은 다음과 같이 진행된다.Referring to FIG. 1, a method of forming an interlayer insulating film and a source / drain region of a semiconductor device according to the related art is performed as follows.

우선, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(12)을 형성한다.First, as the semiconductor substrate 10, a device isolation film 12 defining an active region and an inactive region is formed on a silicon substrate. For example, the semiconductor substrate 10 is etched to a predetermined depth to form a trench, an insulating material filling the trench, an HDP (High Density Plasma) oxide film is buried, and an insulating material by a chemical mechanical polishing (CMP) process. The trench trench (STI: Shallow Trench Isolation) type device isolation film 12 is formed.

소자 분리막(12)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.An insulating film, for example, silicon oxide film (SiO 2 ), is deposited on the entire surface of the semiconductor substrate 10 on which the device isolation film 12 is formed, and a doped polysilicon doped with a gate conductive film, for example, impurities, is deposited thereon. Deposit about 3000Å. The gate conductive layer may be formed of silicon germanium (SiGe), cobalt (Co), tungsten (W), titanium (Ti), nickel (Ni), tantalum (Ta), titanium nitride (TiN), in addition to polysilicon doped with impurities. The tantalum nitride film TaN, the tungsten nitride film WN, or a composite thereof may be formed.

사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(16)을 형성하고, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(14)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.A photolithography process is performed to form a photoresist pattern (not shown) defining a gate region in the gate conductive film, and the gate conductive film exposed by the pattern is dry etched, for example, reactive ion etching (RIE). As a result, the gate electrode 16 is formed, and the insulating film beneath it is also dry-etched to form the gate insulating film 14. The photoresist pattern is removed by an ashing process.

그 다음 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.Then, using the gate electrode 16 as an ion implantation mask, a low concentration ion implantation process (for example, a low concentration of ion implanted n-type dopant) is performed to form an LDD region (not shown).

반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(16) 측벽에 스페이서(18)를 형성한다.An insulating material, for example, silicon nitride (SiN) or silicon oxynitride (SiON), is deposited on the entire surface of the semiconductor substrate 10 and then dry-etched, for example, reactive ion etching (RIE), to spacer the sidewalls of the gate electrode 16. (18) is formed.

그 다음 스페이서(18) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(20)을 형성한다.Then, using the spacer 18 and the gate electrode 16 as an ion implantation mask, a high concentration ion implantation process (for example, a high concentration of ion implanted n-type dopant) is performed to form the source / drain region 20. .

그런데, 종래와 같이 셸로우 트렌치형 소자 분리막을 사용하는 트랜지스터의 소스/드레인을 형성하기 위한 이온주입 공정을 실시할 때, 소스와 드레인의 이온주입을 틸트(tilt) 없이 패턴 수직 방향으로 동시에 진행하기 때문에 도 1의 A와 같이 소자 분리막(12)의 에지 쪽에서 정션 리키지가 생길 수 있다.However, when performing an ion implantation process for forming the source / drain of a transistor using a shallow trench type isolation layer as in the prior art, simultaneously conducting the ion implantation of the source and drain in the pattern vertical direction without tilting. Therefore, as shown in FIG. 1A, a junction liquid may be generated at the edge of the device isolation layer 12.

즉, 소자 분리막(12)은 전형적으로 일정 각도의 슬로프(slope)를 지니고 있으며, 이온주입은 틸트 없이 수직으로 실시되기 때문에, 슬로프로 인한 소자 분리막(12) 근처 에지 쪽에서의 도핑 깊이가 작아져 도 1의 A와 같은 정션 리키지가 발생하게 된다.That is, the device isolation film 12 typically has a slope at an angle, and since ion implantation is performed vertically without tilt, the doping depth at the edge side near the device isolation film 12 due to the slope becomes small. A junction liquid like A of 1 will occur.

본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 반도체 소자의 소스/드레인 영역 형성시에 소자 분리막의 슬로프에 대응하는 틸트로 이온주입을 실시하여 소자 분리막 에지 쪽에서의 정션 리키지를 감소시킬 수 있는 반도체 소자의 소스/드레인 영역 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves the above-described problems of the prior art, and when forming the source / drain regions of a semiconductor device, ion implantation may be performed with a tilt corresponding to the slope of the device isolation film to reduce junction leakage at the edge of the device isolation film. It is an object of the present invention to provide a method for forming a source / drain region of a semiconductor device.

이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 활성 영역과 비활성 영역을 정의하는 소자 분리막이 형성된 반도체 소자의 소스/드레인 영역 형성 방법으로서, 상기 소자 분리막이 형성된 반도체 기판 전면에 절연막 및 폴리실리콘을 증착한 후 식각 공정을 진행하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하는 단계와, 상기 반도체 기판 전면에 절연 물질을 증착한 후 이를 건식 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 게이트 전극을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 드레인 영역을 형성하되, 상기 소자 분리막의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 단계와, 상기 스페이서 및 게이트 전극을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소스 영역을 형성하되, 상기 소자 분리막의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 단계를 포함하는 반도체 소자의 소스/드레인 영역 형성 방법을 제공한다.According to a preferred embodiment of the present invention for achieving the above object, as a method of forming a source / drain region of a semiconductor device formed with a device isolation film defining an active region and an inactive region, the insulating film and the poly Forming a gate electrode by depositing silicon and then performing an etching process; forming a LDD region by performing a low concentration ion implantation process using the gate electrode as an ion implantation mask; and insulating material on the entire surface of the semiconductor substrate Forming a spacer on the sidewall of the gate electrode by dry etching and forming a drain region by using a high concentration ion implantation process using the spacer and the gate electrode as an ion implantation mask, and forming a drain region; Ion implantation by applying tilt corresponding to And forming a source region by performing a high concentration ion implantation process using the spacer and the gate electrode as an ion implantation mask, and performing ion implantation by applying a tilt corresponding to the slope of the device isolation layer. A method of forming a source / drain region of a semiconductor device is provided.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 층간 절연막 및 소스/드레인 영역 형성 방법을 설명하기 위한 공정 순서도이다.2A and 2B are flowcharts illustrating a method of forming an interlayer insulating film and a source / drain region of a semiconductor device according to an exemplary embodiment of the present invention.

먼저, 도 2a는 반도체 소자의 드레인 영역 형성 과정으로서, 본 발명에 따른 반도체 소자의 층간 절연막 및 드레인 영역 형성 방법은 다음과 같이 진행된다.First, FIG. 2A illustrates a process of forming a drain region of a semiconductor device, and a method of forming an interlayer insulating film and a drain region of a semiconductor device according to the present invention proceeds as follows.

우선, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(102)을 형성한다.First, as the semiconductor substrate 100, an isolation layer 102 defining an active region and an inactive region is formed on a silicon substrate. For example, the semiconductor substrate 100 is etched to a predetermined depth to form a trench, an insulating material filling the trench, an HDP (High Density Plasma) oxide film is buried, and an insulating material by a chemical mechanical polishing (CMP) process. The trench trench (STI: Shallow Trench Isolation) type device isolation layer 102 is formed.

소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.An insulating film, for example, silicon oxide film (SiO 2 ), is deposited on the entire surface of the semiconductor substrate 100 on which the device isolation film 102 is formed, and a doped polysilicon doped with a gate conductive film, for example, an impurity is deposited thereon. Deposit about 3000Å. The gate conductive layer may be formed of silicon germanium (SiGe), cobalt (Co), tungsten (W), titanium (Ti), nickel (Ni), tantalum (Ta), titanium nitride (TiN), in addition to polysilicon doped with impurities. The tantalum nitride film TaN, the tungsten nitride film WN, or a composite thereof may be formed.

사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하고, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.A photolithography process is performed to form a photoresist pattern (not shown) defining a gate region in the gate conductive film, and the gate conductive film exposed by the pattern is dry etched, for example, reactive ion etching (RIE). As a result, the gate electrode 106 is formed, and the insulating film beneath it is also dry etched to form the gate insulating film 104. The photoresist pattern is removed by an ashing process.

그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.Next, using the gate electrode 106 as an ion implantation mask, a low concentration ion implantation process (for example, a low concentration of ion implanted n-type dopant) is performed to form an LDD region (not shown).

반도체 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실 리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(108)를 형성한다.An insulating material, for example, silicon nitride (SiN) or silicon oxynitride (SiON), is deposited on the entire surface of the semiconductor substrate 100 and then dry-etched, for example, reactive ion etching (RIE), to the gate electrode 106 sidewalls. The spacer 108 is formed.

그 다음 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 드레인 영역(110a)을 형성한다.Then, using the spacer 108 and the gate electrode 106 as an ion implantation mask, a high concentration ion implantation process (for example, a high concentration of ion implanted n-type dopant) is performed to form the drain region 110a.

이때, 본 실시예에서는 스페이서(108) 및 게이트 전극(106)과 드레인 영역(110a)을 제외한 영역에 대해 제 1 포토레지스트(109a)를 도포하고, 소자 분리막(102)의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 것을 특징으로 한다.In this embodiment, the first photoresist 109a is applied to regions other than the spacer 108, the gate electrode 106, and the drain region 110a, and the tilt corresponding to the slope of the device isolation layer 102 is applied. It is characterized by performing ion implantation.

이로 인해 소자 분리막(102)의 드레인 영역 에지 쪽에도 도핑 깊이가 균일하게 되도록 이온주입이 실시되어 정션 리키지가 존재하지 않음을 알 수 있다.As a result, ion implantation is performed on the drain region edge of the device isolation layer 102 so that the doping depth is uniform, and thus, junction junction does not exist.

다음, 도 2b는 반도체 소자의 소스 영역 형성 과정으로서, 본 발명에 따른 반도체 소자의 층간 절연막 및 소스 영역 형성 방법은 다음과 같이 진행된다.Next, FIG. 2B illustrates a process of forming a source region of a semiconductor device, and the method of forming an interlayer insulating film and the source region of the semiconductor device according to the present invention proceeds as follows.

도 2b에 도시한 바와 같이, 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스 영역(110b)을 형성한다.As shown in FIG. 2B, a high concentration ion implantation process (for example, high concentration ion implantation of an n-type dopant) is performed using the spacer 108 and the gate electrode 106 as an ion implantation mask, thereby forming the source region 110b. ).

이때, 본 실시예에서는 스페이서(108) 및 게이트 전극(106)과 소스 영역(110b)을 제외한 영역에 대해 제 2 포토레지스트(109b)를 도포하고, 소자 분리막(102)의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 것을 특징으로 한다.In this embodiment, the second photoresist 109b is applied to regions other than the spacer 108, the gate electrode 106, and the source region 110b, and the tilt corresponding to the slope of the device isolation layer 102 is applied. It is characterized by performing ion implantation.

이로 인해 소자 분리막(102)의 소스 영역 에지 쪽에도 도핑 깊이가 균일하게 되도록 이온주입이 실시되어 정션 리키지가 존재하지 않음을 알 수 있다.As a result, ion implantation is performed on the source region edge of the device isolation layer 102 so that the doping depth is uniform, and thus, junction junction does not exist.

이상 설명한 바와 같이, 본 발명은 반도체 소자의 소스/드레인 영역 형성시에 소자 분리막의 슬로프에 대응하는 틸트로 이온주입을 실시하여 소자 분리막 에지 쪽에서의 정션 리키지를 감소시킬 수 있도록 구현한 것이다.As described above, the present invention is implemented to reduce the junction leakage at the edge of the isolation layer by implanting the ion with a tilt corresponding to the slope of the isolation layer when forming the source / drain region of the semiconductor device.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.Meanwhile, the present invention is not limited to the above-described embodiments, but various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims below.

본 발명에 의하면, 반도체 소자의 소스/드레인 영역 형성시에 소자 분리막의 슬로프에 대응하는 틸트로 이온주입을 실시하여 소자 분리막 에지 쪽에서의 정션 리키지를 감소시킬 수 있는 바, 반도체 소자의 공정 신뢰도를 높이고 전체 수율을 확보할 수 있다.According to the present invention, when forming the source / drain regions of the semiconductor device, ion implantation may be performed by tilting corresponding to the slope of the device isolation film to reduce junction leakage at the edge of the device isolation film, thereby increasing process reliability of the semiconductor device. The overall yield can be obtained.

Claims (4)

활성 영역과 비활성 영역을 정의하는 소자 분리막이 형성된 반도체 소자의 소스/드레인 영역 형성 방법으로서,A method of forming a source / drain region of a semiconductor device in which a device isolation film defining an active region and an inactive region is formed, 상기 소자 분리막이 형성된 반도체 기판 전면에 절연막 및 폴리실리콘을 증착한 후 식각 공정을 진행하여 게이트 전극을 형성하는 단계와,Depositing an insulating film and polysilicon on an entire surface of the semiconductor substrate on which the device isolation layer is formed, and then performing a etching process to form a gate electrode; 상기 게이트 전극을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하는 단계와,Forming a LDD region by performing a low concentration ion implantation process using the gate electrode as an ion implantation mask; 상기 반도체 기판 전면에 절연 물질을 증착한 후 이를 건식 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와,Depositing an insulating material on the entire surface of the semiconductor substrate and dry etching the insulating material to form a spacer on the sidewall of the gate electrode; 상기 스페이서 및 게이트 전극을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 드레인 영역을 형성하되, 상기 소자 분리막의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 단계와,Performing a high concentration ion implantation process using the spacer and the gate electrode as an ion implantation mask to form a drain region, and performing ion implantation by applying a tilt corresponding to a slope of the device isolation layer; 상기 스페이서 및 게이트 전극을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소스 영역을 형성하되, 상기 소자 분리막의 슬로프에 대응하는 틸트를 적용하여 이온주입을 실시하는 단계Performing a high concentration ion implantation process using the spacer and the gate electrode as an ion implantation mask to form a source region, and performing ion implantation by applying a tilt corresponding to the slope of the device isolation layer 를 포함하는 반도체 소자의 소스/드레인 영역 형성 방법.Source / drain region forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 드레인 영역 형성 단계는,The drain region forming step, 상기 스페이서 및 게이트 전극과 상기 드레인 영역을 제외한 영역에 대해 제 1 포토레지스트를 도포하는 것을 특징으로 하는 반도체 소자의 소스/드레인 영역 형성 방법.A method of forming a source / drain region of a semiconductor device, characterized in that the first photoresist is applied to regions other than the spacer and gate electrode and the drain region. 제 1 항에 있어서,The method of claim 1, 상기 소스 영역 형성 단계는,The source region forming step, 상기 스페이서 및 게이트 전극과 상기 소스 영역을 제외한 영역에 대해 제 2 포토레지스트를 도포하는 것을 특징으로 하는 반도체 소자의 소스/드레인 영역 형성 방법.And applying a second photoresist to regions other than the spacer and gate electrodes and the source region. 제 1 항에 있어서,The method of claim 1, 상기 방법은,The method, 상기 소자 분리막의 소스/드레인 영역의 에지 쪽에 도핑 깊이가 균일하게 되도록 이온주입이 실시되어 정션 리키지가 존재하지 않는 것을 특징으로 하는 반도체 소자의 소스/드레인 영역 형성 방법.A method for forming a source / drain region of a semiconductor device, wherein ion implantation is performed at an edge of the source / drain region of the device isolation layer so that a doping depth is uniform.
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KR20050001911A (en) * 2003-06-28 2005-01-07 주식회사 하이닉스반도체 The method for fabricating the cell of semiconductor memory device

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