KR20090047808A - Structure of pad in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 장치의 패드 구조에 관한 것으로, 본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 반도체 기판; 상기 반도체 기판의 상부에 위치하는 층간 절연막; 상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드; 상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및 상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터(inductor)를 포함하여 구성할 수 있다.The present invention relates to a pad structure of a semiconductor device, and an example of a pad structure of a semiconductor device according to the present invention includes a semiconductor substrate; An interlayer insulating layer disposed over the semiconductor substrate; A plurality of ground pads connected to an upper portion of the semiconductor substrate through the interlayer insulating layer; A signal transmission pad positioned between the plurality of ground pads to transmit a signal; And an inductor disposed between the signal transmission pad and the ground plane positioned on the semiconductor substrate to maintain the ground, thereby reducing parasitic capacitance of the ground pad.

따라서, 본 발명에 따른 반도체 소자에서의 패드 구조에 의하면, 반도체 장치에 발생되는 기생 커패시턴스와 상기 기생 커패시턴스로 인한 신호의 손실을 줄일 수 있으며, 별도의 추가 공정 없이 인덕터를 구현할 수 있는 효과가 있다.Therefore, according to the pad structure of the semiconductor device according to the present invention, the parasitic capacitance generated in the semiconductor device and the loss of the signal due to the parasitic capacitance can be reduced, and the inductor can be implemented without any additional process.

반도체 장치, 반도체 기판, 패드, 신호전송패드, 인덕터 Semiconductor device, semiconductor substrate, pad, signal transmission pad, inductor

Description

반도체 장치의 패드 구조{Structure of pad in semiconductor device}Structure of pad in semiconductor device

본 발명은 반도체 장치의 패드 구조에 관한 것으로, 특히 고주파에서 신호의 손실이 줄일 수 있는 반도체 장치의 패드 구조에 관한 것이다.The present invention relates to a pad structure of a semiconductor device, and more particularly, to a pad structure of a semiconductor device capable of reducing signal loss at high frequencies.

일반적으로 이종 신호(mixed signal)용 소자 또는 고주파 소자(radio frequency)용 소자의 패키지를 하기 위한 패드(pad)는 위탁 생산의 설계 지침에 의존하여 넓은 면적의 탑 금속을 이용하여 각종 본딩 공법에 의해 외부 신호 라인이 연결된다.In general, pads for packaging devices for mixed signals or devices for radio frequency are manufactured by various bonding methods using a large area of top metal depending on the design guidelines of consignment production. External signal lines are connected.

이는 신호의 손실을 감안하지 않고 설계한 것으로, 패드에 의한 기생 손실이 발생하게 된다.This is designed without considering signal loss, and parasitic loss caused by the pad occurs.

특히, 고주파 소자 및 아날로그 소자의 주파수 대역이 상승하고 있어, 기생 특성을 고려한 패드의 설계가 요구되고 있다.In particular, the frequency bands of high-frequency devices and analog devices are rising, and pad design considering parasitic characteristics is required.

이와 같은 종래 반도체 장치의 패드를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The pad of the conventional semiconductor device will be described in detail with reference to the accompanying drawings.

도 1(a) 내지 1(b)는 일반적인 반도체 장치의 패드 단면도를 도시한 것이다.1 (a) to 1 (b) show cross-sectional views of a pad of a general semiconductor device.

첨부된 도 1(a) 내지 1(b)을 참조하면, 종래 반도체 장치의 패드 구조는 반 도체 기판(1)의 상부에 위치하는 층간 절연막(2)과, 상기 층간 절연막(2)을 통해 상기 반도체 기판(1)의 상부까지 연결되는 다수의 패드층(3)으로 구성되어 있다.Referring to FIGS. 1A through 1B, the pad structure of a conventional semiconductor device may be formed through an interlayer insulating film 2 positioned on an upper surface of a semiconductor substrate 1 and through the interlayer insulating film 2. It is composed of a plurality of pad layers (3) connected to the upper portion of the semiconductor substrate (1).

상기 각 패드층(3)은 다층의 수평 패드층과 각 수평 패드층을 전기적으로 연결하는 다수의 수직 연결층으로 구성되어 있다.Each pad layer 3 is composed of a multi-layered horizontal pad layer and a plurality of vertical connection layers electrically connecting the horizontal pad layers.

상기 수평 패드층 중 저면은 실리콘인 반도체 기판(1)의 상부에 닿아 있으며, 상기 반도체 기판(1)의 영향으로 상호 병렬 연결된 기생 커패시턴스와 기생 저항이 발생한다.The bottom surface of the horizontal pad layer is in contact with the upper portion of the semiconductor substrate 1 of silicon, and the parasitic capacitance and parasitic resistance connected to each other in parallel are generated under the influence of the semiconductor substrate 1.

상기 기생 커패시턴스는 인접한 다른 패드층에 의한 기생 커패시턴스와 병렬 연결되며, 그 기생 커패시턴스의 값이 증가하게 된다.The parasitic capacitance is connected in parallel with the parasitic capacitance by another adjacent pad layer, and the value of the parasitic capacitance is increased.

이와 같은 기생 커패시턴스 값의 증가는 고주파에서 동작하는 회로에서 신호의 손실을 발생시키는 문제점이 있었다.The increase of the parasitic capacitance value has a problem of generating a signal loss in a circuit operating at a high frequency.

상기와 같은 문제점을 감안한 본 발명은 인가되는 신호의 손실을 줄일 수 있는 반도체 장치의 패드 구조를 제공하고자 한다.In view of the above problems, the present invention provides a pad structure of a semiconductor device capable of reducing a loss of an applied signal.

그리고 본 발명에서는 상기 인가되는 신호의 손실을 줄이기 위하여 패드와 기판에 발생하는 기생 커패시턴스의 값을 줄일 수 있는 반도체 장치의 패드 구조를 제공하고자 한다.In addition, the present invention is to provide a pad structure of a semiconductor device that can reduce the value of the parasitic capacitance generated in the pad and the substrate in order to reduce the loss of the applied signal.

또한, 본 발명에서는 별도의 추가 공정 없이 상기 반도체 장치의 패드 구조를 개선하고자 한다.In addition, the present invention is to improve the pad structure of the semiconductor device without additional processing.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 반도체 기판; 상기 반도체 기판의 상부에 위치하는 층간 절연막; 상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드; 상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및 상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터(inductor)를 포함하여 구성할 수 있다.One example of a pad structure of a semiconductor device according to the present invention for achieving the above object is a semiconductor substrate; An interlayer insulating layer disposed over the semiconductor substrate; A plurality of ground pads connected to an upper portion of the semiconductor substrate through the interlayer insulating layer; A signal transmission pad positioned between the plurality of ground pads to transmit a signal; And an inductor disposed between the signal transmission pad and the ground plane positioned on the semiconductor substrate to maintain the ground, thereby reducing parasitic capacitance of the ground pad.

이때, 상기 인덕터는 상기 신호전송패드의 외곽에 위치하여 서로 겹치지 않을 수 있다.In this case, the inductors may be located outside the signal transmission pads and may not overlap each other.

그리고 상기 인덕터는 상기 다수의 접지패드의 고면과 접지면 사이로 확장할 수 있다.The inductor may extend between the ground and the ground of the plurality of ground pads.

또한, 상기 접지패드는 상기 확장되는 인덕터와 대응되는 적어도 하나 이상의 수평 패드층의 크기와 상기 수평 패드층을 전기적으로 연결하는 수직 연결층의 개수가 조절될 수 있다.In addition, the ground pad may be adjusted in size of at least one horizontal pad layer corresponding to the inductor and the number of vertical connection layers electrically connecting the horizontal pad layer.

그리고 상기 인덕터의 형상은 사각형, 원형 및 타원형을 포함할 수 있다.In addition, the shape of the inductor may include a rectangle, a circle, and an oval.

상술한 본 발명에 따른 반도체 소자에서의 패드 구조에 의하면,According to the pad structure in the semiconductor device according to the present invention described above,

첫째, 반도체 장치에 인가되는 신호의 손실을 줄일 수 있는 효과가 있다.First, there is an effect that can reduce the loss of the signal applied to the semiconductor device.

둘째, 패드와 기판에 발생하는 기생 커패시턴스를 줄일 수 있는 효과가 있다.Second, there is an effect to reduce the parasitic capacitance generated in the pad and the substrate.

셋째, 별도의 추가 공정 없이 인덕터를 제작할 수 있는 효과가 있다.Third, the inductor can be manufactured without any additional process.

이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.Hereinafter, specific embodiments of the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.

본 발명은 반도체 장치(semiconductor device)의 패드 구조(pad structure)에 관한 것으로, 특히 고주파에서도 상기 반도체 장치로 인가되는 신호의 손실을 줄일 수 있는 패드 구조를 제공하고자 한다.The present invention relates to a pad structure of a semiconductor device, and more particularly, to provide a pad structure capable of reducing a loss of a signal applied to the semiconductor device even at a high frequency.

본 발명과 관련하여, 반도체 설계에 있어서 패드(pad)는, 제작된 칩(chip)에 전기적 신호를 인가하기 위해 필요한 큰 크기의 메탈 평판을 말한다. 상기 패드는 일반적으로 정사각형의 형상을 가진다. 또한, 상기 패드의 각 변의 길이는 70 내지 100 ㎛ 정도이다.In the context of the present invention, in semiconductor design, a pad refers to a large size metal plate required for applying an electrical signal to a fabricated chip. The pads generally have a square shape. In addition, the length of each side of the said pad is about 70-100 micrometers.

상기와 같이 패드의 크기가 크면, 그로 인한 기생 커패시턴스(parasitic capacitance) 역시 커질 수 있다. 큰 기생 커패시턴스는 고주파의 회로에서 반도체 기판이나 접지면을 통해 반도체 장치로 인가되는 신호를 손실시킬 수 있다. 또한, 상기 큰 기생 커패시턴스는 매칭 회로(matching circuit)의 설계를 어렵게 할 수 있다.As described above, when the size of the pad is large, parasitic capacitance may also increase. Large parasitic capacitances can cause loss of signals applied to semiconductor devices through semiconductor substrates or ground planes in high frequency circuits. In addition, the large parasitic capacitance can make the design of a matching circuit difficult.

이때, 상기 기생 커패시턴스는 패드의 크기와 신호전송패드와 접지면 또는 반도체 기판과의 거리에 영향을 받는다. 즉, 상기 반도체 장치에서 신호 손실을 유발시키는 기생 커패시턴스는 패드의 크기가 클수록, 신호전송패드와 접지면 또는 반도체 기판과의 거리가 가까울수록 커진다.In this case, the parasitic capacitance is affected by the size of the pad and the distance between the signal transmission pad and the ground plane or the semiconductor substrate. That is, the parasitic capacitance causing signal loss in the semiconductor device increases as the pad size increases and the distance between the signal transmission pad and the ground plane or the semiconductor substrate gets closer.

상기와 같은 이유로 기생 커패시턴스를 줄이기 위해 신호전송패드를 상위 금속막으로만 구성하여 접지면 또는 반도체 기판 표면과의 거리를 멀도록 이격시킬 수도 있으나, 이에 의하더라도 여전히 기생 커패시턴스가 클 수 있다.For the above reason, in order to reduce the parasitic capacitance, the signal transmission pad may be formed of only the upper metal layer to be spaced apart from the ground plane or the surface of the semiconductor substrate. However, the parasitic capacitance may still be large.

본 발명에서는 상술한 바와 같이, 신호전송패드를 접지면 또는 반도체 기판의 표면과 이격시키는 것이 아니라, 인덕터(inductor)를 이용하여 기 발생된 기생 커패시턴스를 줄이고자 한다. 즉, 본 발명에서는 인덕터를 이용하여 기생 커패시턴스와의 LC 공진 회로가 구성되도록 함으로써, 상기 기생 커패시턴스를 줄이고자 한다. 따라서, 상기 인덕터를 이용함으로써 기 발생된 기생 커패시턴스를 줄여 반도체 장치로 인가되는 신호의 손실을 줄일 수 있게 된다.In the present invention, as described above, the parasitic capacitance is reduced by using an inductor rather than being spaced apart from the ground plane or the surface of the semiconductor substrate. That is, in the present invention, the LC resonant circuit with the parasitic capacitance is configured using an inductor, thereby reducing the parasitic capacitance. Therefore, by using the inductor, it is possible to reduce the parasitic capacitance generated in advance, thereby reducing the loss of the signal applied to the semiconductor device.

이하 본 발명의 기술 사상에 따라 기생 커패시턴스를 줄여 신호 손실을 줄이 기 위해 인덕터를 포함하여 구성한 반도체 장치의 패드 구조의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.Hereinafter, a detailed embodiment of a pad structure of a semiconductor device including an inductor in order to reduce parasitic capacitance and reduce signal loss according to the technical spirit of the present invention will be described in detail with reference to the accompanying drawings.

도 2(a) 내지 2(c)는 본 발명에 따른 반도체 장치의 패드 구조의 일 예를 도시한 것이다.2 (a) to 2 (c) show an example of a pad structure of a semiconductor device according to the present invention.

본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 첨부된 도 2(a)에 도시된 바와 같이, 신호전송패드와 접지면 사이에 인덕터를 삽입한 구조이다.An example of a pad structure of a semiconductor device according to the present invention is a structure in which an inductor is inserted between a signal transmission pad and a ground plane, as shown in FIG. 2A.

이때, 상기 인덕터의 형상은 사각형, 원형, 타원형 등 여러 가지 형상으로 구현할 수 있으나, 이하에서는 설명의 편의를 위해 상기 인덕터의 형상으로 사각형을 예로 하여 설명한다.In this case, the shape of the inductor may be implemented in various shapes such as a rectangle, a circle, an ellipse, etc. Hereinafter, for the convenience of description, the shape of the inductor will be described using a rectangle as an example.

본 발명에 따른 반도체 장치의 일 예는, 반도체 기판(10), 상기 반도체 기판의 상부에 위치하는 층간 절연막(20), 상기 층간 절연막(20)을 통해 상기 반도체 기판(10)의 상부와 연결되는 다수의 접지패드(30), 상기 다수의 접지패드(30) 사이에 위치하여 신호를 전송하는 신호전송패드(40)와, 상기 신호전송패드(40)와 상기 반도체 기판(10)의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면(35) 사이에 구비되어 상기 접지패드(30)의 기생 커패시턴스를 줄이는 인덕터(inductor)(45)를 포함하여 구성할 수 있다.An example of a semiconductor device according to the present disclosure may include a semiconductor substrate 10, an interlayer insulating layer 20 positioned on an upper portion of the semiconductor substrate, and an upper portion of the semiconductor substrate 10 through the interlayer insulating layer 20. A plurality of ground pads 30 and a signal transmission pad 40 positioned between the plurality of ground pads 30 to transmit a signal, and located above the signal transmission pad 40 and the semiconductor substrate 10. It is provided between the ground plane 35 to maintain the ground (ground) may be configured to include an inductor (45) to reduce the parasitic capacitance of the ground pad (30).

상기와 같이, 신호전송패드와 접지면 사이에 인덕터를 삽입함으로써, 패드의 기생 커패시턴스와 상기 인덕터의 인덕턴스(inductance)가 병렬(parallel)로 연결되어 상기 기생 커패시턴스를 줄일 수 있게 된다. 따라서, 상기 기생 커패시턴스로 인한 신호 손실을 줄일 수 있다.As described above, by inserting an inductor between the signal transmission pad and the ground plane, the parasitic capacitance of the pad and the inductance of the inductor are connected in parallel to reduce the parasitic capacitance. Thus, signal loss due to the parasitic capacitance can be reduced.

도 2(b)는 상기 도 2(a)를 측면에서 바라본 구조이고, 도 2(c)는 상기 도 2(a)를 위에서 바라본 구조의 일 예이다.FIG. 2 (b) is a side view of FIG. 2 (a) and FIG. 2 (c) is an example of a structure viewed from above.

도 2(b)를 참조하여 본 발명의 기술 사상을 보다 상세하게 설명하면, 다음과 같다.The technical idea of the present invention will be described in more detail with reference to FIG. 2 (b) as follows.

상기에서 각 접지패드(30)는 다층의 수평 패드층(31~35)과 상기 각 수평 패드층을 전기적으로 연결하는 수직 연결층(via1~via4)(36)을 포함하여 구성된다. 이때, 상기 다층의 수평 패드층(31~35) 중 저면 즉, 접지면(metal 1)(35)은 상기 반도체 기판(10)의 상부에 위치하거나 또는 상부와 접할 수 있다.Each ground pad 30 includes a plurality of horizontal pad layers 31 to 35 and vertical connection layers via1 to via4 36 electrically connecting the horizontal pad layers. In this case, the bottom surface of the multilayer pad layers 31 to 35, that is, the ground surface metal 1, 35 may be positioned on or in contact with the upper portion of the semiconductor substrate 10.

상술한 바와 같이, 본 발명은 상기 신호전송패드(40)와 상기 반도체 기판의 상부에 위치하거나 상부에 접할 수 있는 접지면(35) 사이에 인덕터(45)가 구비된 패드 구조이다.As described above, the present invention has a pad structure in which an inductor 45 is provided between the signal transmission pad 40 and a ground plane 35 which may be positioned on or in contact with the upper portion of the semiconductor substrate.

본 명세서에서는 상기와 같이 신호전송패드(40)와 접지면(35) 사이에 인덕터를 구비하기 위해 상기 접지패드(30)와 유사한 구조를 취한다. 예를 들어, 본 발명은 상기 신호전송패드(40)와 접지면(35) 사이에 필요한 적어도 하나 이상의 수평 패드층을 구비하고, 상기 각 수평 패드층 사이 또는 상기 수평 패드층과 신호전송패드(40) 또는 접지면(35) 사이를 전기적으로 연결하기 위한 수직 연결층을 필요한 개수만큼 구비할 수 있다.In the present specification, a structure similar to the ground pad 30 is provided to provide an inductor between the signal transmission pad 40 and the ground plane 35 as described above. For example, the present invention includes at least one horizontal pad layer required between the signal transmission pad 40 and the ground plane 35, and between the horizontal pad layers or the horizontal pad layer and the signal transmission pad 40. ) Or as many vertical connecting layers as necessary to electrically connect between the ground planes 35.

도 2(b)는 그 일 예로서, 상기 신호전송패드(40)와 접지면(35) 사이에 3개의 수평 패드층과 필요한 개수만큼 수직 연결층을 구비하였다. 이때, 본 발명에 따른 인덕터(45)는 상기 신호전송패드(40)와 접지면(35) 사이에 구비된 3개의 수평 패드 층 중 두 번째 패드층에 구현하였다.2 (b) shows three horizontal pad layers and as many vertical connection layers as necessary between the signal transmission pad 40 and the ground plane 35. In this case, the inductor 45 according to the present invention is implemented on the second pad layer of the three horizontal pad layers provided between the signal transmission pad 40 and the ground plane 35.

또한, 상기 신호전송패드(40)와 접지면(40) 사이에 구비되는 인덕터(45)를 제외한 각 수평 패드층의 면적을 최소화함으로써, 상기 수평 패드층에 의한 저항을 감소시켰다.In addition, by minimizing the area of each horizontal pad layer except for the inductor 45 provided between the signal transmission pad 40 and the ground plane 40, the resistance by the horizontal pad layer is reduced.

첨부된 도 2(c)와 같이, 본 발명에 따른 패드 구조를 위에서 바라보면, 상기 인덕터(45)는 상기 신호전송패드(40)의 외곽에 구비될 수 있다. 즉, 상기 인덕터(45)는 상기 신호전송패드(40)와 겹치지 않는다. 이는 인덕터(45)와 상기 신호전송패드(40) 사이에 발생할 수 있는 기생 커패시턴스를 줄이고자 함이다.As shown in FIG. 2C, when the pad structure according to the present invention is viewed from above, the inductor 45 may be provided outside the signal transmission pad 40. That is, the inductor 45 does not overlap the signal transmission pad 40. This is to reduce parasitic capacitance that may occur between the inductor 45 and the signal transmission pad 40.

본 발명은 기생 커패시턴스를 줄여 회로에 인가되는 신호의 손실을 줄이고자 한 것으로, 상기 기생 커패시턴스를 줄이기 위해 다양한 방법 중 인덕터를 구비하여 LC 공진 현상을 이용한 것이다. 즉, 상기 구비되는 인덕터의 인덕턴스와 기생 커패시턴스가 LC 공진 회로(LC resonance circuit)를 구성할 수 있도록 한 것이다.The present invention is to reduce the loss of the signal applied to the circuit by reducing the parasitic capacitance, and to reduce the parasitic capacitance is to use the LC resonance phenomenon with an inductor of various methods. That is, the inductance and parasitic capacitance of the provided inductor may form an LC resonance circuit.

상기 도 2(a) 내지 2(c)에 구비된 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구현하면, 다음과 같다.If the equivalent circuit of the pad structure of the semiconductor device according to the present invention as shown in Figs. 2 (a) to 2 (c) is implemented as follows.

도 3은 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구성한 일 예를 도시한 것이다.3 illustrates an example of an equivalent circuit of a pad structure of a semiconductor device according to the present invention.

상기 등가 회로를 보면, 신호전송패드(40)와 접지면(35) 사이에 인덕터(45)를 구비함으로써, 패드의 기생 커패시턴스와 상기 인덕터(45)의 인덕턴스는 LC 병렬 회로가 된다.In the equivalent circuit, by providing the inductor 45 between the signal transmission pad 40 and the ground plane 35, the parasitic capacitance of the pad and the inductance of the inductor 45 become an LC parallel circuit.

이때, 신호의 손실을 줄이기 위해서는, 상기와 도 3과 같이 구성된 LC 병렬 회로의 입력 임피던스(input impedance)가 무한대(infinity)의 값을 갖도록 인덕터를 구현하면 된다.In this case, in order to reduce the loss of the signal, the inductor may be implemented such that the input impedance of the LC parallel circuit configured as described above and FIG. 3 has an infinity value.

상기 도 3의 등가 회로에서의 입력 임피던스(

Figure 112007080302699-PAT00001
)을 구하면, 하기의 수학식 1과 같다.Input impedance in the equivalent circuit of FIG.
Figure 112007080302699-PAT00001
) Is obtained by Equation 1 below.

Figure 112007080302699-PAT00002
Figure 112007080302699-PAT00002

상기 수학식 1에서

Figure 112007080302699-PAT00003
는 설계하고자 하는 회로의 동작 주파수를 말한다.In Equation 1
Figure 112007080302699-PAT00003
Is the operating frequency of the circuit to be designed.

상기 수학식 1에서 구한 것과 같이, 상기 등가 회로의 입력 임피던스(

Figure 112007080302699-PAT00004
)은
Figure 112007080302699-PAT00005
이다.As obtained from Equation 1, the input impedance of the equivalent circuit (
Figure 112007080302699-PAT00004
)silver
Figure 112007080302699-PAT00005
to be.

따라서, 상술한 바와 같이, 상기 등가 회로의 입력 임피던스(

Figure 112007080302699-PAT00006
)가 무한대의 값을 갖는 인덕터의 인덕턴스를 구하면, 하기의 수학식 2와 같다.Therefore, as described above, the input impedance of the equivalent circuit (
Figure 112007080302699-PAT00006
When the inductance of the inductor having an infinite value of) is obtained, it is expressed by Equation 2 below.

Figure 112007080302699-PAT00007
Figure 112007080302699-PAT00007

상기에서 기생 커패시턴스(

Figure 112007080302699-PAT00008
)는 신호전송패드(40)의 크기와 상기 신호전송패드(40)와 접지면(35) 사이의 거리에 의해 결정되는 고정된 성분이다.Parasitic capacitances above
Figure 112007080302699-PAT00008
) Is a fixed component determined by the size of the signal transmission pad 40 and the distance between the signal transmission pad 40 and the ground plane 35.

따라서, 회로의 동작 주파수에서 상기 입력 임피던스(

Figure 112007080302699-PAT00009
)이 무한대가 되도록 반도체 장치의 설계시 인덕터(45)가 상기 수학식 2와 같은 값을 가질 수 있도록 설계하면 된다.Therefore, the input impedance (at the operating frequency of the circuit)
Figure 112007080302699-PAT00009
) May be designed such that the inductor 45 has the same value as in Equation (2).

상술한 바와 같이, 인덕터(45)를 상기 신호전송패드(40)와 접지면(35) 사이에 구비하되, 상기 인덕터(45)는 상기 신호전송패드(40)와 겹치지 않도록 구비하고, 상기 인덕터의 인덕턴스 값을 상기 수학식 2와 같은 값을 갖도록 함으로써, 설계하고자 하는 회로의 동작 주파수에서 기생 커패시턴스로 인한 신호의 손실을 줄일 수 있게 된다.As described above, an inductor 45 is provided between the signal transmission pad 40 and the ground plane 35, but the inductor 45 is provided so as not to overlap with the signal transmission pad 40. By setting the inductance value to the same value as in Equation 2, it is possible to reduce the loss of the signal due to parasitic capacitance at the operating frequency of the circuit to be designed.

따라서, 본 발명에 따르면, 상기 신호전송패드(40)에서 반도체 장치로 인가되는 신호의 전송은 최대가 된다. 즉, 입력되는 신호가 접지면(35)으로 빠져나가는 성분 없이 모두 회로의 입력으로 전송될 수 있을 것이다.Therefore, according to the present invention, the signal transmitted from the signal transmission pad 40 to the semiconductor device is maximized. That is, all of the input signal may be transmitted to the input of the circuit without the component exiting to the ground plane 35.

이하에서는 본 발명에 따른 반도체 장치의 패드 구조의 다른 예로서, 인덕터의 인덕턴스 값으로 보다 큰 값을 갖도록 하기 위한 패드 구조를 설명하면, 다음과 같다.Hereinafter, as another example of the pad structure of the semiconductor device according to the present invention, a pad structure for having a larger value as an inductance value of an inductor will be described.

도 4(a) 내지 4(b)는 본 발명에 따라 구성한 반도체 소자에서의 패드 구조의 다른 예를 도시한 것이다.4A to 4B show another example of the pad structure in the semiconductor device constructed in accordance with the present invention.

이하에서는 상술한 도 2(b) 내지 2(c)와 대비하여 설명하되, 중첩되는 부분 에 대한 설명은 상술한 설명을 원용 내지 유추하고 상이한 점을 위주로 설명한다.Hereinafter, the present invention will be described in comparison with FIGS. 2 (b) to 2 (c), but the description of the overlapping parts will be described based on the differences from the above-described description.

도 4(a) 내지 4(b)에서의 인덕터는 기본적으로 상술한 도 2(b) 내지 2(c)와 유사하다. 다만, 상술한 도 2(b) 내지 2(c)에서는 상기 인덕터(45)와 각 접지패드(30)가 서로 겹치지 않았으나, 도 4(a) 내지 4(b)에서는 큰 인덕턴스 값을 가질 수 있도록 인덕터(45)를 상기 각 접지패드(30) 쪽으로 확장하였다.The inductors in FIGS. 4 (a) to 4 (b) are basically similar to those of FIGS. 2 (b) to 2 (c) described above. 2 (b) and 2 (c), the inductor 45 and the ground pads 30 do not overlap each other. However, in FIGS. 4 (a) and 4 (b), the inductance values may be large. An inductor 45 was extended toward each ground pad 30.

예를 들어, 도 4(a)에서는 접지패드(30)에 구비된 다수의 수평 패드층(31 내지 35) 중 접지면(35)과 고면(31)을 제외하고 확장되는 인덕터와 대응되는 수평 패드층(32~34)의 크기를 줄이고 수직 연결층(36)의 개수를 줄였다.For example, in FIG. 4A, a horizontal pad corresponding to an inductor that extends except for the ground plane 35 and the solid surface 31 of the plurality of horizontal pad layers 31 to 35 provided in the ground pad 30 may be formed. The size of the layers 32-34 is reduced and the number of vertical connecting layers 36 is reduced.

예를 들어, 도 2(b)에서 상기 수직 연결층(36)의 개수는 각 수평 패드층을 전기적으로 연결하기 위해 5개를 사용하였으나, 도 4(a)에서는 상기 확장되는 인덕터로 인해 2개만을 사용하였다. 이때, 상기와 같이, 수직 연결층(36)의 개수를 줄인다고 하더라도, 접지면(35)이 그라운드(ground)로 유지하기 위한 개수로는 충분하므로, 회로의 동작에는 문제가 발생하지 않을 것이다.For example, in FIG. 2 (b), the number of the vertical connection layers 36 is five to electrically connect each horizontal pad layer, but in FIG. 4 (a), the number of the vertical connection layers 36 is two due to the expanding inductor. Only was used. At this time, as described above, even if the number of the vertical connection layer 36 is reduced, the number of the ground plane 35 to maintain the ground (ground) is enough, there will be no problem in the operation of the circuit.

그리고 상기 도 4(a)와 같이 패드를 구성함으로써, 상기 인덕터의 크기를 크게 하더라도 그 면적은 전체 칩에서 과도하지 않게 된다.And by configuring the pad as shown in Fig. 4 (a), even if the size of the inductor is increased, the area is not excessive in the entire chip.

상술한 바와 같이, 본 발명에 따른 반도체 장치의 패드 구조에 따르면, 별도의 추가 공정없이 인덕터를 구현할 수 있으며, 상기 인덕터를 구비함으로써, LC 공진 현상에 따라 기생 커패시턴스를 줄일 수 있게 된다. 따라서, 상기 기생 커패시턴스로 인해 발생할 수 있는 신호의 손실을 줄일 수 있게 된다.As described above, according to the pad structure of the semiconductor device according to the present invention, an inductor can be implemented without an additional process, and by providing the inductor, parasitic capacitance can be reduced according to the LC resonance phenomenon. Therefore, it is possible to reduce the loss of the signal that can occur due to the parasitic capacitance.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였 으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.Although the present invention has been shown and described with reference to certain preferred embodiments, the present invention is not limited to the above embodiments, and the general knowledge in the technical field to which the present invention belongs without departing from the concept of the present invention. Various changes and modifications are possible by the person having it.

도 1(a) 내지 1(b)는 일반적인 반도체 장치의 패드의 단면도를 도시한 것1 (a) to 1 (b) illustrate cross-sectional views of pads of a general semiconductor device.

도 2(a) 내지 2(c)는 본 발명에 따른 반도체 장치의 패드 구조의 일 예를 도시한 것2 (a) to 2 (c) illustrate an example of a pad structure of a semiconductor device according to the present invention.

도 3은 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구성한 일 예를 도시한 것3 illustrates an example of an equivalent circuit of a pad structure of a semiconductor device according to the present invention.

도 4(a) 내지 4(b)는 본 발명에 따라 구성한 반도체 소자에서의 패드 구조의 다른 예를 도시한 것4 (a) to 4 (b) show another example of a pad structure in a semiconductor device constructed according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10; 반도체 기판 20; 층간 절연막10; Semiconductor substrate 20; Interlayer insulation film

30; 접지패드 31,32,33,34,35; 수평 패드층30; Ground pads 31, 32, 33, 34, 35; Horizontal pad layer

36; 수직 연결층 40; 신호전송패드36; Vertical connecting layer 40; Signal transmission pad

45; 인덕터45; Inductor

Claims (5)

반도체 기판;Semiconductor substrates; 상기 반도체 기판의 상부에 위치하는 층간 절연막;An interlayer insulating layer disposed over the semiconductor substrate; 상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드;A plurality of ground pads connected to an upper portion of the semiconductor substrate through the interlayer insulating layer; 상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및A signal transmission pad positioned between the plurality of ground pads to transmit a signal; And 상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터를 포함하는 반도체 장치의 패드 구조.And an inductor disposed between the signal transmission pad and the ground plane positioned on the semiconductor substrate to maintain ground, the inductor reducing parasitic capacitance of the ground pad. 제 1항에 있어서,The method of claim 1, 상기 인덕터는 상기 신호전송패드의 외곽에 위치하여 서로 겹치지 않는 것을 특징으로 하는 반도체 장치의 패드 구조.The pad structure of the semiconductor device, characterized in that the inductor is located outside the signal transmission pad and do not overlap each other. 제 2항에 있어서,The method of claim 2, 상기 인덕터는 상기 다수의 접지패드의 고면과 접지면 사이로 확장하는 것을 특징으로 하는 반도체 장치의 패드 구조.And wherein the inductor extends between the ground and ground surfaces of the plurality of ground pads. 제 3항에 있어서,The method of claim 3, wherein 상기 접지패드는 상기 확장되는 인덕터와 대응되는 적어도 하나 이상의 수평 패드층의 크기와 상기 수평 패드층을 전기적으로 연결하는 수직 연결층의 개수가 조절되는 것을 특징으로 반도체 장치의 패드 구조.The ground pad is a pad structure of a semiconductor device, characterized in that the size of at least one horizontal pad layer corresponding to the extending inductor and the number of vertical connection layers electrically connecting the horizontal pad layer. 제 1항에 있어서,The method of claim 1, 상기 인덕터의 형상은 사각형, 원형 및 타원형을 포함하는 것을 특징으로 하는 반도체 장치의 패드 구조.The inductor has a shape of a pad structure of a semiconductor device, characterized in that it comprises a rectangular, circular and elliptical.
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