KR20090046255A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- VLQGDKKHHCKIOJ-UHFFFAOYSA-N NNOS Chemical compound NNOS VLQGDKKHHCKIOJ-UHFFFAOYSA-N 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
- H01L21/02642—Mask materials other than SiO2 or SiN
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판상에 절연막을 형성하는 단계와, 절연막의 일부를 포토공정과 에칭 공정을 통한 제거로 오픈부를 형성하는 단계와, 오픈부를 시드로 하여 절연막 상에 에피텍셜층을 형성하는 단계와, 에피텍셜층 상에 트랜지스터를 형성하는 단계를 포함한다. 따라서 본 발명에 의하면 반도체 기판 상에 절연막을 증착한 후, 증착된 절연막의 일부를 제거하여 반도체 기판을 오픈시키고, 그 오픈부를 시드(seed)로 하여 에피텍셜층을 성장시키며, 에피텍셜층을 포함하는 오픈부에 트랜지스터를 형성시킴으로써, 트랜지스터의 형성시 PMOS 트랜지스터의 경우 압축 스트레스(compressive stress)를, 그리고 NNOS 트랜지스터의 경우 인장 스트레스(tensile stress)가 인가되어 정공 이동도(mobility)를 향상시키는 효과가 있다.
에피텍셜, 트랜지스터, 스트레스, 정공 이동도
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘 채널에 스트레스를 유도하여 트랜지스터의 성능 향상을 가져올 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 시모스(Complement Metal Oxide Semiconductor: CMOS) 트랜지스터는 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터가 짝을 이루어 특정회로, 예를 들어 인버터(Inverter), 플리플롭(Flip-Flop) 등의 회로를 구성하게 된다. 이러한 반도체 소자의 성능을 나타내는 중요한 척도 중 하나가 전하 또는 정공 등의 캐리어 이동도(carrier mobility)이다. 서브마이크론 세대로 넘어가면서 소자의 캐리어 이동도를 그대로 유지하는 데에는 큰 어려움이 있다. 따라서, 소자, 특히 PMOS 소자에 있어 정공의 이동도를 향상시킬 수 있는 방안들이 지속적으로 연구되고 있는 실정이다.
이와 같은 PMOS 소자의 정공 이동도를 향상시키기 위한 방안으로 제안된 것이 실리콘-게르마늄(SiGe) 합금을 이용하는 기술이다. SiGe은 Si보다 큰 격자 상수(lattice constant)를 가지며, 이 격자 상수는 Ge 농도가 증가할수록 증가한다. 따라서, SiGe가 실리콘 기판 상에 에피택셜하게 성장하거나 증착되는 경우, SiGe는 압축 변형(compressive strain) 하에 있게 된다. 이와 같이 압축 변형된 SiGe 물질로 이루어진 채널을 갖는 것은 특히 정공(hole)에 대한 캐리어 이동도에 대해 매우 유리하다.
도 1은 종래 기술에 따른 PMOS 소자의 단면도를 나타낸다.
도 1에 도시되어 있는 바와 같이, Si로 이루어진 반도체 기판(100) 상에 SiGe 에피텍셜층(미도시)을 형성한다. SiGe 에피텍셜층의 형성은 예컨대 분자선 에피텍시(MBE) 또는 다양한 유형의 화학 기상 증착(CVD) 방법을 이용하여 수행된다.
이어서, NMOS 소자(미도시)와 PMOS 소자를 분리하기 위하여 반도체 기판(100)에 STI(Shallow Trench Isolation) 소자 분리막(101)을 형성하고, 반도체 기판(100)에 절연층(미도시) 및 폴리실리콘층을 순차적으로 적층한 후 선택적으로 식각하여 게이트 절연막(102) 및 게이트 전극(103)을 각각 형성한다.
그리고, 소스/드레인 영역에 P형 불순물 이온을 저농도로 주입함으로써 LDD(Lightly Doped Drain) 영역(104)을 형성한다. LDD 영역(104)을 형성하는 이유는, 반도체 소자의 고집적화에 따라 게이트 전극의 CD(Critical Dimension)가 작아져서 소오스/드레인 간의 채널 길이가 짧아짐에 따라 문턱 전압보다 낮은 전압의 신호에도 트랜지스터가 오동작하는 것을 방지하기 위함이다.
이어서, 게이트 절연막(102) 및 게이트 전극(103)의 측벽에 스페이서(105)를 형성하고, 게이트 전극(103) 및 스페이서(105)를 마스크로 하여 SiGe 에피층에 P형 불순물 이온을 고농도로 주입함으로써 압축적으로 변형된 에피텍셜 SiGe 소오스/드 레인 영역(106)을 형성한다. 이때, 에피텍셜 SiGe 소오스/드레인 영역(106)은 약 500 내지 600 ℃의 온도에서 성장한 후 냉각됨으로써 게이트 에지 근방의 SiGe이 더욱 더 압축 변형되도록 한다. 이러한 부가적 압축 변형은 PMOS의 정공 캐리어 이동도를 더욱 향상시킨다.
그러나, 위와 같이 SiGe를 이용한 에피텍셜 소오스/드레인 영역(106)의 형성은, 반도체 기판(100)상에 바로 에피텍셜층을 형성함으로써, 단결정의 반도체 기판(100)과 비록 단결정 이지만 격자 상수가 다른 에피텍셜층간의 계면부에서 스트레스가 전체적으로 발생하여 반도체 소자의 수율 저하 등의 결함이 발생하는 문제점이 있었다.
따라서 본 발명은, 반도체 기판 상에 절연막을 증착한 후, 증착된 절연막의 일부를 제거하여 반도체 기판을 오픈시키고, 그 오픈부를 시드(seed)로 하여 에피텍셜층을 성장시키며, 에피텍셜층을 포함하는 오픈부에 트랜지스터를 형성시킴으로써, 트랜지스터의 형성시 PMOS 트랜지스터의 경우 압축 스트레스(compressive stress)를, 그리고 NNOS 트랜지스터의 경우 인장 스트레스(tensile stress)가 인가되어 정공 이동도(mobility)를 향상시킨 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 절연막을 형성하는 단계와, 절연막의 일부를 포토공정과 에칭 공정을 통한 제거로 오픈부를 형성하는 단계와, 오픈부를 시드로 하여 절연막 상에 에피텍셜층을 형성하는 단계와, 에피텍셜층 상에 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서 바람직하게 절연막은, Si3N4인 것을 특징으로 한다.
또한, 바람직하게 오픈부는, CVD(Chemical Vapor Deposition)로 형성되며, 더욱 바람직하게는 오픈부에서, PMOS 트랜지스터는 LPCVD를 NMOS 트랜지스터는 PECVD공정을 사용하고, 스트레스의 작용이 가능하도록 20nm 보다 작게 형성된다.
또, 바람직하게 오픈부와 동일 선상에 트랜지스터가 형성된다.
이상 설명한 바와 같이 본 발명의 반도체 소자의 제조 방법에 따르면, 반도체 기판 상에 절연막을 증착한 후, 증착된 절연막의 일부를 제거하여 반도체 기판을 오픈시키고, 그 오픈부를 시드(seed)로 하여 에피텍셜층을 성장시킴으로써, 트랜지스터의 형성시 PMOS 트랜지스터의 경우 압축 스트레스(compressive stress)를, 그리고 NNOS 트랜지스터의 경우 인장 스트레스(tensile stress)가 인가되어 정공 이동도(mobility)를 향상시키는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법의 공정 흐름도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법의 공정 단면도이다.
도 2에 도시된 것과 같이 반도체 소자의 제조방법으로는, 반도체 기판상에 절연막을 형성하는 단계(200)와, 절연막의 일부를 포토공정과 에칭 공정을 통한 제거로 오픈부를 형성하는 단계(210)와, 오픈부를 시드로 하여 절연막 상에 에피텍셜층을 형성하는 단계(220)와, 에피텍셜층 상에 트랜지스터를 형성하는 단계(230)를 포함한다.
따라서 하기에서는 각 단계를 공정 단면도를 참고하여 좀 더 자세히 설명한다.
도 3a를 참고하면, 단계(200)에서는 반도체 기판(300) 상에 절연막(310)을 형성한다.
반도체 기판(300)은 단결정 실리콘 기판이 사용되어지며, PMOS 트랜지스터의 경우 반도체 기판(300)에는 N형 도펀트, 예를 들어 포스포러스 또는 아세닉 이온들이 적절한 농도로 주입되어 있다. 그리고 절연막(310)은 실리콘 산화막, 금속 산화막, 금속 산화질화막 등의 다양한 절연성 물질로 형성될 수 있으나 여기서 바람직하게 Si3N4가 사용된다.
이어서 단계(210)에 따른 도 3b 내지 도 3c에서는, 절연막(310)상에 포토레 지스트(320)를 도포 한 후, 통상의 포토공정과 에칭공정을 통하여 절연막(310)의 일부를 제거함으로써, 일부의 반도체 기판(300) 표면이 들어나는 오픈부(330)를 형성하게 된다.
여기서 오픈부(330)는 바람직하게 CVD(Chemical Vapor Deposition)로 형성되며, 더욱 바람직하게 오픈부(330)에서, PMOS 트랜지스터는 저압(0.2∼2.0Torr)의 반응 용기 내에 단순한 열에너지에 의한 화학반응을 이용하여 박막을 증착하는 LPCVD(Low pressure Chemical Vapor Deposition )를 이용하고, NMOS 트랜지스터는 전기에 의해 높은 에너지를 얻은 전자가 중성 상태의 가스 분자와 충돌하여 가스 분자를 분해하고 이 분해된 가스 원자가 기판에 부착되는 반응을 이용하여 박막을 증착하는 PECVD(Plasma Enhance Chemical Vapor Deposition) 공정을 사용하게 된다. 이는 트랜지스터의 형성시 PMOS 트랜지스터의 경우 압축 스트레스(compressive stress)를, 그리고 NNOS 트랜지스터의 경우 인장 스트레스(tensile stress)가 인가되어 정공 이동도(mobility)를 향상시키기 위함이다.
따라서, 오픈부(330)는, 스트레스의 작용이 가능하도록 20nm 보다 작게 형성되는 것이 바람직하다.
그리고 단계(220)는 도 3d에서와 같이, 오픈부(330)를 시드(seed)로 하여 절연막(310) 상에 에피텍셜층(340)을 형성하게 된다.
에피텍셜층(340)은 실리톤저머늄(SiGe)이나 그와 유사한 구조로 형성될 수 있으며, 에피텍셜층(340)은 실리톤저머늄(SiGe)을 포함하는 소오스 가스를 사용하여, 650 내지 800℃ 온도범위에서 수행하는 것이 바람직하다.
덧붙여, NMOS 트랜지스터의 경우 에피텍셜층(340)은 실리콘 카본(SiC)이나 그와 유사한 구조로 형성될 수도 있다.
또한, 참고로 에피텍셜층(340)의 형성 이전에 900℃ 온도 이하에서 어널링을 할 수도 있으며, 이어서 에피텍셜층(340)의 표면에 대하여 실리사이드화 공정을 더 수행할 수도 있다.
그리고 도 3e에 따른 단계(230)는, 오픈부(330)와 수직 선상에 트랜지스터(350)가 형성되는 것이다.
트랜지스터(350)는, 오픈부(330)와 수직 선상의 에피텍셜층(340)에 선택적인 식각으로 게이트 절연막(351) 및 게이트 전극(352)을 각각 형성한다.
그리고, 소스/드레인 영역에 P형 불순물 이온을 저농도로 주입함으로써 LDD(Lightly Doped Drain) 영역(353)을 형성한다.
이어서, 게이트 절연막(310) 및 게이트 전극(352)의 측벽에 스페이서(354)를 형성하고, 게이트 전극(352) 및 스페이서(354)를 마스크로 하여 에피텍셜층(340)에 P형 불순물 이온을 고농도로 주입함으로써 압축적으로 변형된 에피텍셜 SiGe 소오스/드레인 영역(355)을 형성한다.
그 결과, 종래에 반도체 기판 상에 바로 에피텍셜층을 형성함으로써 발생되었던 문제점을 해소하고자 반도체 기판상에 절연막을 형성하고 그 절연막의 일부를 제거하여 오픈부를 형성하고, 오픈부를 시드로 하여 에피텍셜층을 형성하며, 오픈부의 상측으로 트랜지스터를 형성함으로써, 오픈부를 통하여 PMOS 트랜지스터의 경우 압축 스트레스를, NNOS 트랜지스터의 경우 인장 스트레스(tensile stress)가 인 가되어 정공 이동도(mobility)를 향상시킬 수 있게 되었으며, 더욱이 트랜지스터의 작동시 오픈부를 통하여 열이 발산되는 방열 효과가 나타날 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 제조 방법은 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 종래 기술에 따른 PMOS 소자의 단면도를 도시한 것이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법의 공정 흐름도이고,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법의 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 반도체 기판 310 : 절연막
320 : 포토레지스트 330 : 오픈부
340 : 에피텍셜층 350 : 트랜지스터
351 : 게이트 절연막 352 : 게이트 전극
353 : LDD 영역 354 : 스페이서
355 : 소오스/드레인 영역
Claims (6)
- 반도체 기판상에 절연막을 형성하는 단계와,상기 절연막의 일부를 포토공정과 에칭 공정을 통한 제거로 오픈부를 형성하는 단계와,상기 오픈부를 시드로 하여 상기 절연막 상에 에피텍셜층을 형성하는 단계와,상기 에피텍셜층 상에 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막은, Si3N4인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 오픈부는, CVD(Chemical Vapor Deposition)로 형성되는 반도체 소자의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 오픈부에서, PMOS 트랜지스터는 LPCVD를 NMOS 트랜지스터는 PECVD공정 을 사용하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 오픈부는, 스트레스의 작용이 가능하도록 20nm 보다 작게 형성되는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 오픈부와 수직 선상에 상기 트랜지스터가 형성되는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070112274A KR20090046255A (ko) | 2007-11-05 | 2007-11-05 | 반도체 소자 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956623A (zh) * | 2011-08-24 | 2013-03-06 | 台湾积体电路制造股份有限公司 | 通过形成加压的背面介电层控制器件性能 |
-
2007
- 2007-11-05 KR KR1020070112274A patent/KR20090046255A/ko not_active Application Discontinuation
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| KR101334554B1 (ko) * | 2011-08-24 | 2013-11-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 스트레스를 받은 후면 유전체층의 형성에 의한 소자 성능 제어 |
| US8946084B2 (en) | 2011-08-24 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the device performance by forming a stressed backside dielectric layer |
| US9236311B2 (en) | 2011-08-24 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the device performance by forming a stressed backside dielectric layer |
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