KR20090043736A - 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조 - Google Patents

혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조 Download PDF

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KR20090043736A
KR20090043736A KR1020070109457A KR20070109457A KR20090043736A KR 20090043736 A KR20090043736 A KR 20090043736A KR 1020070109457 A KR1020070109457 A KR 1020070109457A KR 20070109457 A KR20070109457 A KR 20070109457A KR 20090043736 A KR20090043736 A KR 20090043736A
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delay time
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윤광섭
서성욱
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인하대학교 산학협력단
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Abstract

본 발명은, 이진 가중치(Binary weight) 구조 및 온도계 디코더(Thermometer decoder) 구조가 혼합된 전류 구동 방식의 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조에 관한 것으로서, 지연시간 보정기의 제어 전압을 생성하는 제어 전압 생성기; 및 상기 제어 전압 생성기에서 생성된 제어 전압에 의하여 전류량을 조절함으로써 지연시간을 보정하는 지연시간 보정기; 를 포함한다.
본 발명에 따르면, 혼합형 디지털 아날로그 변환기에서 발생하는 지연시간을 지연시간 보정회로 구조를 이용하여 보상함으로써 디지털 아날로그 변환기의 SFDR, SNDR 등의 동적 성능을 향상시키고 유효 비트를 향상시킬 수 있는 효과가 있다.
혼합형 디지털 아날로그 변환기, 이진 가중치 구조, 온도계 디코더 구조, 지연시간 보정회로, 제어 전압, SFDR

Description

혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조 { Circuit Structure for Correcting Delay Time in Mixed Digital-to-Analog Converter }
본 발명은 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조에 관한 것으로서, 위상 주파수 검출기와 커패시터(Capacitor)를 이용하여 지연시간을 보정하는 지연시간 보정회로를 채택함으로써 기존의 방법보다 작은 칩 면적과 동적 전력으로도 디지털 아날로그 변환기의 동적 성능 및 유효 비트를 향상시킬 수 있는 디지털 아날로그 변환기의 지연시간 보정회로 구조에 관한 것이다.
일반적으로 전류 구동 방식의 디지털 아날로그 변환기(Digital-to-Analog Converter)는 이진 가중치(Binary Weight) 구조와 온도계 디코더(Thermometer Decoder) 구조를 혼합한 혼합형 구조로 설계된다. 이는 이진 가중치 구조의 디지털 아날로그 변환기와 온도계 디코더 구조의 디지털 아날로그 변환기의 장단점을 절충한 것으로서, 도 1 에 나타낸 바와 같이, 상위단은 온도계 디코더 구조를 사용하고 하위단은 이진 가중치 구조를 사용한다.
그런데, 이러한 혼합형 디지털 아날로그 변환기는 서로 다른 구조가 혼합되 기 때문에 지연시간 오차를 발생시킨다. 지연시간은 래치(Latch) 회로에서 동기시킬 수 있으나, 래치의 셋업 시간(Set up time)과 홀드 시간(Hold time)에 의해 오류가 발생할 수 있다.
지연시간 오차는 특히 고속의 데이터 처리가 요구되는 고속 디지털 아날로그 변환기에서 큰 문제점이 되고 있다. 지연시간 오차가 보정되지 않는 경우, 잘못된 아날로그 신호를 출력할 수 있기 때문이다.
혼합형 디지털 아날로그 변환기에서 발생할 수 있는 지연시간 문제를 해결하기 위하여, 종래 인버터 체인(Inverter chain) 또는 트랜스미션 게이트(Transmission-gate) 등의 지연시간 블록을 삽입하는 방법이 있었다. 그러나, 인버터 체인 또는 트랜스미션 게이트의 지연시간은 수 psec에 불과하여 수백 psec의 지연시간을 확보하기 위해서는 약 100여 개의 지연시간 블록을 삽입해야 하는 문제점이 있었다.
지연시간 문제를 해결하기 위한 다른 방법으로서, 래치 회로를 2단 또는 3단으로 구성하는 방법이 있으나, 이 방법은 동적 전력(Dynamic Power) 소모와 칩 면적의 증가를 야기하고, 레이아웃 수행 시 복잡한 신호선이 필요하여 칩 성능이 저하된다는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는, 상기 문제점을 해결하기 위한 것으로서, 혼합형 디지털 아날로그 변환기에서 발생하는 지연시간을 위상 주파수 검출기와 커패시터를 포함하는 지연시간 보정회로 구조를 이용하여 보상함으로써 디지털 아날로그 변환기의 SFDR(Spurious-Free Dynamic Range), SNDR(Signal to Noise and Distortion Ratio) 등의 동적 성능을 향상시키고 유효 비트를 향상시키는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 문제점을 해결하기 위한 것으로서, 래치 회로를 2단 또는 3단으로 연결하여 지연시간 문제를 해결하는 종래의 방법에 비하여 칩 면적과 동적 전력 소모를 감소시키는 지연시간 보정회로 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 문제점을 해결하기 위한 것으로서, 샘플링 주파수의 반 주기에 가까운 지연시간을 수 psec의 지연시간으로 보정함으로써 디지털 아날로그 변환기의 래치 회로에서 발생할 수 있는 셋업, 홀드 시간 오류의 빈도를 감소시키는 것이다.
본 발명은, 이진 가중치(Binary weight) 구조 및 온도계 디코더(Thermometer decoder) 구조가 혼합된 전류 구동 방식의 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조에 관한 것으로서, 지연시간 보정기의 제어 전압을 생성하는 제 어 전압 생성기; 및 상기 제어 전압 생성기에서 생성된 제어 전압에 의하여 전류량을 조절함으로써 지연시간을 보정하는 지연시간 보정기; 를 포함한다.
바람직하게는, 지연시간을 검출하는 이진 가중치 지연 패턴(Binary weight delay pattern) 및 온도계 지연 패턴(Thermometer delay pattern)을 더 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제어 전압 생성기는, 상기 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간의 차이를 검출하며, 지연시간 차이 신호를 발생시키는 위상 주파수 검출기; 상기 위상 주파수 검출기로부터 상기 지연시간 차이 신호를 수신하여 수신한 상기 지연시간 차이 신호에 따라 구동 전류를 조절함으로써 루프 필터기에 충전되는 전하량을 조절하는 전하 펌프; 및 전하의 충전 또는 방전을 통해 제어 전압을 생성하여 상기 지연시간 보정기에 인가하는 루프 필터기; 를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 전하 펌프는, 상기 이진 가중치 구조의 지연시간이 상기 온도계 디코더 구조의 지연시간에 비해 앞서는 경우 상기 루프 필터기가 전하를 충전시키도록 구동 전류를 조절하며, 그 반대의 경우 상기 루프 필터기가 전하를 방전시키도록 구동 전류를 조절하는 것을 특징으로 한다.
또한 바람직하게는, 상기 루프 필터기는 커패시터(Capacitor)인 것을 특징으로 한다.
또한 바람직하게는, 상기 지연시간 보정기는 전류량이 증가하면 부하 캡(Cap)을 구동하는 시간을 단축시키는 것을 특징으로 한다.
또한 바람직하게는, 상기 지연시간 보정기의 상기 제어 전압의 크기에 따라 변화하는 전류량의 변화 정도는 다음의 수학식에 의하는 것을 특징으로 한다.
Figure 112007077844292-PAT00001
상기 수학식에서, ΔID는 전류량의 변화 정도를 의미하며, μn은 전자의 이동도(Mobility of the channel for the n-channel device)를 의미하고, Cox는 게이트 옥사이드의 커패시턴스(Capacitance per unit area of the gate oxide)를 의미하며, W는 모스의 Width를 의미하고, L은 모스의 Length를 의미하며, Vth는 문턱 전압을 의미하고, Vctrl은 게이트 전압과 소스 전압 사이의 전압에 대한 변화량을 의미한다.
그리고 바람직하게는, 상기 지연시간 보정기의 전류량에 대한 상승 시간과 하강 시간은 다음의 수학식에 의하는 것을 특징으로 한다.
Figure 112007077844292-PAT00002
Figure 112007077844292-PAT00003
상기 수학식에서, trise 및 tfall는 각각 전류량에 대한 상승 시간 및 하강 시간을 의미하며, Cload는 부하 커패시터를 의미하고, μp는 정공의 이동도를 의미하 며, Vth ,p 및 Vth ,n는 각각 p-channel device 및 n-channel device에서의 문턱 전압을 의미하고, Vdd는 공급 전원을 의미한다.
본 발명에 따르면, 혼합형 디지털 아날로그 변환기에서 발생하는 지연시간을 지연시간 보정회로 구조를 이용하여 보상함으로써 디지털 아날로그 변환기의 SFDR, SNDR 등의 동적 성능을 향상시키고 유효 비트를 향상시킬 수 있는 효과가 있다.
본 발명에 따르면, 지연시간 블록을 삽입하거나 래치 회로를 2단 또는 3단으로 연결하여 지연시간 문제를 해결하는 종래의 방법에 비하여 칩 면적과 동적 전력 소모를 감소시킬 수 있는 효과가 있다.
본 발명에 따르면, 샘플링 주파수의 반 주기에 가까운 지연시간을 수 psec의 지연시간으로 보정함으로써 디지털 아날로그 변환기의 래치 회로에서 발생할 수 있는 셋업, 홀드 시간 오류의 빈도를 감소시킬 수 있는 효과가 있다.
본 발명에 따르면, 지연시간을 보정함에 따라 SFDR은 약 20 dB, 유효비트는 약 4 비트 이상 향상시키는 효과가 있다.
본 발명에 따르면, 저전력 특성이 요구되는 무선 통신용 고해상도, 고속 디지털 아날로그 변환기에 적용할 수 있는 효과도 있다.
본 발명의 실시를 위한 구체적인 내용을 설명하기에 앞서, 본 발명의 기술적 요지와 직접적 관련이 없는 구성에 대하여는 본 발명의 기술적 요지를 흩뜨리지 않는 범위 내에서 생략하였음을 유의하여야 할 것이다.
또한, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다.
이하, 본 발명의 바람직한 실시예에 따른 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조의 구성에 관하여 도 2 내지 도 4 를 참조하여 설명한다.
도 2 는 본 발명의 바람직한 실시예에 따른 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조의 구성도이며, 도 3 은 루프 필터기의 충전 또는 방전에 따른 전압 변화의 일 예시도이고, 도 4 는 지연시간 보정기의 전류량 증가에 따른 지연시간 보정회로의 동작 속도 향상을 나타내는 참고도이다.
상기 도 2 에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조는 이진 가중치(Binary weight) 구조(100), 온도계 디코더(Thermometer decoder) 구조(200) 및 지연시간 보정회로(300)를 포함한다.
상기 이진 가중치 구조(100) 및 온도계 디코더 구조(200)는 입력되는 디지털 신호를 아날로그 신호로 변환하기 위한 구조로서, 상기 이진 가중치 구조(100)는 디코더 없이 바로 입력 신호를 래치로 입력하는 구조이며 상기 온도계 디코더 구조(200)는 디코더를 통하여 이진(binary) 신호가 단일(unary) 신호로 디코딩되는 구조이다. 신호의 디코딩을 위해 논리회로들을 거치게 되므로 지연시간이 발생한다.
본 발명의 바람직한 실시예에 따른 혼합형 디지털 아날로그 변환기는 디지털 버퍼(Digital buffer)와 온도계 디코더로 구성되는 이진 가중치 지연 패턴(Binary weight delay pattern)과 온도계 지연 패턴(Thermometer delay pattern)을 포함하는 것이 바람직하다. 상기 디지털 버퍼는 이진 가중치 입력에 있어서 딜레이(Delay) 셀로 이용된다.
상기 이진 가중치 지연 패턴과 온도계 디코더 지연 패턴은 디지털 버퍼와 온도계 디코더를 1비트 구조로 덧붙인 구조로서, 지연시간을 검출하는 기능을 수행한다.
상기 이진 가중치 지연 패턴과 온도계 디코더 지연 패턴에서 발생하는 지연시간은 상기 도 2 에 도시된 이진 가중치 구조(100)와 온도계 디코더 구조(200)에서 발생하는 지연시간과 동일하다.
상기 지연시간 보정회로(300)는 제어 전압 생성기(310), 지연시간 보정기(320)를 포함한다.
상기 제어 전압 생성기(310)는 상기 지연시간 보정기(320)의 제어 전압을 생성하며, 위상 주파수 검출기(311), 전하 펌프(312), 루프 필터기(313)를 포함한다.
상기 위상 주파수 검출기(311)는 상기 이진 가중치 지연 패턴과 온도계 디코 더 지연 패턴에서 발생하는 지연시간의 차이를 검출하며, 지연시간 차이 신호를 발생시켜 상기 전하 펌프(312)에 전송한다.
상기 지연시간 차이 신호는 상기 이진 가중치 구조(100)의 지연시간이 상기 온도계 디코더 구조(200)의 지연시간에 비해 앞서는 경우 UP 신호로 설정할 수 있으며, 그 반대의 경우 DOWN 신호로 설정할 수 있으나, 이에 한정되지 아니한다.
다음으로, 상기 전하 펌프(312)는 수신한 상기 지연시간 차이 신호에 따라 구동 전류를 조절함으로써 상기 루프 필터기(313)에 충전되는 전하량을 조절한다.
일 예로, 상기 전하 펌프(312)는 상기 UP 신호를 수신한 경우 상기 루프 필터기(313)에 전하를 충전시켜 전압이 상승하도록 하며, 상기 DOWN 신호를 수신한 경우 상기 루프 필터기(313)에서 전하를 방전시켜 전압이 하강하도록 설정할 수 있다.
마지막으로, 상기 루프 필터기(313)는 전하의 충전 또는 방전을 통하여 상기 지연시간 보정기(320)에 대한 제어 전압을 생성하여 상기 지연시간 보정기(320)에 인가한다. 도 3 에 상기 루프 필터기(313)의 충전 또는 방전에 따른 전압 변화의 일 예시도를 나타내었다.
상기 루프 필터기(313)는 커패시터로 설정될 수 있다.
또한, 상기 지연시간 보정기(320)는 상기 루프 필터기(313)에서 생성된 제어 전압에 의하여 전류량을 조절함으로써 지연시간을 보정한다. 상기 루프 필터기(313)의 충전 또는 방전을 통해 생성된 전압이 상기 지연시간 보정기(320)의 제어 전압이 된다.
상기 지연시간 보정기(320)의 전류량은 상기 제어 전압의 크기에 따라 변화하는데 그 변화 정도는 다음의 [수학식 1]에 의해 표현할 수 있다.
Figure 112007077844292-PAT00004
상기 [수학식 1]에서, ΔID는 전류량의 변화 정도를 의미하며, μn은 전자의 이동도(Mobility of the channel for the n-channel device)를 의미하고, Cox는 게이트 옥사이드의 커패시턴스(Capacitance per unit area of the gate oxide)를 의미하며, W는 모스의 Width를 의미하고, L은 모스의 Length를 의미하며, Vth는 문턱 전압을 의미하고, Vctrl은 게이트 전압과 소스 전압 사이의 전압에 대한 변화량을 의미한다.
상기 지연시간 보정기(320)의 전류량이 증가하면 부하 캡의 충전 또는 방전 시간이 단축되어 도 4 에 도시된 바와 같이 본 실시예에 따른 지연시간 보정회로의 동작 속도는 향상된다.
그 결과 시간이 지남에 따라 상기 온도계 디코더 구조(200)의 동작 속도가 빨라지게 되어 상기 이진 가중치 구조(100)의 동작 속도와 동일해지며, 두 구조 사이의 지연시간이 제거된다.
상기 지연시간 보정기(320)의 전류량에 대한 상승 시간과 하강 시간은 다음의 [수학식 2] 및 [수학식 3]에 의하여 표현될 수 있다.
Figure 112007077844292-PAT00005
Figure 112007077844292-PAT00006
상기 [수학식 2] 및 [수학식 3]에서, trise 및 tfall는 각각 전류량에 대한 상승 시간 및 하강 시간을 의미하며, Cload는 부하 커패시터를 의미하고, μp는 정공의 이동도를 의미하며, Vth ,p 및 Vth ,n는 각각 p-channel device 및 n-channel device에서의 문턱 전압을 의미하고, Vdd는 공급 전원을 의미한다.
이하, 본 발명의 바람직한 실시예에 따른 지연시간 보정회로 구조에 대한 실험 결과에 관하여 도 5a 내지 도 7 을 참조하여 설명한다.
도 5a 에 지연시간 보정회로를 적용하지 않았을 경우 지연시간의 차이를 나타내었다. 도 5a 에서, 이진 가중치 신호와 온도계 디코더 사이에서 발생되는 지연시간의 차이는 샘플링 주파수의 반 주기에 가까운 0.4 nsec 정도이다. 이러한 지연시간은 래치 회로의 셋업, 홀드 시간에 의하여 동기시키는 것이 불가능하므로 디지털 아날로그 변환기의 성능 저하를 초래한다.
그러나 본 발명의 바람직한 실시예에 따른 지연시간 보정회로를 적용할 경 우, 도 5b 에 나타낸 바와 같이, 상이한 두 개의 구조로 인하여 발생하는 지연시간을 보정하여 신호의 동기가 원활해짐을 알 수 있다.
다음으로, 본 발명의 바람직한 실시예에 따른 지연시간 보정회로를 12 비트 1 GS/s의 디지털-아날로그 변환기에 적용하여 지연시간을 최소화한 경우 및 지연시간 보정회로를 적용하지 않은 경우, 디지털 아날로그 변환기의 SFDR과 유효 비트수(ENOB)의 변화를 도 6a 및 6b 에 비교하였다. 도 6a 및 6b 에서, 사각형의 점을 연결한 적색의 그래프가 지연시간 보정회로를 적용한 경우이다.
상기 도 6a 및 6b 에서, 지연시간 보정회로를 적용한 경우 디지털 아날로그 변환기의 SFDR과 유효 비트수가 현저히 증가하였음을 알 수 있으며, 이를 통해 칩 면적 및 동적 전력을 감소시킬 수 있다.
그리고, 도 7 에서 지연소자 블록을 삽입한 경우(delay cell)와 본 발명의 바람직한 실시예에 따른 지연시간 보정회로를 이용한 경우(compensation circuit) 동적 전력 소모의 차이를 입력 주파수에 따라 비교하였다. 도 7 에서 지연시간 보정회로를 이용한 경우 동적 전력 소모가 현저히 감소하는 것을 알 수 있으며, 이러한 경향은 특히 10 MHz 이상의 주파수 영역에서 뚜렷하다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1 은 일반적인 혼합형 디지털 아날로그 변환기의 작동도.
도 2 는 본 발명의 바람직한 실시예에 따른 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조의 구성도.
도 3 은 루프 필터기의 충전 또는 방전에 따른 전압 변화의 일 예시도.
도 4 는 지연시간 보정기의 전류량 증가에 따른 지연시간 보정회로의 동작 속도 향상을 나타내는 참고도.
도 5a 는 지연시간 보정회로를 적용하지 않았을 경우 지연시간의 차이를 나타내는 참고도.
도 5b 는 지연시간 보정회로를 적용한 경우 지연시간의 차이를 나타내는 참고도.
도 6a 는 지연시간 보정회로를 적용한 경우 및 적용하지 않은 경우의 SFDR에 관한 비교도.
도 6b 는 지연시간 보정회로를 적용한 경우 및 적용하지 않은 경우의 유효 비트수에 관한 비교도.
도 7 은 지연소자 블록을 삽입한 경우 및 지연시간 보정회로를 이용한 경우 동적 전력 소모량에 관한 비교도.

Claims (8)

  1. 이진 가중치(Binary weight) 구조(100) 및 온도계 디코더(Thermometer decoder) 구조(200)가 혼합된 전류 구동 방식의 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조에 있어서,
    지연시간 보정기(320)의 제어 전압을 생성하는 제어 전압 생성기(310); 및
    상기 제어 전압 생성기(310)에서 생성된 제어 전압에 의하여 전류량을 조절함으로써 지연시간을 보정하는 지연시간 보정기(320); 를 포함하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  2. 제 1 항에 있어서,
    지연시간을 검출하는 이진 가중치 지연 패턴(Binary weight delay pattern) 및 온도계 지연 패턴(Thermometer delay pattern)을 더 포함하는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  3. 제 1 항에 있어서,
    상기 제어 전압 생성기(310)는,
    상기 이진 가중치 구조(100)와 온도계 디코더 구조(200)에서 발생하는 지연 시간의 차이를 검출하며, 지연시간 차이 신호를 발생시키는 위상 주파수 검출기(311);
    상기 위상 주파수 검출기(311)로부터 상기 지연시간 차이 신호를 수신하여 수신한 상기 지연시간 차이 신호에 따라 구동 전류를 조절함으로써 루프 필터기(313)에 충전되는 전하량을 조절하는 전하 펌프(312); 및
    전하의 충전 또는 방전을 통해 제어 전압을 생성하여 상기 지연시간 보정기(320)에 인가하는 루프 필터기(313); 를 포함하는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  4. 제 3 항에 있어서,
    상기 전하 펌프(312)는,
    상기 이진 가중치 구조(100)의 지연시간이 상기 온도계 디코더 구조(200)의 지연시간에 비해 앞서는 경우 상기 루프 필터기(313)가 전하를 충전시키도록 구동 전류를 조절하며, 그 반대의 경우 상기 루프 필터기(313)가 전하를 방전시키도록 구동 전류를 조절하는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  5. 제 3 항에 있어서,
    상기 루프 필터기(313)는 커패시터(Capacitor)인 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  6. 제 1 항에 있어서,
    상기 지연시간 보정기(320)는 전류량이 증가하면 부하 캡(Cap)의 충전 또는 방전 시간을 단축시키는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
  7. 제 1 항에 있어서,
    상기 지연시간 보정기(320)의 상기 제어 전압의 크기에 따라 변화하는 전류량의 변화 정도는 다음의 수학식에 의하는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
    Figure 112007077844292-PAT00007
    (상기 수학식에서, ΔID는 전류량의 변화 정도를 의미하며, μn은 전자의 이동도(Mobility of the channel for the n-channel device)를 의미하고, Cox는 게이트 옥사이드의 커패시턴스(Capacitance per unit area of the gate oxide)를 의미 하며, W는 모스의 Width를 의미하고, L은 모스의 Length를 의미하며, Vth는 문턱 전압을 의미하고, Vctrl은 게이트 전압과 소스 전압 사이의 전압에 대한 변화량을 의미한다.)
  8. 제 1 항에 있어서,
    상기 지연시간 보정기(320)의 전류량에 대한 상승 시간과 하강 시간은 다음의 수학식에 의하는 것을 특징으로 하는 혼합형 디지털 아날로그 변환기의 지연시간 보정회로 구조.
    Figure 112007077844292-PAT00008
    Figure 112007077844292-PAT00009
    (상기 수학식에서, trise 및 tfall는 각각 전류량에 대한 상승 시간 및 하강 시간을 의미하며, Cload는 부하 커패시터를 의미하고, μp는 정공의 이동도를 의미하며, Vth ,p 및 Vth ,n는 각각 p-channel device 및 n-channel device에서의 문턱 전압을 의미하고, Vdd는 공급 전원을 의미한다.)
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KR101248486B1 (ko) * 2010-03-29 2013-04-03 서강대학교산학협력단 다중 부분 정합 기법을 이용한 전류 구동 방식의 ｄａｃ

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