KR20090043486A - ＡＬＤ에 의한 ＤｙＳｃＯ3 막 형성 방법 - Google Patents

ＡＬＤ에 의한 ＤｙＳｃＯ3 막 형성 방법 Download PDF

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Abstract

ALD에 의한 DyScO3 막 형성 방법을 개시한다. 본 발명의 ALD에 의한 DyScO3 막 형성 방법은 소스 물질들을 챔버 일단에 위치한 기화기까지 액상으로 운반하는 단계; 액상으로 운반된 상기 소스 물질들을 상기 기화기에서 기화시키는 단계; 상기 기화된 소스 물질들을 챔버 안으로 공급하여 ALD 방법에 의하여 DyScO3 막을 형성하는 단계를 포함한다.
ALD, DyScO3 막, 액상 운반, 기화기

Description

ＡＬＤ에 의한 ＤｙＳｃＯ3 막 형성 방법{Method for formation of DyScO3 film by ALD}
본 발명은 반도체 물질의 박막 형성 방법에 관한 것으로서, 특히, DyScO3 막을 형성하는 방법에 관한 것이다.
반도체 소자의 특성을 향상시키기 위하여 새로운 물질들이 반도체 소자에 적용되고 있다. 반도체 소자에 새로이 테스트되고 있는 물질 중의 하나가 넓은 밴드갭 에너지와 비교적 높은 유전율(약 22)을 갖는 DyScO3 물질이다. DyScO3 물질은 게이트 유전막, 커패시터 유전막, 플래시 메모리 반도체 소자의 블로킹 산화막 또는 전하 트랩막으로 적용될 수 있으며, 우수한 전기적 특성이 기대된다.
이와 같은 DyScO3 막을 형성하는 방법으로 펄스 레이저 증착법(Pulsed Laser Deposition: PLD) (Japanese Journal of Applied Physics, Vol 45, No. 31, 2006, pp L830~832)과 유기 금속 화학 증착법(Metal Organic Chemical Vapor Deposition: MOCVD) (Journal of The Electrochemical Society, 153 (7) G147-G154 (2007)) 등이 소개되어 있다. 그러나 펄스 레이저 증착법은 두께가 균일하게 형성되지 못하 며, 성장 온도가 약 1400℃의 고온에 이르도록 기판이 가열되는 문제가 있다. 유기 금속 화학 증착법은 높은 생산성과 좋은 스텝 커버리지를 갖지만, 소스 가스들이 챔버 내에서 분해되어 증착 반응을 일으키기 위하여 증착 온도가 500-700℃에 이른다.
본 발명의 일 목적은 증착 두께의 균일도가 높고 스텝 커버리지가 좋으며 저온에서 증착 가능한 DyScO3 막 형성 방법을 제공하는 데 있다.
본 발명의 다른 일 목적은 반도체 소자에 적용될 수 있는 DyScO3 막을 포함하는 적층 구조 및 그 형성방법을 제공하는데 있다.
본 발명에서는 DyScO3 막을 ALD에 의하여 200~400℃의 온도범위에서 형성한다. 그리고 ALD 공정에서 필요한 소스물질들을 챔버의 일단에 위치한 기화기까지 실온의 액체 상태로 운반한다.
본 발명의 반도체 박막의 적층 구조는 DyScO3 막을 포함하며, DyScO3 막과 실리콘을 포함하는 물질층과의 반응을 방지하기 위하여 버퍼층을 적용한다.
본 발명에서는 DyScO3 막이 ALD에 의하여 형성되므로 DyScO3 막의 균일도가 높고 스텝 커버리지가 좋다. 또한, 박막 형성이 200~400℃ 범위의 저온에서 이루어지므로 고온 공정에 의한 하부 구조의 열화를 방지할 수 있다. 그리고 소스 물질들이 챔버의 일단에 위치한 기화기까지 실온의 액체 상태로 운반되므로 증기압이 낮은 소스 물질들의 운송 과정이 간단하고 공급이 원할하여 박막형성의 생산성을 높일 수 있다.
본 발명의 DyScO3 막을 포함하는 반도체 박막의 적층 구조는 반도체 소자의 게이트 유전막, 커패시터 유전막, 플래시 메모리의 전하 트랩층 또는 터널 산화막 등에 적용될 수 있다.
본 발명의 목적을 달성하기 위한 DyScO3 막을 형성하는 방법은 Dy 소스 물질과 Sc 소스 물질을 챔버 일단에 위치한 기화기까지 액상으로 운반하는 단계; 액상으로 운반된 상기 소스 물질들을 상기 기화기에서 기화시키는 단계; 및 상기 기화된 소스 물질들을 순처적으로 챔버 안으로 공급하여 ALD에 의하여 DyScO3 막을 형성한다.
여기서, 상기 Dy 소스 물질은 Dy(EDMDD)3을 포함하고 상기 Sc 소스 물질은 Sc(EDMDD)3을 포함한다. 상기 소스 물질들은 원액 상태로 또는 유기 용매에 희석하여 운반될 수 있다.
상기 소스 물질들은 상기 공통의 기화기에서 순차적으로 기화되어 상기 챔버 안으로 공급되거나 별개의 기화기에서 각각 기화되어 순차적으로 상기 챔버 안으로 공급될 수 있다.
상기 소스 물질들은 상기 액체 운반 라인으로부터 분사기(injector)에 의하여 또는 노즐에 의하여 상기 기화기에 공급될 수 있다.
상기 챔버 내에서 기판의 온도는 200℃ 내지 400℃ 범위일 수 있다.
기화된 상기 Dy 소스 물질과 상기 Sc 소스 물질이 사이클을 이루어 상기 챔버 내로 반복적으로 공급된다. 상기 사이클에 반응 가스의 공급이 더 포함되며, 상기 반응가스는 O3, O2, H2O, H2O2, N2, NH3 및 H2으로 이루어진 그룹에서 어느 하나 이상을 포함할 수 있다.
기화된 상기 소스 물질들과 상기 반응 가스가 상기 챔버에 공급되는 ALD 사이클은 (a) 기화된 상기 Dy 소스 물질의 공급, (b) 상기 반응 가스의 공급, (c) 기화된 상기 Sc 소스 물질의 공급, (d) 상기 반응 가스의 공급을 포함하며, 상기 ALD 사이클이 반복되어 수행된다.
상기 ALD 사이클에서 상기 (a) 단계와 상기 (c) 단계의 순서가 교체될 수 있다. 또한, 상기 ALD 사이클에서 (a) 단계를 반복하여 더 수행하거나 (c) 단계를 반복하여 더 수행할 수 있으며, 이때 상기 (a) 단계의 반복 수행 회수 또는 상기 (c) 단계의 반복 수행 회수를 조절하여 DyScO3 막 내의 Dy와 Sc의 조성비를 조절할 수 있다.
한편, 상기 반응 가스를 플라즈마 상태로 공급할 수 있다.
본 발명의 다른 목적을 달성하기 위한 반도체 박막의 적층 구조는 반도체 기판; 상기 반도체 기판 위의 DyScO3 막을 포함한다.
여기서 반도체 박막의 적층 구조는 상기 DyScO3 막 위의 제1 버퍼층; 상기 제1 버퍼층 위의 실리콘을 포함하는 제1 물질층을 더 포함할 수 있다.
한편, 상기 반도체 기판은 상부에 실리콘을 포함하는 제2 물질층을 포함하고, 상기 실리콘을 포함하는 제2 물질층과 상기 DyScO3 막 사이의 제2 버퍼층을 더 포함할 수 있다. 이때, 반도체 박막의 적층 구조는 상기 DyScO3 막 위의 제3 버퍼층; 상기 제3 버퍼층 위의 실리콘을 포함하는 물질층을 더 포함할 수 있다.
상기 실리콘을 포함하는 물질층들은 단결정 실리콘, 다결정 실리콘, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있고, 상기 버퍼층들은 Sc 층을 포함할 수 있다.
본 발명의 또 다른 목적을 달성하기 위한 반도체 박막의 적층 구조의 형성 방법은 기판 위에 ALD 에 의하여 DyScO3 막을 형성하는 단계를 포함한다.
여기서 DyScO3 막을 형성한 후 상기 DyScO3 막 위에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 위에 실리콘을 포함하는 제1 물질층을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 기판은 상부에 실리콘을 포함하는 제2 물질층을 포함할 수 있고, 이 경우 상기 DyScO3 막을 형성하기 전 상기 기판 위에 제2 버퍼층을 형성하는 단계 를 더 포함할 수 있다. 그리고 상기 DyScO3 막 위에 제3 버퍼층을 형성하는 단계;
상기 제3 버퍼층 위에 실리콘을 포함하는 제3 물질층을 형성하는 단계를 더 포함할 수 있다.
상기 실리콘을 포함하는 물질층들은 단결정 실리콘, 다결정 실리콘, 실리콘 질화막, 실리콘 산화막, 실리콘 저마늄 또는 실리사이드를 포함할 수 있다.
상기 버퍼층들을 형성하는 단계는 ALD 에 의한 DyScO3 막 형성 후 인시츄로 ALD 에 의해 Sc 층을 형성하는 것을 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
한편, 본 명세서에서 DyScO3는 Dy:Sc:O3의 조성비가 1:1:3 인 경우 뿐만이 아니라 x:y:3인 경우를 포함한다. 이때, x와 y는 모두 0이 아니며, 따라서 DyScO3는 3원 화합물을 의미한다.
본원 발명의 ALD 증착법에 의한 DyScO3 막 형성 방법의 실시예에서는 Dy와 Sc의 소스 물질로서 각각 Dy(EDMDD)3과 Sc(EDMDD)3 (EDMDD=6-Ethyl-2,2-Di Methyl -3,5-Decane Dionato)을 사용하였다. 이들의 구조식은 다음과 같다.
Sc(EDMDD)3 Dy(EDMDD)3
Figure 112009023025869-PAT00001
도 1은 M(EDMDD)3 (M=Sc, Pr, Dy 또는 Er) 화합물들의 온도에 따른 증기압을 보여주는 그래프이다. Sc와 Dy는 무거운 전이금속 물질들이므로 이들을 포함하는 소스 물질들의 증기압은 낮은 편이다. 도 1의 그래프를 참조하면, 10-1 Torr의 증기압을 나타내는 Sc(EDMDD)3의 온도는 약 160℃ 이고, 10-1 Torr의 증기압을 나타내는 Dy(EDMDD)3의 온도는 약 215℃ 이다. 따라서 DyScO3를 증착하기 위한 소스 물질인 Sc(EDMDD)3와 Dy(EDMDD)3을 기체 상태로 챔버에 공급하기 위하여는 소스 물질들의 운반 라인이 각각 160℃ 및 215℃ 이상의 온도를 유지해야 한다. 그런데 증착 장비의 소스 물질의 운반 라인을 160℃ 이상의 온도로 유지하는 것은 매우 어려우며, 소스 물질들을 기체 상태를 유지하면서 운반하여도 증기압이 낮아서 챔버에 공급되는 유량이 적으므로 생산성이 떨어진다. 그러므로 소스 물질을 가능한 액체 상태를 유지시키며 챔버로 운송하는 것이 유리하다.
도 2는 본 발명의 DyScO3 막 형성 방법에 사용되는 ALD 증착 장치의 소스 물질의 운반 라인, 기화기 및 챔버의 위치 관계를 설명하기 위한 개략적인 도면이다. 도 2의 ALD 증착 장치를 참조하여 본 발명의 DyScO3 막 형성 방법을 설명하면, 먼저 소스 물질들이 액체 운반 라인(120a, 120b)를 따라서 액체 상태를 유지하면서 챔버(100)의 일단에 위치한 기화기(110)까지 운반된다. 소스 물질로는 앞에서 설명한 바와 같이 Sc(EDMDD)3와 Dy(EDMDD)3이 사용된다. 소스 물질들이 기화기(110)까지 운반되는 액체 운반 라인(120a, 120b)은 실온으로 유지될 수 있다. 소스 물질들은 원액 상태로 운반될 수도 있고, ECH, THF와 같은 유기 용매에 녹아서 운반될 수도 있다. 액체 상태의 소스 물질들은 각 물질의 액체 운반 라인(120a, 120b)으로부터 기화기(110)로 액체 주입기(liquid injector) 또는 노즐을 이용하여 공급될 수 있다. 유기 용매를 사용하는 경우 끓는 점이 높은 것을 사용하는 것이 유리하다. 왜냐하면 유기 용매가 먼저 기화되면 남아 있는 소스 물질들이 기화될 때 액체 운반 라인(120a, 120b)과 기화기(110) 사이에서 클로깅이 일어날 수 있기 때문이다. 본 실시예에서는 공통의 기화기(110)가 사용되었지만 경우에 따라서는 소스 물질의 각각에 별도의 기화기를 사용할 수도 있다.
각 소스 물질들은 액체 운반 라인(120a, 120b)에서 기화기(110)로 ALD 사이클에 따라 순차적으로 공급, 기화되어 챔버(100)에 공급된다. 예를 들면, 기화된 Sc(EDMDD)3의 공급, 퍼징, 반응 가스의 공급, 퍼징, Dy(EDMDD)3의 공급, 퍼징, 반응 가스의 공급, 퍼징과 같은 일련의 ALD 사이클에 따라 소스 물질들이 순차적으로 챔버(100)에 공급된다. Sc(EDMDD)3 대신 Dy(EDMDD)3가 ALD 사이클의 개시 가스로 사용할 수도 있다. ALD 사이클 중 반응 가스는 Dy 소스 물질 또는 Sc 소스 물질과 반응하여 Dy 또는 Sc와 연결된 리간드를 떨어뜨리고 Dy 또는 Sc를 산화시킨다. 반응 가스로 O3, O2, H2O 또는 H2O2와 같은 산소를 포함하는 가스 또는 N2, H2 또는 NH3 가스 등을 사용할 수 있다. 이들 반응 가스들은 가스 상태 또는 플라즈마 상태로 공급될 수 있다. 또한, ALD 사이클의 반복 회수를 조절하여 DyScO3 막의 두께를 조절할 수 있다.
도 3은 기판의 온도를 변화시키면서 ALD에 의한 Dy(EDMDD)3와 Sc(EDMDD)3의 증착 두께를 측정한 그래프이다. Dy(EDMDD)3와 Sc(EDMDD)3의 ALD 증착시 반응가스를 공급하지 않고 소스만을 공급하고 퍼징하는 단계에 의하여 박막을 증착하였다. 도 3의 그래프에서 일정하던 박막의 두께가 기판의 온도가 400℃를 넘어가면서 급격하게 증가하는 것이 보인다. 이것은 400℃ 이상의 온도에서 소스 물질들이 분해되면서 쌓여서 두께가 두껍게 측정되기 때문인 것으로 판단된다. 따라서 소스 물질들이 분해되지 않고 기판 위에 안정적으로 자리잡기 위하여 챔버(100) 내의 기판(105)의 온도는 200~400℃의 범위를 유지하는 것이 바람직하다.
도 4는 Dy(EDMDD)3와 Sc(EDMDD)3의 공급 사이클 비를 조절하였을 때 증착된 DyScO3 막의 Dy:Sc의 조성비의 변화를 분석한 결과를 나타낸 그래프이다. 도 4에서 Dy(EDMDD)3의 공급, 퍼징, 반응 가스 공급, 퍼징의 사이클과 Sc(EDMDD)3의 공급, 퍼징, 반응 가스의 공급, 퍼징의 사이클이 1:1로 수행되는 Dy(EDMDD)3:Sc(EDMDD)3=1:1 공급 사이클 비에서는 Dy:Sc의 조성비가 1:1로 측정되었고, 공급 사이클 비가 Dy(EDMDD)3:Sc(EDMDD)3=1.6:1인 경우 Dy:Sc의 조성비도 1.6:1로 증가하였다. 따라서 ALD 사이클 내에서 Dy(EDMDD)3을 공급 횟수 대 Sc(EDMDD)3을 공급 횟수의 비를 조절하여 DyScO3 막 내의 Dy 대 Sc의 조성비를 조절할 수 있다. 도 4의 DyScO3 막에서 Dy(EDMDD)3:Sc(EDMDD)3의 공급비를 1:1로 하였을 때 Dy: Sc: O의 조성비가 1:1:3을 나타내었다.
위의 실시예와 같이 ALD 방법에 의하여 증착한 DyScO3 막은 반도체 소자의 다양한 유전막으로 사용될 수 있다. 예를 들면, 게이트 전극의 게이트 유전막, 커패시터의 유전막, 플래시 메모리의 블로킹 산화막 또는 전극간 산화막 등으로 사용될 수 있다.
도 5는 DyScO3 막이 커패시터의 유전막으로 사용될 수 있는 커패시터의 구조의 일 예를 도시한 단면도이다. 도 5를 참조하면, 커패시터(130)은 하부 전극(132), 커패시터 유전막(134) 및 상부전극(136)을 포함하여 구성된다. 하부 전극(132)과 기판의 소스/드레인 영역(102)을 절연층(110)을 관통하는 콘택 플러그(112)가 연결하고 있다. 절연층(110)과 커패시터 유전막(134) 사이에는 식각 방지막(120)이 존재한다.
여기에서 커패시터는 MIM 또는 MIS 커패시터일 수 있다. 커패시터 하부 전극(132)과 상부 전극(136)은 TiN, WN, TaN, Cu, W, Al 등의 금속 물질, 도핑된 다결정 실리콘 또는 실리콘 저마늄 등의 물질을 포함하여 구성될 수 있다. 커패시터 유전막(134)으로 DyScO3 막이 사용될 수 있다. 커패시터 유전막(134)의 DyScO3 막은 단일층 또는 다른 물질과의 복합층으로 사용될 수 있다.
도 6a 및 도 6b는 커패시터 유전막(134)이 DyScO3 막과 ZrO2 박막의 복합층으로 이루어진 커패시터의 적층 구조를 펼쳐서 나타낸 도면들이다. 도 6a에서는 TiN 하부 전극(132)과 TiN 상부 전극(136) 사이에서 ZrO2(134a)/DyScO3(134b)/ZrO2(134c)의 복합층이 커패시터의 유전막(134)을 구성하고 있고, 도 6b에서는 TiN 하부 전극(132)과 TiN 상부 전극(136) 사이에서 ZrO2(134a)/DyScO3(134b)의 복합층이 유전막(134)을 구성하고 있다. 하부 전극(132)과 상부 전극(136)은 도 5와 관련하여 설명한 바와 같이 TiN 이외의 다른 물질들을 사용할 수 있다.
도 7은 ZrO2 단일막, ZrO2와 Al2O3의 복합막, ZrO2와 DyScO3의 복합막을 커패시터 유전막으로 사용한 경우의 누설 전류 측정값을 측정한 그래프이다. 도 7에 보이는 바와 같이 ZrO2 단일막을 사용한 경우에 누설 전류가 가장 높고, ZrO2와 DyScO3의 복합막을 사용한 경우에 누설 전류가 가장 낮았다. 또한, 본 발명에 의한 DyScO3 막의 형성은 약 200~400℃의 비교적 저온에서 수행되므로 DyScO3 막 형성 중 하부 전극 물질이 고온 공정에 의하여 열화되는 것을 방지할 수 있다. 한편, DyScO3의 유전율(~22)은 Al2O3의 유전율(~9)보다 2배 정도 높아서 같은 정전용량을 나타내기 위하여 Al2O3 보다 2배 더 두껍게 할 수 있으므로 스케일링에 의한 증착 한계의 어려움을 극복할 수 있다.
도 8은 DyScO3 막이 블로킹 산화막으로 사용될 수 있는 전하 트랩형 플래시 메모리의 게이트 구조의 일 예를 도시한 단면도이다. 도 8의 게이트 전극(210)은 소스/드레인(202) 사이의 기판(200) 위의 터널 산화막(212), 전하 트랩막(214), 블로킹 산화막(216) 및 콘트롤 게이트(218)의 적층 구조로 이루어져 있다. 여기서 전하 트랩막(214)과 콘트롤 게이트(218) 사이의 블로킹 산화막(216)으로 DyScO3 막을 사용할 수 있다. 실리콘 기판(200) 위의 실리콘 산화막의 터널 산화막(212), 실리콘 질화막의 전하 트랩막(214), DyScO3의 블로킹 산화막(216) 및 TaN의 콘트롤 게이트(218)의 구조에 대하여 누설 전류 특성이 매우 양호한 것으로 나타났다.
DyScO3 막이 적용될 수 있는 전하 트랩형 플래시 메모리의 콘트롤 게이트는 TaN 뿐만 아니라 TiN, W, WSi, WN, 불순물이 도핑된 다결정 실리콘 등을 사용할 수 있다. 한편, 전하 트랩막(214)으로 실리콘 질화막 뿐만 아니라 전하를 저장할 수 있는 에너지 트랩을 갖는 다른 다양한 물질들이 사용될 수 있다. 예를 들면, SixOy, HfO2, HfON, HfCN, HfSiO, HfTaO, HfZrO, HfAlO, AlN, GaN, AlGaN, GeN, TaO, TiO2, Ta2O5 등의 단일막 또는 이들의 복합막을 전하 트랩막으로 사용할 수 있다.
한편, 주기율표 내에서 Dy가 속하는 란탄계 물질들은 실리콘과 반응이 잘 일어나는 경향이 알려져 있다. 따라서 DyScO3 막이 실리콘을 포함하는 물질층과 접하는 경우에는 DyScO3 막과 실리콘을 포함하는 물질층 사이에 반응 방지를 위한 버퍼층을 형성할 수 있다. 따라서 도 8의 DyScO3의 블로킹 산화막(216)은 아래의 실리콘 질화막의 실리콘과의 반응을 방지하기 위하여 실리콘 질화막과 DyScO3 막 사이에 버퍼층을 포함할 수 있다. 버퍼층으로는 Sc를 사용할 수 있으며, 다르게는 Al2O3, AlN, SiO2 등을 사용할 수 있다.
도 9a는 기판(300) 위의 실리콘을 포함하는 물질층(310)과 DyScO3 막(330) 사이에 버퍼층(320)이 형성되어 있는 적층 구조의 단면도이다. 도 9b는 기판(400) 위의 DyScO3 막(410)과 실리콘을 포함하는 물질층(430) 사이에 버퍼층(420)이 형성되어 있는 적층 구조의 단면도이다. 실리콘을 포함하는 물질층으로는 다결절 실리콘, 실리콘 질화막, 실리콘 산화막, 실리콘 기판, 에피택셜 실리콘 등을 예로 들 수 있다. 버퍼층으로는 예를 들면, DyScO3 막 형성 전후에 ALD 증착 과정에서 Sc 층을 인시츄로 형성할 수 있다. 또는 위에서 기술한 바와 같이 Al2O3, AlN, SiO2 와 같은 다른 물질층을 사용하여 버퍼층을 형성할 수도 있다.
도 10은 전극간 산화막으로 DyScO3 막을 사용한 부유 게이트형 플래시 메모리의 게이트 구조의 일 예를 도시한 단면도이다. 도 10의 게이트 전극(510)은 소스/드레인(502) 사이의 기판(500) 위의 터널 산화막(512), 부유 게이트(514), 전극간 산화막(516) 및 콘트롤 게이트(518)의 적층 구조로 이루어져 있다. 여기서 전극간 산화막(516)으로 DyScO3 막을 사용할 수 있다. 부유 게이트(514)와 콘트롤 게이트(518)는 금속, 금속 질화막, 도핑된 다결정 실리콘 등을 사용할 수 있다.
부유 게이트(514)가 다결정 실리콘으로 형성될 경우 전극간 산화막(516)을 부유 게이트(514)와 접하는 버퍼층과 버퍼층 위의 DyScO3 막의 이중층으로 구성할 수 있다. 버퍼층은 앞에서 설명한 바와 같이 Sc층으로 형성할 수 있고, 또는 Al2O3, AlN, SiO2 와 같은 물질로 형성할 수 있다. 콘트롤 게이트(518)도 다결정 실리콘으로 형성될 경우에는 버퍼층/DyScO3 막/버퍼층의 3중층으로 전극간 산화막(516)을 형성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 ALD에 의한 DyScO3 막 형성 방법은 200~400℃ 범위의 저온에서 이 루어지므로 고온 공정에 의한 하부 구조의 열화를 방지할 수 있다. 또한 ALD 방법에 의하여 박막이 형성되므로 박막의 균일도가 높고 스텝 커버리지가 좋다. 아울러 소스 물질들을 챔버의 일단에 위치한 기화기까지 실온의 액체 상태로 운반함으로써 운송 과정이 간단하고 소스 물질의 공급을 원할하게 하여 생산성을 높일 수 있다.
또한 본 발명의 반도체 박막의 적층 구조는 유전율이 높은 DyScO3 막을 사용하여 구성될 수 있으며, 이러한 적층 구조는 게이트 유전막, 커패시터 유전막, 플래시 메모리의 블로킹 산화막이나 전극간 산화막 등에 적용될 수 있다.
도 1은 M(EDMDD)3 (M은 Sc, Pr, Dy, Er) 화합물들의 증기압-온도 그래프이다.
도 2는 본 발명의 DyScO3 막 형성 방법에 사용되는 ALD 증착 장치의 개략적인 도면이다.
도 3은 ALD에 의한 증착시 기판의 온도에 따른 Dy(EDMDD)3와 Sc(EDMDD)3의 두께를 측정한 그래프이다.
도 4는 Dy(EDMDD)3와 Sc(EDMDD)3의 공급 사이클 비에 대한 DyScO3 막의 Dy:Sc의 조성비를 나타낸 그래프이다.
도 5는 DyScO3 막이 커패시터의 유전막으로 사용될 수 있는 커패시터의 구조의 일 예를 도시한 단면도이다.
도 6a 및 도 6b는 DyScO3 막이 커패시터 유전막의 일부로 사용된 커패시터의 적층 구조를 펼쳐서 나타낸 도면들이다.
도 7은 ZrO2 단일막, ZrO2와 Al2O3의 복합막, ZrO2와 DyScO3의 복합막을 커패시터 유전막으로 사용한 경우의 누설 전류 측정값을 측정한 그래프이다.
도 8은 DyScO3 막을 블로킹 산화막으로 사용한 전하 트랩형 플래시 메모리의 게이트 구조의 일 예를 도시한 단면도이다.
도 9a 및 도 9b는 DyScO3 막과 버퍼층을 포함하는 반도체 박막의 적층 구조의 단면도들이다.
도 10은 DyScO3 막을 전극간 산화막으로 사용한 부유 게이트형 플래시 메모리의 게이트 구조의 일 예를 도시한 단면도이다.

Claims (15)

  1. Dy 소스 물질과 Sc 소스 물질을 챔버 일단에 위치한 기화기까지 액체 운반라인을 통하여 액상으로 운반하는 단계;
    액상으로 운반된 상기 소스 물질들을 상기 기화기에서 기화시키는 단계; 및
    상기 기화된 소스 물질들을 순차적으로 챔버 안으로 공급하여 ALD에 의하여 기판 위에 DyScO3 막을 형성하는 방법.
  2. 제1 항에 있어서, 상기 Dy 소스 물질은 Dy(EDMDD)3을 포함하는 DyScO3 막을 형성하는 방법.
  3. 제1 항에 있어서, 상기 Sc 소스 물질은 Sc(EDMDD)3을 포함하는 DyScO3 막을 형성하는 방법.
  4. 제1 항에 있어서, 상기 소스 물질들은 원액 상태로 또는 유기 용매에 희석하여 액상으로 운반하는 DyScO3 막을 형성하는 방법.
  5. 제1 항에 있어서, 상기 기화기는 공통의 기화기이고, 상기 소스 물질들은 상 기 공통의 기화기에서 순차적으로 기화되어 상기 챔버 안으로 공급되는 DyScO3 막을 형성하는 방법.
  6. 제1 항에 있어서, 상기 기화기는 각각의 소스 물질에 따른 별개의 기화기이고, 상기 소스 물질들은 상기 별개의 기화기에서 기화되어 순차적으로 상기 챔버 안으로 공급되는 DyScO3 막을 형성하는 방법.
  7. 제5 항 또는 제6 항에 있어서, 상기 소스 물질들은 분사기(injector)에 의하여 상기 액체 운반 라인으로부터 상기 기화기에 공급되는 DyScO3 막을 형성하는 방법.
  8. 제5 항 또는 제6 항에 있어서, 상기 소스 물질들은 노즐을 통하여 상기 액체 운반 라인으로부터 상기 기화기에 공급되는 DyScO3 막을 형성하는 방법.
  9. 제1 항에 있어서, 상기 챔버 내에서 기판의 온도는 200℃ 내지 400℃ 범위인 DyScO3 막을 형성하는 방법.
  10. 제1 항에 있어서, 기화된 상기 Dy 소스 물질과 상기 Sc 소스 물질이 사이클 을 이루어 상기 챔버 내로 반복적으로 공급되는 DyScO3 막을 형성하는 방법.
  11. 제10 항에 있어서, 상기 사이클에 반응 가스의 공급을 더 포함하며, 상기 반응가스는 O3, O2, H2O, H2O2, N2, NH3 및 H2으로 이루어진 그룹에서 어느 하나 이상을 포함하는 DyScO3 막을 형성하는 방법.
  12. 제10 항에 있어서, 기화된 상기 소스 물질들과 상기 반응 가스가 상기 챔버에 공급되는 ALD 사이클은
    (a) 기화된 상기 Dy 소스 물질의 공급 및 퍼징,
    (b) 상기 반응 가스의 공급 및 퍼징,
    (c) 기화된 상기 Sc 소스 물질의 공급 및 퍼징,
    (d) 상기 반응 가스의 공급 및 퍼징을 포함하며,
    상기 ALD 사이클이 반복되어 수행되는 DyScO3 막을 형성하는 방법.
  13. 제12 항에 있어서, 상기 ALD 사이클에서 상기 (a) 단계와 상기 (c) 단계의 순서가 교체된 DyScO3 막을 형성하는 방법.
  14. 제12 항에 있어서, 상기 ALD 사이클에서 (a) 단계를 반복하여 더 수행하거나 (c) 단계를 반복하여 더 수행하며, 상기 (a) 단계의 반복 수행 회수 또는 상기 (c) 단계의 반복 수행 회수를 조절하여 DyScO3 막 내의 Dy와 Sc의 조성비를 조절하는 DyScO3 막을 형성하는 방법.
  15. 제1 항에 있어서, 상기 반응 가스를 플라즈마 상태로 공급하는 DyScO3 막을 형성하는 방법.
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