KR20090042453A - Semiconductor memory device and layout method therefor - Google Patents

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Abstract

A semiconductor memory device and a layout method thereof are provided to reduce a loading effect in an etching process or an optical proximity effect in an exposure process by arranging a dummy pattern of a guard ring type in order to surround the group after grouping a lot of patterns into one group. Gate patterns(310) of various sizes cross an active region pattern(300). A dummy pattern(320) of a guard ring type is arranged in order to surround a plurality of gate patterns. The dummy pattern groups adjacent gate patterns, and is arranged into a guard ring type for surrounding the gate patterns tied by one group. A reference which groups the gate patterns is a gap between the gate patterns.

Description

반도체 메모리장치 및 그 레이아웃 방법{Semiconductor memory device and layout method therefor}Semiconductor memory device and layout method therefor}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 메모리장치 및 그 레이아웃 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor memory device and a layout method thereof.

반도체 메모리장치가 초고집적(ULSI) 수준으로 진보함에 따라, 반도체기판 상부에 형성되는 소자의 크기는 서브-마이크론(sub-micron) 이하의 치수로 축소되고 회로 밀도는 다이(die) 당 집적되는 소자의 수가 수백만 개 수준으로 증가하였다. 이러한 높은 집적도를 달성하기 위하여 더욱 작은 피쳐사이즈(feature size)의 패턴 형성기술이 요구되고 있다.As semiconductor memory devices advance to ULSI levels, the size of devices formed on top of semiconductor substrates is reduced to sub-micron or smaller dimensions and circuit density is integrated per die. The number increased to millions. In order to achieve such a high degree of integration, a smaller feature size pattern forming technology is required.

인접한 패턴과의 좁은 간격과 함께 작은 패턴크기를 달성하기 위해서는 높은 분해능을 갖는 포토리소그래피(photolithography) 공정이 요구된다. 그러나, 워드라인이나 비트라인과 같이 일정한 간격을 두고 반복적으로 배열되는 라인/스페이스(line/space) 패턴의 경우, 그 크기가 축소됨에 따라 노광공정시의 노광량의 차이 또는 식각공정에서의 로딩효과(loading effect) 등에 의해 라인 패턴들의 크기가 불균일해지는 문제가 발생한다. 따라서, 최근 대부분의 반도체 메모리장치는 로 딩효과에 의해 발생하는 셀 최외각 패턴들의 불안정한 패터닝 현상을 방지하기 위한 더미(dummy) 패턴을 구비하고 있다.A high resolution photolithography process is required to achieve small pattern sizes with narrow spacing from adjacent patterns. However, in the case of a line / space pattern that is repeatedly arranged at regular intervals such as a word line or a bit line, as the size is reduced, the difference in the exposure amount during the exposure process or the loading effect in the etching process ( There arises a problem that the size of the line patterns is uneven due to the loading effect). Therefore, in recent years, most semiconductor memory devices have a dummy pattern for preventing unstable patterning of cell outermost patterns caused by the loading effect.

도 1은 종래의 더미 패턴을 포함하지 않는 경우의 주변회로 영역에서의 게이트 패턴의 레이아웃을 나타낸 도면이다.1 is a diagram illustrating a layout of a gate pattern in a peripheral circuit area when a conventional dummy pattern is not included.

도 1을 참조하면, 주변회로 영역의 게이트 패턴들(110)이 활성영역 패턴(100)을 가로지르며 배치되어 있다. 일정한 크기의 라인/스페이스 패턴들이 반복적으로 배치되는 셀 어레이 영역과는 달리, 주변회로 영역에 배치되는 게이트 패턴들은 회로의 특성에 따라 길이가 다양할 수밖에 없다. 따라서, 게이트 패턴들(110)이 오픈(open)되어 있는 부분이 많기 때문에 노광공정시의 광근접 효과나 식각공정시의 로딩효과로 인해 게이트 패턴의 프로파일이나 패턴 등에 많은 영향을 받게 된다.Referring to FIG. 1, gate patterns 110 of a peripheral circuit region are disposed to cross the active region pattern 100. Unlike the cell array region in which line / space patterns of a predetermined size are repeatedly arranged, the gate patterns disposed in the peripheral circuit region may vary in length depending on the characteristics of the circuit. Therefore, since the gate patterns 110 are open in many places, the gate pattern 110 may be affected by the profile or pattern of the gate pattern due to the optical proximity effect during the exposure process or the loading effect during the etching process.

도 2는 종래의 더미 패턴을 적용한 경우의 주변회로 영역에서의 게이트 패턴의 레이아웃을 나타낸 도면이다.2 is a view showing the layout of the gate pattern in the peripheral circuit area when the conventional dummy pattern is applied.

도 2를 참조하면, 주변회로의 게이트 패턴들(210)이 활성영역 패턴(200)을 가로지르며 배치되어 있다. 넓게 오픈되는 영역에는 큰 패드 타입의 더미 패턴(220)이 배치되고, 게이트 패턴(210) 옆에는 게이트 패턴과 유사한 사이즈의 더미 패턴(230)이 삽입된다. 더미 패턴이 없는 경우(도 1 참조)에 비해 패턴이 오픈되는 면적이 줄어들어 광근접 효과나 로딩효과로 인한 패턴 프로파일 또는 패턴 크기의 변화를 줄일 수 있다.Referring to FIG. 2, gate patterns 210 of the peripheral circuit are disposed to cross the active region pattern 200. A large pad type dummy pattern 220 is disposed in a wide open area, and a dummy pattern 230 having a size similar to the gate pattern is inserted next to the gate pattern 210. Compared to the case where there is no dummy pattern (see FIG. 1), the area in which the pattern is opened is reduced, thereby reducing the change in the pattern profile or pattern size due to the optical proximity or loading effect.

그러나, 게이트 패턴의 좌, 우 또는 넓게 오픈되는 영역에 삽입하는 패드 타 입의 더미 패턴(220, 230)만으로는 공정 진행상 발생하는 패턴 불균일 현상을 완전히 피할 수 없는 실정이다.However, only the dummy patterns 220 and 230 of the pad type inserted into the left, right, or wide open areas of the gate pattern cannot completely avoid the pattern non-uniformity occurring during the process.

본 발명이 이루고자 하는 기술적 과제는, 주변회로 영역에 배치되는 패턴들 중 근접한 패턴들을 그룹핑(grouping)하여 근접한 패턴들을 감싸는 가드링(guard ring) 타입의 더미 패턴을 삽입함으로써, 위치에 따른 광근접 효과나 로딩 효과를 감소시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.The technical problem to be achieved by the present invention, by inserting a guard ring-type dummy pattern that surrounds the adjacent patterns by grouping the adjacent patterns of the patterns disposed in the peripheral circuit area, the optical proximity effect according to the position The present invention also provides a semiconductor memory device capable of reducing the loading effect.

본 발명이 이루고자 하는 다른 기술적 과제는 주변회로 영역에 배치되는 패턴들 중 근접한 패턴들을 그룹핑(grouping)하여 근접한 패턴들을 감싸는 가드링(guard ring) 타입의 더미 패턴을 삽입함으로써, 위치에 따른 광근접 효과나 로딩 효과를 감소시킬 수 있는 반도체 메모리장치의 레이아웃 방법을 제공하는 데 있다.Another technical problem to be achieved by the present invention is to insert a guard ring-type dummy pattern that surrounds adjacent patterns by grouping adjacent patterns among the patterns disposed in the peripheral circuit region, thereby providing optical proximity effect according to position. The present invention also provides a layout method of a semiconductor memory device that can reduce a loading effect.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치는, 셀 어레이 영역에 반복적으로 배치된 다수의 제1 게이트 패턴들과, 주변회로 영역에 배치된 다수의 제2 게이트 패턴들, 및 근접한 제2 게이트 패턴들로 이루어진 그룹을 감싸도록 배치된 가드링 더미 패턴을 구비하는 것을 특징으로 한다.In accordance with an aspect of the present invention, a semiconductor memory device includes a plurality of first gate patterns repeatedly arranged in a cell array region, a plurality of second gate patterns arranged in a peripheral circuit region, and a second adjacent device. And a guard ring dummy pattern disposed to surround the group of gate patterns.

상기 가드링 더미 패턴은, 제2 게이트 패턴들의 오픈되는 영역이 상기 제1 게이트 패턴들과 동일하도록 배치될 수 있다.The guard ring dummy pattern may be disposed such that an open area of the second gate patterns is the same as the first gate patterns.

상기 가드링 더미 패턴은 라인 형태 또는 매쉬(mash) 형태의 가드링 더미 패턴일 수 있다. The guard ring dummy pattern may be a guard ring dummy pattern in the form of a line or a mash.

상기 가드링 더미 패턴 외에 어시스턴트 패턴(assistant pattern)이 더 배치될 수 있다.In addition to the guard ring dummy pattern, an assistant pattern may be further disposed.

상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치의 레이아웃 방법은, 셀 어레이 영역에 반복적으로 배열되는 다수의 제1 게이트 패턴과, 주변회로 영역에 배열되는 다수의 제2 게이트 패턴을 포함하는 반도체 메모리장치의 레이아웃 방법에 있어서, 상기 제2 게이트 패턴들을 그룹핑하고, 하나의 그룹으로 그룹핑된 제2 게이트 패턴들을 감싸도록 가드링 더미 패턴을 배치하는 것을 특징으로 한다.According to another aspect of the present invention, a layout method of a semiconductor memory device includes a plurality of first gate patterns repeatedly arranged in a cell array region and a plurality of second gate patterns arranged in a peripheral circuit region. The layout method of a semiconductor memory device may include grouping the second gate patterns and arranging a guard ring dummy pattern to surround the second gate patterns grouped into one group.

상기 제2 게이트 패턴들을 그룹핑할 때, 근접하는 제2 게이트 패턴들을 하나의 그룹으로 그룹핑하는 것이 바람직하다.When grouping the second gate patterns, it is preferable to group adjacent second gate patterns into one group.

상기 가드링 더미 패턴은 상기 제2 게이트 패턴들의 오픈되는 영역이 상기 제1 게이트 패턴들과 동일하도록 배치할 수 있다.The guard ring dummy pattern may be disposed such that an open area of the second gate patterns is the same as the first gate patterns.

상기 가드링 더미 패턴은 라인 형태 또는 매쉬 형태로 배치할 수 있으며, 상기 가드링 더미 패턴 외에, 상기 제2 패턴들의 간격이 상기 제1 패턴들과 동일하도록 어시스턴트 패턴(assistant pattern)을 더 배치할 수도 있다.The guard ring dummy pattern may be disposed in a line shape or a mesh shape, and in addition to the guard ring dummy pattern, an assistant pattern may be further disposed such that an interval between the second patterns is the same as the first patterns. have.

본 발명에 따르면, 근접하는 여러 개의 패턴을 하나의 그룹으로 그룹핑하고 그 그룹을 감싸도록 가드링 타입의 더미 패턴을 배치함으로써 노광공정에서의 광근접 효과나 식각공정에서의 로딩효과를 줄일 수 있다. 따라서, 패턴의 위치에 따른 패턴의 프로파일이나 패턴 크기의 변화를 개선할 수 있으며, 게이트 패턴의 경우 패턴 말단이 짧아지는 현상을 방지할 수 있다.According to the present invention, by grouping several adjacent patterns into one group and arranging a guard ring type dummy pattern to surround the group, the optical proximity effect in the exposure process or the loading effect in the etching process can be reduced. Therefore, it is possible to improve the change in the profile or the pattern size of the pattern according to the position of the pattern, it is possible to prevent the phenomenon that the end of the pattern is short in the case of the gate pattern.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리장치의 레이아웃 방법을 나타내 보인 도면이다.3 is a view illustrating a layout method of a semiconductor memory device according to an embodiment of the present invention.

도 3을 참조하면, 다양한 크기의 게이트 패턴들(310)이 활성영역 패턴(300)을 가로지르며 다수 개 배치되어 있다. 일정한 크기의 라인/스페이스 패턴들이 반복적으로 배치되는 셀 어레이 영역과는 달리, 주변회로 영역에 배치되는 게이트 패턴들(310)은 회로의 특성에 따라 다양한 길이로 배치되기 때문에 게이트 패턴들(310)마다 오픈되는 영역이 다를 수 있다. 이러한 다수 개의 게이트 패턴들을 감싸는 가드링(guard ring) 타입의 더미 패턴(320)이 배치된다.Referring to FIG. 3, a plurality of gate patterns 310 having various sizes are disposed across the active region pattern 300. Unlike the cell array region in which line / space patterns of a predetermined size are repeatedly arranged, the gate patterns 310 disposed in the peripheral circuit region are arranged in various lengths according to the characteristics of the circuit, and thus, each gate pattern 310. The open area may be different. A guard ring type dummy pattern 320 surrounding the plurality of gate patterns is disposed.

상기 더미 패턴(320)은 근접하는 여러 개의 게이트 패턴들을 그룹핑(grouping)하여 하나의 그룹으로 묶여진 게이트 패턴들을 감싸는 가드링 타입으로 배치된다. 게이트 패턴들을 그룹핑하는 기준은 게이트 패턴들 사이의 간격으로 할 수 있다. 즉, 가드링 타입의 더미 패턴을 삽입할 충분한 공간이 확보되어야 하기 때문에, 근접한 게이트 패턴들을 하나의 그룹으로 묶게 된다. 또한, 활성영역 패턴(300)의 존재 여부도 중요한 요소가 된다.The dummy pattern 320 is arranged in a guard ring type to enclose a plurality of gate patterns that are adjacent to each other, thereby enclosing the gate patterns grouped into one group. A criterion for grouping the gate patterns may be an interval between the gate patterns. That is, since sufficient space for inserting the dummy pattern of the guard ring type should be secured, adjacent gate patterns are grouped into one group. In addition, the presence of the active region pattern 300 is also an important factor.

또한, 가드링 타입의 더미 패턴(320)과 게이트 패턴(310) 사이의 간격도 중요한데, 셀 어레이 영역과 동일한 노광 및 식각 환경을 만들어주기 위하여 셀 어레이 영역의 게이트 패턴들의 간격과 동일한 간격을 갖도록 더미 패턴(320)을 배치하는 것이 바람직하다.In addition, the gap between the guard ring-type dummy pattern 320 and the gate pattern 310 is also important. In order to create the same exposure and etching environment as the cell array area, the gap is equal to the gap between the gate patterns of the cell array area. It is desirable to arrange the pattern 320.

이러한 가드링 타입의 더미 패턴은 도 3에 도시된 것과 같은 라인(line) 형태의 가드링뿐만 아니라, 매쉬(mash) 형태의 가드링도 가능하며 가드링 외에 추가로 라인 형태의 어시스턴트(assitant) 패턴을 삽입할 수도 있다.The dummy pattern of the guard ring type is not only a line-type guard ring as shown in FIG. 3, but also a mash-type guard ring, and in addition to the guard ring, an assistant pattern in the form of a line is additionally provided. You can also insert

도 4는 매쉬 타입의 가드링 더미 패턴이 삽입된 경우의 레이아웃을 나타낸다.4 shows a layout when a mesh-type guard ring dummy pattern is inserted.

활성영역 패턴(400)을 가로지르는 다수 개의 게이트 패턴(410)이 하나의 그룹으로 그룹핑되고, 그 그룹을 감싸는 가드링 더미 패턴(420)이 배치된다. 가드링 더미 패턴(420)은 라인 형태가 아니라 매쉬 형태를 하고 있으며, 게이트 패턴의 밀집도 또는 공정 환경에 따라 가드링 더미 패턴(420)을 한 줄, 두 줄 혹은 그 이상으로 배치할 수 있다.A plurality of gate patterns 410 crossing the active region pattern 400 are grouped into one group, and a guard ring dummy pattern 420 surrounding the group is disposed. The guard ring dummy pattern 420 has a mesh shape instead of a line shape, and the guard ring dummy pattern 420 may be arranged in one, two or more lines according to the density of the gate pattern or the processing environment.

도 5는 가드링 더미 패턴과 어시스턴트 패턴이 함께 배치된 경우의 레이아웃을 나타낸다.5 shows a layout when the guard ring dummy pattern and the assistant pattern are arranged together.

활성영역 패턴(500)을 가로지르는 다수 개의 게이트 패턴(510)이 하나의 그룹으로 그룹핑되고, 그 그룹을 감싸도록 가드링 더미 패턴(520)이 배치된다. 가드링 더미 패턴(520)은 라인 형태 또는 도 4에 도시된 것과 같이 매쉬 형태일 수 있다. 그리고, 상기 가드링 더미 패턴(520) 외에도, 도시된 것과 같이 가드링 더미 패턴(520)과 게이트 패턴(510)의 간격에 따라 적절한 크기의 어시스턴트 패턴(530)을 삽입할 수도 있다. 어시스턴트 패턴(530)의 크기나 개수는 패턴의 밀집도나 공정 환경에 따라 적절히 조절할 수 있다. A plurality of gate patterns 510 crossing the active region pattern 500 are grouped into one group, and the guard ring dummy pattern 520 is disposed to surround the group. The guard ring dummy pattern 520 may have a line shape or a mesh shape as shown in FIG. 4. In addition to the guard ring dummy pattern 520, an assistant pattern 530 having an appropriate size may be inserted as shown in the gap between the guard ring dummy pattern 520 and the gate pattern 510. The size or number of assistant patterns 530 may be appropriately adjusted according to the density of the pattern or the process environment.

이와 같이, 근접하는 여러 개의 패턴을 하나의 그룹으로 그룹핑하고 그 그룹을 감싸도록 가드링 타입의 더미 패턴을 배치함으로써 각 패턴들이 오픈되는 영역을 동일하게 하여 노광공정에서의 광근접 효과나 식각공정에서의 로딩효과를 줄일 수 있다. 따라서, 패턴 위치에 따른 패턴의 프로파일이나 패턴 크기의 변화를 개선할 수 있으며, 게이트 패턴의 경우 패턴 말단이 짧아지는 현상을 방지할 수 있다.In this way, by grouping several adjacent patterns into one group and arranging a guard ring type dummy pattern to surround the group, the areas where the patterns are opened are made identical to each other in the optical proximity effect or the etching process in the exposure process. Can reduce the loading effect. Therefore, it is possible to improve the change in the profile or the pattern size of the pattern according to the pattern position, it is possible to prevent the phenomenon that the end of the pattern is short in the case of the gate pattern.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.The present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical spirit of the present invention.

도 1은 종래의 더미 패턴을 포함하지 않는 경우의 주변회로 영역에서의 게이트 패턴의 레이아웃을 나타낸 도면이다.1 is a diagram illustrating a layout of a gate pattern in a peripheral circuit area when a conventional dummy pattern is not included.

도 2는 종래의 더미 패턴을 적용한 경우의 주변회로 영역에서의 게이트 패턴의 레이아웃을 나타낸 도면이다.2 is a view showing the layout of the gate pattern in the peripheral circuit area when the conventional dummy pattern is applied.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리장치의 레이아웃 방법을 나타내 보인 도면이다.3 is a view illustrating a layout method of a semiconductor memory device according to an embodiment of the present invention.

도 4는 매쉬 타입의 가드링 더미 패턴이 삽입된 경우의 레이아웃을 나타낸다.4 shows a layout when a mesh-type guard ring dummy pattern is inserted.

도 5는 가드링 더미 패턴과 어시스턴트 패턴이 함께 배치된 경우의 레이아웃을 나타낸다.5 shows a layout when the guard ring dummy pattern and the assistant pattern are arranged together.

Claims (9)

셀 어레이 영역에 반복적으로 배치된 다수의 제1 게이트 패턴들;A plurality of first gate patterns repeatedly disposed in the cell array region; 주변회로 영역에 배치된 다수의 제2 게이트 패턴들; 및A plurality of second gate patterns disposed in the peripheral circuit area; And 일정 개수의 상기 제2 게이트 패턴들로 이루어진 그룹을 감싸도록 배치된 가드링 더미 패턴을 구비하는 것을 특징으로 하는 반도체 메모리장치.And a guard ring dummy pattern disposed to surround a group of a predetermined number of the second gate patterns. 제1항에 있어서,The method of claim 1, 상기 가드링 더미 패턴은, 상기 제2 게이트 패턴들의 오픈되는 영역이 상기 제1 게이트 패턴들과 동일하도록 배치되는 것을 특징으로 하는 반도체 메모리장치.The guard ring dummy pattern may include a region in which the second gate patterns are opened to be the same as the first gate patterns. 제1항에 있어서,The method of claim 1, 상기 가드링 더미 패턴은 라인 형태 또는 매쉬(mash) 형태의 가드링 더미 패턴인 것을 특징으로 하는 반도체 메모리장치.The guard ring dummy pattern is a semiconductor memory device, characterized in that the guard ring dummy pattern in the form of a line or mash (mash). 제1항에 있어서,The method of claim 1, 상기 가드링 더미 패턴 외에 어시스턴트 패턴(assistant pattern)이 더 배치된 것을 특징으로 하는 반도체 메모리장치.And an assistant pattern in addition to the guard ring dummy pattern. 셀 어레이 영역에 반복적으로 배열되는 다수의 제1 게이트 패턴과, 주변회로 영역에 배열되는 다수의 제2 게이트 패턴을 포함하는 반도체 메모리장치의 레이아웃 방법에 있어서,A method of laying out a semiconductor memory device including a plurality of first gate patterns repeatedly arranged in a cell array region and a plurality of second gate patterns arranged in a peripheral circuit region. 상기 제2 게이트 패턴들을 그룹핑하고, 하나의 그룹으로 그룹핑된 제2 게이트 패턴들을 감싸도록 가드링 더미 패턴을 배치하는 것을 특징으로 하는 반도체 메모리장치의 레이아웃 방법.And arranging the guard gate dummy patterns to group the second gate patterns and surround the second gate patterns grouped into one group. 제5항에 있어서,The method of claim 5, 상기 제2 게이트 패턴들을 그룹핑할 때, 인접하는 제2 게이트 패턴들을 하나의 그룹으로 그룹핑하는 것을 특징으로 하는 반도체 메모리장치의 레이아웃 방법.And grouping adjacent second gate patterns into one group when grouping the second gate patterns. 제5항에 있어서,The method of claim 5, 상기 가드링 더미 패턴은 상기 제2 게이트 패턴들의 오픈되는 영역이 상기 제1 게이트 패턴들과 동일하도록 배치하는 것을 특징으로 하는 반도체 메모리장치의 레이아웃 방법.And arranging the guard ring dummy pattern such that open areas of the second gate patterns are the same as the first gate patterns. 제5항에 있어서,The method of claim 5, 상기 가드링 더미 패턴은 라인 형태 또는 매쉬 형태로 배치하는 것을 특징으로 하는 반도체 메모리장치의 레이아웃 방법.The guard ring dummy pattern may be disposed in a line form or a mesh form. 제5항에 있어서,The method of claim 5, 상기 가드링 더미 패턴 외에, 상기 제2 패턴들의 간격이 상기 제1 패턴들과 동일하도록 어시스턴트 패턴(assistant pattern)을 더 배치하는 것을 특징으로 하는 반도체 메모리장치의 레이아웃 방법.In addition to the guard ring dummy pattern, an assistant pattern is further disposed such that an interval between the second patterns is the same as the first patterns.
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* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3495869B2 (en) * 1997-01-07 2004-02-09 株式会社東芝 Method for manufacturing semiconductor device
US6281049B1 (en) * 1998-01-14 2001-08-28 Hyundai Electronics Industries Co., Ltd. Semiconductor device mask and method for forming the same
JP3506645B2 (en) * 1999-12-13 2004-03-15 Ｎｅｃエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
KR20070078566A (en) * 2006-01-27 2007-08-01 주식회사 하이닉스반도체 Method for forming semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101300633B1 (en) * 2011-10-06 2013-08-28 주식회사 켐에쎈 Multiple Linear Regression―Artificial Neural Network Model Predicting Polarizability of Pure Organic Compound

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