KR100680960B1 - Photo mask for semiconductor device manufacture - Google Patents
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Abstract
본 발명은 포토공정의 마진을 확보할 수 있는 반도체 소자 제조용 포토마스크를 개시한다. 개시된 본 발명의 반도체 소자 제조용 포토마스크는, 웨이퍼 상에 라인 엔 스페이서 패턴을 형성하기 위해 사용되는 반도체 소자 제조용 포토마스크에 있어서, 상기 라인 엔 스페이서 패턴에서의 최외곽 패턴에 대응해서 25∼90㎚의 크기(space)를 갖는 수 개의 홀이 배열되도록 한 것을 특징으로 한다. The present invention discloses a photomask for manufacturing a semiconductor device capable of securing a margin of a photo process. The disclosed photomask for semiconductor device fabrication of the present invention is a photomask for semiconductor device fabrication used for forming a line-n spacer pattern on a wafer, wherein the photomask is 25-90 nm corresponding to the outermost pattern of the line-n spacer pattern. It is characterized in that several holes having a space are arranged.
Description
도 1은 본 발명의 일실시예에 따른 반도체 소자 제조용 포토마스크를 설명하기 위한 도면.1 is a view for explaining a photomask for manufacturing a semiconductor device according to an embodiment of the present invention.
도 2는 본 발명에 따라 호스트 시뮬레이터(HOST simulator)로 시뮬레이션한 결과를 설명하기 위한 도면. 2 is a view for explaining the results of the simulation by the host simulator (HOST simulator) according to the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 제조용 포토마스크를 설명하기 위한 도면. 3 is a view for explaining a photomask for manufacturing a semiconductor device according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
2 : 라인 엔 스페이스 패턴 4 : 최외곽 패턴2: line and space pattern 4: outermost pattern
5 : 홀 10,30 : 포토마스크5:
본 발명은 반도체 소자 제조용 포토마스크에 관한 것으로, 보다 상세하게는, 어시스트 피쳐의 사용이 어려운 패턴 지역에 대한 공정 마진을 확보할 수 있는 반도체 소자 제조용 포토마스크에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a photomask for semiconductor device manufacturing, and more particularly, to a photomask for semiconductor device manufacturing capable of securing a process margin for a pattern region in which assist features are difficult to use.
주지된 바와 같이, 플래쉬 메모리에서의 드레인 선택 라인(Drain Selective Line; 이하, DSL)과 소오스 선택 라인(Source Selective Line; 이하, SSL)과 같이 라인 엔 스페이스(L/S; Line & Space) 패턴 지역에서의 최외곽 패턴은 포커스 변화에 따른 급격한 임계치수(Critical Dimension; 이하, CD) 변화로 인해 공정 마진(margin)이 거의 없다. 그리고, 이러한 공정상의 제약은 현재까지 어시스트 피쳐(assist feature)를 사용함으로써 해결해 왔다. As is well known, line & space (L / S) pattern regions such as drain select lines (DSL) and source select lines (SSL) in flash memory. In the outermost pattern in, there is almost no process margin due to the rapid change of critical dimension (CD) according to the focus change. And this process constraint has been solved by using assist features to date.
그런데, 반도체 소자의 고집적화와 더불어, 상기 어시스트 피쳐는 다음과 같은 엄격한 사용 제한 조건으로 인해 그 이용이 점차 어려워지고 있다. However, in addition to the high integration of semiconductor devices, the assist features are increasingly difficult to use due to the following strict usage constraints.
첫째, 어시스트 피쳐는 메인 패턴과의 간격 최적화가 필요하다. 이것은 어시스트 피쳐를 메인 패턴과 일정 거리 이상 이격 배치시키면, 간섭 효과가 저하되어 그 사용 효과가 급감하고, 반대로, 간섭효과를 극대화시키기 위해 메인 패턴과의 거리를 너무 가까이 하여 배치하면, 어시스트 피쳐 자체로 인해 스컴(scum)이 발생하기 때문이다. First, the assist feature needs to be spaced apart from the main pattern. This is because if the assist feature is placed more than a certain distance away from the main pattern, the interference effect decreases and its use effect decreases sharply. On the contrary, if the distance from the main pattern is too close to the assist pattern to maximize the interference effect, This is because scum occurs.
둘째, 어시스트 피쳐는 그 패턴 크기(size)의 최적화가 필요하다. 이것은 어시스트 피쳐의 적절한 패턴 크기가 선택되어야만 웨이퍼 상에서 스컴이 발생되지 않고 간섭효과의 극대화가 가능해지기 때문이다. Second, the assist feature needs to optimize its pattern size. This is because the proper pattern size of the assist feature must be selected to avoid scum on the wafer and maximize the interference effect.
셋째, 어시스트 피쳐는 임의의 포토 공정에 적합한 최적의 어시스트 피쳐 패턴 크기가 선택되었다 할지라도 마스크 제조사에서 패턴 확인이 가능한 패턴 크기이어야 한다. 즉, 현재까지 마스크 제조사에서 확인이 가능한 수준은 40∼50㎚ 정도인 것으로 알려져 있으며, 이 이하의 패턴 크기는 확인이 어렵다. 그런데, 최근 포토 공정이 KrF(λ=248㎚)에서 ArF(λ=193㎚)로 전환되면서, KrF 공정에서 사용하던 수준의 패턴 크기를 갖는 어시스트 피쳐를 ArF 공정에 적용할 경우, 어시스트 피쳐는 웨이퍼 상에서 대부분 스컴을 발생시키게 된다. 현재 많은 실험과 시뮬레이션을 통해 얻어진 데이터 분석 결과, ArF 공정에서 사용 가능한 수준의 어시스트 피쳐의 패턴 크기는 35㎚ 이하인 것으로 판단되며, 이 정도의 패턴 크기는 마스크 제조사에서 확인이 불가능한 수준의 어시스트 피쳐 크기이다. 그러므로, ArF 공정에 적합한 최적의 어시스트 피쳐 크기는 마스크 제조사에서 패턴 확인이 실질적으로 곤란하다. Third, the assist feature should be a pattern size that can be pattern-checked by the mask manufacturer, even if an optimal assist feature pattern size is selected for any photo process. That is, it is known that the level which can be confirmed by the mask manufacturer is about 40-50 nm, and the pattern size below this is difficult to confirm. However, when the photo process is recently switched from KrF (λ = 248 nm) to ArF (λ = 193 nm), when the assist feature having the pattern size of the level used in the KrF process is applied to the ArF process, the assist feature is a wafer. In most cases, the scum is generated. As a result of data analysis through many experiments and simulations, the pattern size of the assist feature that can be used in the ArF process is determined to be 35 nm or less, and this pattern size is the assist feature size that cannot be confirmed by the mask manufacturer. . Therefore, the optimal assist feature size suitable for the ArF process is practically difficult to identify patterns in the mask manufacturer.
한편, 어시스트 피쳐를 사용하는 방법 이외의 공정 마진을 확보할 수 있는 방법으로서 최외곽 패턴 크기를 크게 해서 공정 마진을 확보하는 방법을 들 수 있다. 그러나, 이 방법은 안쪽에 있는 패턴들의 CD 균일도 불량을 유발하는 원인이 되는 바, 실질적으로 이용하기 곤란하다. On the other hand, as a method of securing a process margin other than the method of using an assist feature, there is a method of securing a process margin by increasing the outermost pattern size. However, this method causes CD uniformity defects of the inner patterns and is practically difficult to use.
따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 어시스트 피쳐의 사용없이 최외곽 패턴에 대응해서 마스크의 설계 변경을 통해 포토 공정의 마진이 확보되도록 한 반도체 소자 제조용 포토마스크를 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the conventional problems as described above, the photonic device manufacturing photo for ensuring the margin of the photo process through the design change of the mask corresponding to the outermost pattern without the use of assist features The purpose is to provide a mask.
또한, 본 발명은 어시스트 피쳐의 사용을 배제함으로써 공정마진의 확보가 보다 용이하도록 한 반도체 소자 제조용 포토마스크를 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a photomask for manufacturing a semiconductor device, which makes it easier to secure process margins by eliminating the use of assist features.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조용 포토마스크는, 웨이퍼 상에 L/S 패턴을 형성하기 위해 사용되는 반도체 소자 제조용 포토마스크에 있어서, 상기 L/S 패턴에서의 최외곽 패턴에 대응해서 25∼90㎚의 크기(space)를 갖는 수 개의 홀이 배열되도록 한 것을 특징으로 한다. The photomask for manufacturing a semiconductor device of the present invention for achieving the above object is a photomask for manufacturing a semiconductor device used to form an L / S pattern on a wafer, the outermost pattern of the L / S pattern. Correspondingly, several holes having a space of 25 to 90 nm are arranged.
여기서, 상기 홀들은 1열이 구비되고, 상기 홀들은 최외곽 패턴에 대응해서 내측에 인접하게 배열된 것을 특징으로 한다.Here, the holes are provided with one row, and the holes are arranged adjacent to the inner side corresponding to the outermost pattern.
또한, 상기 홀들은 2열이 구비되고, 상기 각 열의 홀들은 지그재그로 배치되게 배열된 것을 특징으로 한다. In addition, the holes are provided with two rows, the holes of each row is characterized in that arranged in a zigzag arrangement.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 반도체 소자 제조용 포토마스크를 설명하기 위한 도면이다. 1 is a view for explaining a photomask for manufacturing a semiconductor device according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 포토마스크(10)는 플래쉬 메모리에서의 DSL 및 SSL과 같이 L/S 패턴(2)을 형성하는데 사용되는 것으로, 상기 L/S 패턴(2)에서의 최외곽 패턴(4)에 대응해서 수 개의 홀(5)이 배열되도록 한 것을 그 특징으로 한다. As shown, the
자세하게, 일반적으로 L/S 패턴(2)에서의 최외곽 패턴(4)에 대응하는 마스크 패턴은 상기 최외곽 패턴(4)의 안쪽에 있는 패턴에 대응하는 마스크 패턴 보다 그 CD를 크게 하는데, 이와는 달리, 본 발명의 포토마스크(10)는 상기 최외곽 패턴(4)에 대응해서 수 개의 홀(5)이 배열되도록 구성한다. In detail, the mask pattern corresponding to the
이때, 상기 홀(5)은 25∼90㎚ 정도의 크기(space)를 갖도록 함이 바람직하다. At this time, it is preferable that the
이렇게 하면, 본 발명의 포토마스크(10)는 최외곽 패턴(4)에 대응하는 마스크 패턴의 크기를 작게 할 수 있어서 상기 최외곽 패턴(4) 안쪽 패턴의 CD 균일도를 개선할 수 있으며, 또한, 포토 공정의 DOF 역시 0.05∼0.1㎛ 정도를 개선할 수 있다. In this way, the
다시말해, 최외곽 패턴(4)이 공정마진이 없다는 것은, 포커스가 변할 때, 스페이스가 넓은 외곽 지역의 CD가 급격히 감소하면서 기준을 벗어나거나 또는 패턴 무너짐(collaps)이 발생됨을 의미한다. 그러나, 본 발명에서와 같이, 최외곽 패턴(4)에 대응해서 다수의 홀을 구비시키게 되면, 최외곽 패턴(4)의 CD가 작아지다가 상기 홀의 근처에서 더 이상 패턴 CD가 작아지지 않는 스탑(stop) 현상이 발생되면서 CD 변화량이 급격히 감소하게 된다. In other words, when the
그러므로, 본 발명의 포토마스크(10)는 어시스트 피쳐를 사용하지 않고도 L/S 패턴(2)에서의 최외곽 패턴(4) 형성의 공정 마진을 확보할 수 있으며, 상기 최외곽 패턴 안족 패턴의 CD 균일도 또한 개선시킬 수 있다. Therefore, the
도 2 및 하기 식 1은 플래쉬 메모리의 DSL 또는 SSL 지역과 동일한 조건하에서 호스트 시뮬레이터(HOST simulator)로 시뮬레이션한 결과를 도시한 것이다. 2 and Equation 1 below show the results of simulation by a host simulator under the same conditions as the DSL or SSL region of the flash memory.
도 2 및 하기의 식 1을 참조하면, 베이스 라인(Base Line)은 어시스트 피쳐가 없을 때, 최외곽 패턴에 대응해서 패턴 크기를 크게 해서 공정 마진을 확보하는 가장 일반적인 방법을 나타낸 것이다. 이 방법에서의 최외곽 패턴의 포커스 변화량에 따른 CD 변화량(ΔCD)은 24㎚로 매우 크게 나타남을 알 수 있다. Referring to FIG. 2 and Equation 1 below, a base line represents a most general method of securing a process margin by increasing a pattern size corresponding to an outermost pattern when there is no assist feature. It can be seen that the CD change amount ΔCD according to the focus change amount of the outermost pattern in this method is very large at 24 nm.
반면, 본 발명에서와 같이 L/S 패턴에서의 최외곽 패턴에 대응해서 다수의 홀을 구비시킬 경우, 포커스 변화에 따른 CD 변화량(ΔCD)은 종래와 비교해서 개선됨을 알 수 있다. On the other hand, when a plurality of holes are provided corresponding to the outermost pattern in the L / S pattern as in the present invention, it can be seen that the CD change amount ΔCD according to the focus change is improved as compared with the prior art.
<식 1><Equation 1>
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 제조용 포토마스크를 도시한 도면이다. 3 is a view showing a photomask for manufacturing a semiconductor device according to another embodiment of the present invention.
도시된 바와 같이, 이 실시예에 따른 포토마스크(30)는 이전 실시예의 그것과 비교해서 최외곽 패턴(4)과 대응해서 홀들(5)이 2열로 구비된다. 이때, 각 홀(5)은 이전과 동일한 크기를 가지며, 상기 각 열의 홀들(5)은 지그재그(zig-zag)로 배치되게 배열된다. As shown, the
이 실시예의 포토마스크(30) 또한 이전 실시예의 그것과 동일하게 포토 공정 마진을 확보할 수 있다. The
이상에서와 같이, 본 발명은 L/S 패턴 지역의 최외곽 패턴에 대응해서 1열 또는 2열의 홀을 구비시킴으로써 어시스트 피쳐의 사용없이도 상기 최외곽 패턴 형성시의 공정 마진을 확보할 수 있다. As described above, the present invention can secure the process margin at the time of forming the outermost pattern without the use of assist features by providing holes in one or two rows corresponding to the outermost pattern of the L / S pattern area.
또한, 본 발명은 어시스트 피쳐의 사용을 배제함으로써 상기 어시스트 피쳐에 대한 제약을 해결할 수 있으며, 이에 따라, 포토공정의 마진을 보다 용이하게 확보할 수 있다. In addition, the present invention can solve the constraint on the assist feature by excluding the use of the assist feature, thereby making it easier to secure the margin of the photo process.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
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|---|---|---|---|---|
| KR100190762B1 (en) | 1995-03-24 | 1999-06-01 | 김영환 | Mask for off-axis illumination |
| KR20040049549A (en) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | A exposure mask |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190762B1 (en) | 1995-03-24 | 1999-06-01 | 김영환 | Mask for off-axis illumination |
| KR20040049549A (en) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | A exposure mask |
| KR20050070721A (en) * | 2003-12-30 | 2005-07-07 | 삼성전자주식회사 | Line photo masks and fabrication methods of semiconductor device used thereof |
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