KR20090035129A - Method for repair of semiconductor device - Google Patents
Method for repair of semiconductor device Download PDFInfo
- Publication number
- KR20090035129A KR20090035129A KR1020070100224A KR20070100224A KR20090035129A KR 20090035129 A KR20090035129 A KR 20090035129A KR 1020070100224 A KR1020070100224 A KR 1020070100224A KR 20070100224 A KR20070100224 A KR 20070100224A KR 20090035129 A KR20090035129 A KR 20090035129A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- repair
- insulating film
- region
- fuses
- Prior art date
Links
- 230000008439 repair process Effects 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 13
- 239000011229 interlayer Substances 0.000 abstract description 11
- 230000001681 protective effect Effects 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000007664 blowing Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000007689 inspection Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
본 발명은 반도체 소자의 리페어 방법에 관한 것으로, 보다 상세하게는, 퓨즈 라인 상에 잔류되는 절연막의 두께를 효과적으로 조절하여 리페어 효율 및 제조 수율을 향상시킬 수 있는 반도체 소자의 리페어 방법에 관한 것이다.The present invention relates to a repair method of a semiconductor device, and more particularly, to a repair method of a semiconductor device that can improve the repair efficiency and manufacturing yield by effectively adjusting the thickness of the insulating film remaining on the fuse line.
반도체 장치는 주로 반도체 기판 상에 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.The semiconductor device mainly includes a fabrication (FAB) process for forming cells having integrated circuits on a semiconductor substrate, and an assembly process for packaging the substrate on which the cells are formed in a chip unit. do. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and regenerate them through a repair process.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the yield of devices in the event of defects in the semiconductor device manufacturing process, and to connect these redundant cells to integrated circuits. The fuse is designed together, and the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, by cutting only specific fuses, location information of cells to be repaired is generated.
이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.Hereinafter, a repair method of a semiconductor device according to the prior art will be briefly described.
먼저, 반도체 기판의 퓨즈 영역 상에 절연막을 증착한 후, 상기 층간절연막 상에 다수개의 퓨즈들을 형성한다. 그런 다음, 상기 퓨즈들을 덮도록 반도체 기판의 결과물 상에 절연막과 보호막을 차례로 증착한다. 이어서, 상기 보호막과 절연막의 일부 두께를 리페어 식각하여 블로윙 예정 영역에 형성된 퓨즈 상에 소정 두께의 절연막을 잔류시키는 리페어용 트렌치를 형성한다.First, an insulating film is deposited on a fuse region of a semiconductor substrate, and then a plurality of fuses are formed on the interlayer insulating film. Then, an insulating film and a protective film are sequentially deposited on the resultant of the semiconductor substrate so as to cover the fuses. Subsequently, a partial thickness of the passivation layer and the insulating layer is repair-etched to form a trench for repairing an insulating layer having a predetermined thickness on the fuse formed in the blown region.
그리고 나서, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(BRowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.Then, a well-known inspection and repair process including a fuse blowing process of cutting a specific fuse by irradiating a laser to the fuse region of the semiconductor substrate is sequentially performed.
그러나, 전술한 종래 기술의 경우에는, 상기 리페어 식각 공정시 절연막 하부의 패턴 밀도에 차이에 따라 식각률의 차이가 발생하는 로딩 효과(Loading Effect)가 나타나게 되며, 이로 인해, 동일 다이(Die) 내에서 퓨즈 상에 잔류되는 절연막의 두께를 조절하는 데에 한계가 있다.However, in the above-described prior art, there is a loading effect in which a difference in etching rate occurs due to a difference in the pattern density of the lower portion of the insulating layer during the repair etching process, and thus, in the same die, There is a limit in controlling the thickness of the insulating film remaining on the fuse.
도 1은 패턴 밀도와 식각률의 관계를 도시한 그래프이다. 도시된 바와 같이, 절연막 하부의 패턴 밀도가 높을수록 식각률은 감소하며, 이와 반대로, 절연막 하부의 패턴 밀도가 낮을수록 식각률을 증가한다. 1 is a graph illustrating a relationship between pattern density and etching rate. As shown, the higher the pattern density of the lower portion of the insulating film, the lower the etching rate, and conversely, the lower the pattern density of the lower portion of the insulating film, the higher the etching rate.
특히, 상기 컬럼(Column)형 퓨즈가 로우(Row)형 퓨즈보다 4∼8배 정도 많은 개수로 형성되므로, 컬럼(Column)형 퓨즈가 형성된 퓨즈 영역 부분과 로우(Row)형 퓨즈가 형성된 퓨즈 영역 부분에서는 이러한 퓨즈의 패턴 밀도 차이가 더욱 크며, 이로 인한 로딩 효과가 더욱 심화된다.In particular, since the column type fuses are formed 4 to 8 times more than the row type fuses, the fuse area portion in which the column type fuses are formed and the fuse area in which the row type fuses are formed In part, the difference in the pattern density of these fuses is greater, which further exacerbates the loading effect.
도 2는 종래 기술의 문제점을 설명하기 위한 평면도이다. 도시된 바와 같이, 셀 영역(210)과 퓨즈 영역(220)으로 구획된 반도체 기판(200)의 층간절연막(222) 상에는 컬럼형 퓨즈(224)와 로우형 퓨즈(226)가 형성된다. 계속해서, 상기 퓨즈들(224, 226)을 덮도록 절연막(도시안됨)이 증착된 후, 상기 절연막이 식각되어 리페어용 트렌치(도시안됨)가 형성된다. 여기서, S1과 S2는 각각 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역 크기를 의미한다.2 is a plan view for explaining the problem of the prior art. As illustrated, a
여기서, 상기 컬럼형 퓨즈(224)가 로우형 퓨즈(226)보다 4∼8배 정도 많은 개수로 형성되므로, 컬럼형 퓨즈(224)가 형성되는 퓨즈 영역(220) 부분의 패턴 밀도가 로우형 퓨즈(226)가 형성되는 퓨즈 영역(220) 부분의 패턴 밀도보다 높다. 그 결과, 로우형 퓨즈(226)가 형성되는 퓨즈 영역(220) 부분에서 컬럼형 퓨즈(224)가 형성되는 퓨즈 영역(220) 부분보다 약 500∼1500Å 정도의 절연막이 더 식각된다. Here, since the
따라서, 종래 기술의 경우에는 퓨즈 블로윙 공정시 리페어 마진(Margin)을 확보하기 위한 절연막 두께를 조절하는 것이 어려우며, 이 때문에, 리페어 불량이 유발되어 리페어 효율 및 제조 수율이 저하된다.Therefore, in the prior art, it is difficult to adjust the thickness of the insulating film for securing a repair margin during the fuse blowing process, and thus, a repair failure is caused, resulting in a decrease in repair efficiency and manufacturing yield.
본 발명은 퓨즈 라인 상에 잔류되는 절연막의 두께를 효과적으로 조절할 수 있는 반도체 소자의 리페어 방법을 제공한다.The present invention provides a repair method of a semiconductor device that can effectively control the thickness of the insulating film remaining on the fuse line.
또한, 본 발명은 리페어 효율 및 제조 수율을 향상시킬 수 있는 반도체 소자의 리페어 방법을 제공한다.In addition, the present invention provides a repair method of a semiconductor device that can improve the repair efficiency and manufacturing yield.
본 발명에 따른 반도체 소자의 리페어 방법은, 퓨즈 영역을 가지며, 상기 퓨즈 영역에 다수개의 퓨즈가 형성된 반도체 기판 상에 상기 퓨즈를 덮도록 절연막을 증착하는 단계; 및 상기 절연막을 식각하여 리페어용 트렌치를 형성하는 단계;를 포함하는 반도체 소자의 리페어 방법에 있어서, 상기 리페어용 트렌치를 형성하는 단계는, 상기 퓨즈 영역에 형성된 퓨즈의 패턴 밀도 차이로 인해 발생되는 절연막의 식각률 차이가 감소되도록, 상기 퓨즈의 패턴 밀도가 높은 퓨즈 영역 부분에서는 상기 리페어용 트렌치의 크기를 감소시키고, 상기 퓨즈의 패턴 밀도가 낮은 퓨즈 영역 부분에서는 상기 리페어용 트렌치의 크기를 증가시켜 수행한다.According to another aspect of the present invention, there is provided a method of repairing a semiconductor device, the method including: depositing an insulating layer on a semiconductor substrate having a fuse region and having a plurality of fuses formed therein; And forming a repair trench by etching the insulating film, wherein the forming of the repair trench comprises: an insulating film generated due to a difference in pattern density of a fuse formed in the fuse region. In order to reduce the etch rate difference of the fuse, the size of the repair trench is reduced in the fuse region having a high pattern density of the fuse, and the size of the repair trench is increased in the fuse region having a low pattern density of the fuse. .
여기서, 상기 퓨즈의 패턴 밀도가 높은 퓨즈 영역 부분에는 컬럼(Column)형 퓨즈가 형성된다.Here, a column type fuse is formed in a portion of the fuse region having a high pattern density of the fuse.
상기 퓨즈의 패턴 밀도가 낮은 퓨즈 영역 부분에는 로우(Row)형 퓨즈가 형성된다.A row type fuse is formed in a portion of the fuse area having a low pattern density of the fuse.
이상에서와 같이, 본 발명은 퓨즈들의 패턴 밀도가 높은 퓨즈 영역 부분에서는 리페어용 트렌치의 크기를 감소시킴으로써 상기 퓨즈들의 패턴 밀도가 높은 퓨즈 영역 부분에서의 절연막 식각률을 증가시킴과 아울러, 퓨즈들의 패턴 밀도가 낮은 퓨즈 영역 부분에서는 리페어용 트렌치의 크기를 증가시킴으로써 상기 퓨즈들의 패턴 밀도가 낮은 퓨즈 영역 부분에서의 절연막 식각률을 감소시킬 수 있다.As described above, the present invention increases the insulating film etch rate in the fuse region having the high pattern density of the fuses by reducing the size of the repair trench in the fuse region having the high pattern density of the fuses, and also increases the pattern density of the fuses. By reducing the size of the repair trench in the lower fuse area, the insulating layer etch rate in the lower fuse area may be reduced.
따라서, 본 발명은 리페어 공정시 퓨즈들의 패턴 밀도 차이로 인한 로딩 효과(Loading Effect)를 개선하여 퓨즈 상에 잔류되는 절연막의 두께를 효과적으로 조절할 수 있으며, 이를 통해, 리페어 불량을 개선하고 리페어 효율 및 제조 수율을 향상시킬 수 있다.Therefore, the present invention can effectively control the thickness of the insulating film remaining on the fuse by improving the loading effect (loading effect) due to the difference in the pattern density of the fuse during the repair process, thereby improving the repair failure and repair efficiency and manufacturing Yield can be improved.
본 발명은 리페어용 트렌치를 형성하기 위한 절연막의 식각시 퓨즈들의 패턴 밀도가 높은 퓨즈 영역 부분에서는 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역 크기가 감소시킴과 아울러, 퓨즈들의 패턴 밀도가 낮은 퓨즈 영역 부분에서는 상기 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역의 크기가 증가시킨다.The present invention reduces the size of the open area of the fuse in which the repair process is performed by exposing at the bottom of the repair trench in a portion of the fuse where the pattern density of the fuses is high when etching the insulating film for forming the repair trench. A portion of the fuse area having a low density is exposed on the bottom of the repair trench to increase the size of the open area of the fuse in which the repair process is performed.
자세하게, 퓨즈들의 패턴 밀도가 높은 퓨즈 영역 부분, 예컨데, 컬럼(Column)형 퓨즈들이 형성된 퓨즈 영역 부분에서는 상기 오픈 영역의 크기가 감 소되도록 리페어용 트렌치의 크기를 감소시킴과 아울러 퓨즈들의 패턴 밀도가 낮은 퓨즈 영역 부분, 예컨데, 로우(Row)형 퓨즈들이 형성된 퓨즈 영역 부분에서는 상기 오픈 영역의 크기가 증가되도록 리페어용 트렌치의 크기를 증가시킨다.In detail, the fuse region portion having the high pattern density of the fuses, for example, the fuse region portion in which the column type fuses are formed, reduces the size of the repair trench and reduces the pattern density of the fuses to reduce the size of the open region. In the lower fuse region portion, for example, the fuse region portion in which the row type fuses are formed, the size of the repair trench is increased so that the size of the open region is increased.
이렇게 하면, 상기 절연막의 식각시 상기 컬럼형 퓨즈들이 형성된 퓨즈 영역 부분에서는 리페어용 트렌치의 크기 감소에 부합하여 절연막을 보다 적은 폭으로 식각해야 하므로 리페어용 트렌치의 깊이 방향으로 절연막의 식각률을 증가시킬 수 있으며, 상기 로우형 퓨즈들이 형성된 퓨즈 영역 부분에서는 리페어용 트렌치의 크기 증가에 부합하여 절연막을 보다 큰 폭으로 식각해야 하므로 리페어용 트렌치의 깊이 방향으로 절연막의 식각률을 감소시킬 수 있다.In this case, since the insulating film needs to be etched with a smaller width in accordance with the decrease in the size of the repair trench in the fuse region in which the column type fuses are formed, the etching rate of the insulating film can be increased in the depth direction of the repair trench. In the fuse region where the row-type fuses are formed, the insulating film needs to be etched in a larger width in accordance with the increase in the size of the repair trench, thereby reducing the etching rate of the insulating film in the depth direction of the repair trench.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3은 오픈 영역의 크기와 식각률의 관계를 도시한 그래프이다.3 is a graph illustrating a relationship between an open area size and an etching rate.
도시된 바와 같이, 상기 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역 크기가 증가할수록 절연막의 식각률은 감소하며, 상기 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역 크기가 감소할수록 절연막의 식각률은 증가하는 것을 알 수 있다.As shown, as the size of the open area of the fuse exposed through the bottom of the repair trench is increased, the etching rate of the insulating layer decreases, and the open area of the fuse exposed through the bottom of the repair trench and performed the repair process. As the size decreases, the etching rate of the insulating layer increases.
따라서, 본 발명은 퓨즈들의 패턴 밀도 차이가 발생된 퓨즈 영역에서 리페어용 트렌치의 크기를 조절함으로써, 상기 퓨즈 상에 소정 두께의 절연막을 잔류시키는 리페어용 트렌치를 형성하기 위한 리페어 식각시 절연막의 식각률을 조절할 수 있으며, 이를 통해, 상기 리페어 식각을 통해 퓨즈 상에 잔류된 절연막의 두께를 효과적으로 조절할 수 있다.Therefore, the present invention adjusts the size of the repair trench in the fuse region where the pattern density difference of the fuses is generated, thereby reducing the etching rate of the insulating film during repair etching to form a repair trench for leaving an insulating film having a predetermined thickness on the fuse. The thickness of the insulating layer remaining on the fuse may be effectively controlled through the repair etching.
그 결과, 본 발명은 상기 퓨즈들 중 특정 퓨즈를 커팅하기 위한 퓨즈 블로윙 공정 및 리페어 공정시 소망하는 퓨즈가 제대로 커팅되지 않거나 인접한 퓨즈에 스트레스가 인가되는 등의 리페어 불량이 유발되는 것을 방지할 수 있으며, 이에 따라, 리페어 효율을 개선함과 아울러 반도체 소자의 제조 수율을 향상시킬 수 있다.As a result, the present invention can prevent the occurrence of a repair failure such as a desired blown fuse or a stress applied to an adjacent fuse during a fuse blowing process and a repair process for cutting a specific one of the fuses. Accordingly, the repair efficiency can be improved and the manufacturing yield of the semiconductor device can be improved.
도 4는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 평면도이다.4 is a plan view illustrating a method for repairing a semiconductor device in accordance with an embodiment of the present invention.
도 4를 참조하면, 셀 영역(410) 및 퓨즈 영역(420)을 포함하는 반도체 기판(400) 상에 소정의 하부 구조물(도시안됨)들을 형성한 후, 상기 하부 구조물들을 덮도록 반도체 기판(400)의 결과물 상에 층간절연막(422)을 증착한다. 그런 다음, 상기 층간절연막(422)의 표면을 평탄화함이 바람직하다. Referring to FIG. 4, after forming predetermined lower structures (not shown) on the
이어서, 상기 평탄화된 층간절연막(422) 상에 퓨즈용 도전막을 증착하고, 그리고 나서, 상기 퓨즈용 도전막을 패터닝하여 상기 반도체 기판(400)의 퓨즈 영역(420)에 다수개의 퓨즈들을 형성한다.Subsequently, a fuse conductive film is deposited on the planarized interlayer
상기 퓨즈들은 컬럼형 퓨즈(424) 및 로우형 퓨즈(426)들을 포함하며, 상기 컬럼형 퓨즈(424)는 로우형 퓨즈(426)보다 4∼8배 정도 많은 개수로 형성되어, 컬럼형 퓨즈(424)가 형성된 퓨즈 영역(420) 부분의 패턴 밀도가 로우형 퓨즈(426)가 형성된 퓨즈 영역(420) 부분의 패턴 밀도보다 높다. The fuses include
계속해서, 상기 컬럼형 퓨즈(424) 및 로우형 퓨즈(426)들을 덮도록 층간절연막(422) 상에 절연막(도시안됨)과 보호막(도시안됨)을 차례로 증착한 다음, 상기 보호막과 절연막의 일부 두께를 리페어 식각하여 블로윙 예정 영역에 형성된 퓨즈 상에 소정 두께의 절연막을 잔류시키는 리페어용 트렌치(도시안됨)를 형성한다.Subsequently, an insulating film (not shown) and a protective film (not shown) are sequentially deposited on the
그리고 나서, 상기 반도체 기판(400)의 퓨즈 영역(420)에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(BRowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.Thereafter, a known inspection and repair process including a fuse blowing process of cutting a specific fuse by irradiating a laser to the
여기서, 본 발명은 상기 리페어용 트렌치 저면에서 노출되어 리페어 공정이 수행되는 퓨즈의 오픈 영역 크기, 바람직하게는, 리페어용 트렌치의 크기를 조절하여 퓨즈들의 패턴 밀도 차이가 발생된 퓨즈 영역에서의 절연막 식각률을 조절할 수 있으며, 이를 통해, 상기 리페어 식각시 퓨즈 상에 잔류되는 절연막의 두께를 효과적으로 조절할 수 있다.Here, the present invention provides an insulating film etch rate in a fuse region in which a pattern density difference between fuses is generated by adjusting the size of an open region of a fuse exposed from the bottom of the repair trench and performing a repair process, preferably, a size of the repair trench. The thickness of the insulating layer remaining on the fuse during the repair etching may be effectively adjusted.
자세하게, 퓨즈들의 패턴 밀도가 높은 컬럼형 퓨즈(424)가 형성된 퓨즈 영역(420) 부분에서 상기 오픈 영역 크기(S3), 예컨데, 리페어용 트렌치의 크기를 감소시켜(S1＞S3) 리페어 식각시 리페어용 트렌치의 깊이 방향으로 절연막 식각률을 증가시키고, 퓨즈들의 패턴 밀도가 상대적으로 낮은 로우형 퓨즈(426)가 형성된 퓨즈 영역(420) 부분에서 상기 오픈 영역 크기(S4), 예컨데, 리페어용 트렌치의 크기를 증가시켜(S2＜S4) 리페어 식각시 리페어용 트렌치의 깊이 방향으로 절연막 식각률을 감소시킨다. In detail, in the portion of the
그 결과, 본 발명은 반도체 기판(400)의 퓨즈 영역(420)에 퓨즈들의 패턴 밀도 차이가 발생되더라도 상기 오픈 영역 크기를 조절하여 리페어 식각시 리페어용 트렌치의 깊이 방향으로의 절연막 식각률을 제어할 수 있으므로, 상기 퓨즈 상에 잔류되는 절연막의 두께를 효과적으로 조절할 수 있다.As a result, the present invention can control the insulating film etch rate in the depth direction of the repair trench by adjusting the size of the open region even if the pattern density difference of the fuses is generated in the
따라서, 본 발명은 상기 퓨즈 블로윙 공정시 소망하는 퓨즈가 제대로 커팅되지 않고 인접한 퓨즈에 스트레스가 인가되는 등의 리페어 불량을 개선하고, 리페어 효율 및 반도체 소자의 제조 수율을 향상시킬 수 있다.Accordingly, the present invention can improve the repair failure such as the desired fuse is not properly cut in the fuse blowing process, the stress is applied to the adjacent fuse, and the repair efficiency and the manufacturing yield of the semiconductor device can be improved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 패턴 밀도와 식각률의 관계를 도시한 그래프이다.1 is a graph illustrating a relationship between pattern density and etching rate.
도 2는 종래 기술의 문제점을 설명하기 위한 평면도.Figure 2 is a plan view for explaining the problems of the prior art.
도 3은 오픈 영역의 크기와 식각률의 관계를 도시한 그래프.3 is a graph showing the relationship between the size of an open area and an etching rate;
도 4는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 평면도.4 is a plan view illustrating a method for repairing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
400 : 반도체 기판 420 : 셀 영역400: semiconductor substrate 420: cell region
420 : 퓨즈 영역 422 : 층간절연막420: fuse area 422: interlayer insulating film
424 : 컬럼형 퓨즈 426 : 로우형 퓨즈424: column fuse 426: low fuse
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070100224A KR20090035129A (en) | 2007-10-05 | 2007-10-05 | Method for repair of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070100224A KR20090035129A (en) | 2007-10-05 | 2007-10-05 | Method for repair of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090035129A true KR20090035129A (en) | 2009-04-09 |
Family
ID=40760642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070100224A KR20090035129A (en) | 2007-10-05 | 2007-10-05 | Method for repair of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090035129A (en) |
-
2007
- 2007-10-05 KR KR1020070100224A patent/KR20090035129A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100728964B1 (en) | Fuse of semiconductor device and method for forming the same | |
| KR20120103982A (en) | Fuse pattern and method for manufacturing the same | |
| KR100871389B1 (en) | Fuse of semiconductor device and method for forming the same | |
| KR20090035129A (en) | Method for repair of semiconductor device | |
| KR20080010995A (en) | Fuse box of semiconductor device and method for forming the same | |
| KR20080002504A (en) | Method for repair of semiconductor device | |
| KR20080114037A (en) | Fuse of semiconductor device | |
| KR101037539B1 (en) | Semiconductor device and method for forming semiconductor device | |
| KR101052873B1 (en) | Fuse box of semiconductor device and repair method using same | |
| KR20080114028A (en) | Method for repair of semiconductor device | |
| KR100876897B1 (en) | Fuse of semiconductor device and method for forming the same | |
| KR20070041111A (en) | Method for forming fuse of semiconductor device | |
| KR101150554B1 (en) | Semiconductor Device and Method for Manufacturing the same | |
| KR100433845B1 (en) | Method of forming repair redundancy fuse of semiconductor device without damage of semiconductor device | |
| KR100967020B1 (en) | Semiconductor Device and The Method for Manufacturing The Same | |
| KR20090088678A (en) | Fuse and method for manufacturing the same | |
| KR20090103007A (en) | Method for repair of semiconductor device | |
| KR20100036013A (en) | Fuse box of semiconductor device and method for forming the same | |
| KR20080114029A (en) | Method for repair of semiconductor device | |
| KR20080081551A (en) | Method for repair of semiconductor device | |
| KR20050101024A (en) | Semiconductor device having a fuse pattern | |
| KR20080114038A (en) | Method for repair of semiconductor device | |
| KR20070079804A (en) | Method for manufacturing of semiconductor device | |
| KR20090080864A (en) | Semiconductor device and method for manufacturing the same | |
| KR20080029704A (en) | Method for forming fuse box of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |