KR20090026710A - 불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법은 복수의 메인 셀 및 인디케이터 셀에 대하여 서로 다른 문턱 전압이 설정되도록 각 셀 별로 상이한 데이터를 인가시키는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 프로그램 동작을 하는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 제1 검증전압을 기준으로 제1 검증동작을 수행하는 단계와, 상기 인디케이터 셀들 중 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커질때까지 상기 프로그램 동작과 제1 검증동작을 순차적으로 반복 수행하는 단계와, 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커지면 상기 메인 셀에 대하여 제2 검증전압을 기준으로 제2 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
인디케이터 셀, MLC

Description

불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법{Non volatile memory device and multi level cell programming method thereof}
본 발명은 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법에 관한 것으로, 더욱 상세하게는 특정 셀에 대한 상위비트 프로그램을 더욱 효율적으로 수행하기 위한 멀티레벨 셀 불휘발성 메모리 장치 및 그 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이러한 불휘발성 메모리 장치의 집적도를 높이기 위한 방법으로 하나의 셀에 1 비트 이상의 데이터를 저장하고자 하는 시도가 계속 진행중이다. 이와 같이 다수비트의 데이터를 저장할 수 있도록 불휘발성 메모리 장치를 프로그램하는 것을 멀티레벨 셀(Multi-level cell, MLC) 프로그램 방법이라고 한다. 예를 들어 2 비트를 저장하도록 프로그램하는 경우 하나의 셀에 '11, 10, 01, 00' 과 같이 총 네 개의 데이터를 저장할 수 있어 그 집적도를 논리적인 측면에서 증가시킬수 있다.
상기 멀티레벨 셀 프로그램 방법은 통상적으로, 선택된 셀의 워드라인에 프로그램 전압을 인가하여 해당 셀을 프로그램하는 동작과, 해당 셀의 프로그램 상태를 판단하는 프로그램 검증 동작을 포함한다. 싱글 레벨 셀과는 달리 하위비트 프로그램 동작과 상위비트 프로그램 동작이 별도로 구분되어 진행되며, 상기 상위비트 프로그램 동작의 경우 서로 다른 검증 전압을 기준으로 두 번 이상의 프로그램 검증 동작을 수행하게 된다.
이때, 제1 검증 전압을 기준으로 프로그램 검증(제1 검증)을 수행한 후 검증의 완료여부와 무관하게 제1 검증 전압보다 높은 제2 검증 전압을 기준으로 프로그램 검증(제2 검증)을 수행하게 된다. 그러나, 페이지 단위로 프로그램 전압이 인가되는 구성에 의하면, 제1 검증 전압이상으로 프로그램이 되지 않은 상황에서 제2 검증 전압 이상으로 프로그램되기는 힘들므로, 상기 제1 검증이 완료되지 않은 상황에서 제2 검증을 수행하는 것은 효율성이 떨어지는 문제점이 있다.
상술한 문제점을 해결하기 위하여, 본원 발명이 해결하고자 하는 과제는 인디케이터 셀을 구비한 불휘발성 메모리 장치를 제공하는 것이다.
또한, 본원 발명이 해결하고자 하는 과제는 상기 인디케이터 셀을 이용하여 일부 검증 동작을 생략할 수 있는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법은 복수의 메인 셀 및 인디케이터 셀에 대하여 서로 다른 문턱 전압이 설정되도록 각 셀 별로 상이한 데이터를 인가시키는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 프로그램 동작을 하는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 제1 검증전압을 기준으로 제1 검증동작을 수행하는 단계와, 상기 인디케이터 셀들 중 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커질때까지 상기 프로그램 동작과 제1 검증동작을 순차적으로 반복 수행하는 단계와, 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커지면 상기 메인 셀에 대하여 제2 검증전압을 기준으로 제2 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법은 복수의 메인 셀 및 인디케이터 셀에 대하여 서로 다른 문턱 전압이 설정되도록 각 셀 별로 상이한 데이터를 인가시키는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 프로그램 동작을 하는 단계와, 상기 메인 셀 및 인디케이터 셀에 대하여 제1 검증전압을 기준으로 제1 검증동작을 수행하는 단계와, 상기 인디케이터 셀들 중 제1 셀의 문턱전압이 상기 제1 검증전압보다 커질때까지 상기 프로그램 동작과 제1 검증동작을 순차적으로 반복 수행하는 단계와, 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커지면 상기 메인 셀 및 인디케이터 셀에 대하여 제2 검증전압을 기준으로 제2 검증동작을 수행하는 단계와, 상기 인디케이터 셀들 중 제2 셀의 문턱전압이 상기 제2 검증전압보다 커질때까지 상기 프로그램 동작, 상기 제1 검증동작 및 제2 검증 동작을 순차적으로 반복 수행하는 단계와, 상기 제2 셀의 문턱전압이 상기 제2 검증전압보다 커지면 상기 메인 셀 및 인디케이터 셀에 대하여 제3 검증전압을 기준으로 제3 검증동작을 수행하는 단계와, 상기 인디케이터 셀들 중 제3 셀의 문턱전압이 상기 제3 검증전압보다 커질때까지 상기 프로그램 동작, 상기 제1 검증동작, 제2 검증 동작 및 제3 검증 동작을 순차적으로 반복 수행하는 단계와, 상기 제3 셀의 문턱전압이 상기 제3 검증전압보다 커지면 상기 메인 셀에 대하여 제4 검증전압을 기준으로 제4 검증동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치는 메인 셀의 프로그램 여부 검증시 검증의 대상이 되는 복수의 인디케이터 셀과, 상기 인디케이터 셀의 프로그램 여부에 따라 검증 완료 신호를 출력하는 인디케이터 셀 페이지 버퍼와, 상기 검증 완료 신호에 따라 고전압 발생기를 제어하여 검증 전압 공급 조건을 변경시키는 제어 로직 회로를 포함하는 것을 특징으로 한다.
상술한 본원 발명의 구성에 따라, MLC 프로그램의 검증과정에 소요되는 시간을 단축시킬 수 있다. 즉, 문턱전압의 상승여부와 무관하게 제1 내지 제N 검증전압을 기준으로 순차적으로 검증 동작을 실시하였던 종래 방법과는 달리, 인디케이터 셀의 문턱 전압 상승에 따라 다음 단계의 검증 동작을 실시할 것인지 여부를 판단하여, 일부 검증 동작을 생략할 수 있는 프로그램 방법을 제공한다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 1d는 멀티 레벨 셀 프로그램에 의한 문턱 전압 분포를 나타내는 도면이다.
도 1a의 경우 하위 비트 프로그램 동작에 따른 문턱전압 분포를 나타낸다.
프로그램 동작에 따라 검증전압(PV1)이상의 문턱전압을 갖는 셀들이 프로그램 셀이 된다.
도 1b의 경우 2 비트 MLC 프로그램 동작에 따른 문턱 전압 분포를 나타낸다.
하위비트 프로그램 동작 및 상위비트 프로그램 동작에 따라 서로 다른 네 개의 문턱전압 분포가 형성되며, 각각에 대한 검증 전압도 상이하게 된다.
이때, 하위비트 프로그램에 대한 검증은 제2 전압(PV2)을 기준으로 수행하고, 상위비트 프로그램에 대한 검증은 제1 전압(PV1) 또는 제3 전압(PV3)을 기준으로 수행한다.
도 1c의 경우 3 비트 MLC 프로그램 동작에 따른 문턱 전압 분포를 나타낸다.
하위비트 프로그램 동작, 제1 상위비트 프로그램 동작, 제2 상위비트 프로그램 동작에 따라 서로 다른 여덟 개의 문턱전압 분포가 형성되며, 각각에 대한 검증 전압도 상이하게 된다.
이때, 하위비트 프로그램에 대한 검증은 제4 전압(PV4)을 기준으로 수행하고, 제1 상위비트 프로그램에 대한 검증은 제2 전압(PV2) 또는 제6 전압(PV6)을 기준으로 수행하며, 제2 상위비트 프로그램에 대한 검증은 제1 전압(PV1), 제3 전압(PV3), 제5 전압(PV5) 또는 제7 전압(PV7)을 기준으로 수행한다.
도 1d의 경우 4 비트 MLC 프로그램 동작에 따른 문턱 전압 분포를 나타낸다.
하위비트 프로그램 동작, 제1 상위비트 프로그램 동작, 제2 상위비트 프로그램 동작, 제3 상위비트 프로그램 동작에 따라 서로 다른 열여섯 개의 문턱전압 분포가 형성되며, 각각에 대한 검증 전압도 상이하게 된다.
이때, 하위비트 프로그램에 대한 검증은 제8 전압(PV8)을 기준으로 수행하고, 제1 상위비트 프로그램에 대한 검증은 제4 전압(PV4) 또는 제12 전압(PV12)을 기준으로 수행하고, 제2 상위비트 프로그램에 대한 검증은 제2 전압(PV2), 제6 전 압(PV6), 제10 전압(PV10) 또는 제14 전압(PV14)을 기준으로 수행하며, 제3 상위비트 프로그램에 대한 검증은 제1 전압(PV1), 제3 전압(PV3), 제5 전압(PV5), 제7 전압(PV7), 제9 전압(PV9), 제11 전압(PV11), 제13 전압(PV13) 또는 제15 전압(PV15)을 기준으로 수행한다.
도 2a는 3 비트 멀티 레벨 셀 프로그램에 의한 문턱전압의 분포를 도시한 도면이고, 도 2b는 상기 3비트 멀티 레벨 셀 프로그램을 위한 통상적인 검증 동작을 도시한 순서도이며, 도 2c는 상기 3비트 멀티 레벨 셀 프로그램시 통상적으로 인가되는 프로그램 전압과 검증전압을 도시한 파형도이다.
먼저, 프로그램하고자 하는 특정 셀과 접속된 페이지 버퍼에 프로그램하고자 하는 데이터를 입력시킨다(단계 210).
메모리 셀 어레이의 각 셀들은 비트라인을 통하여 페이지 버퍼에 접속되는데, 특정 셀에 대하여 프로그램하고자 하는 데이터를 페이지 버퍼에 포함된 각 레지스터에 입력시켜 저장한다.
다음으로, 상기 페이지 버퍼에 입력된 데이터를 비트라인에 인가시키고 프로그램 동작을 실시한다(단계 220).
상기 페이지 버퍼에 저장된 데이터는 각 비트라인에 인가되는데, 저장된 데이터에 따라 비트라인의 전압 레벨이 하이 레벨이 되거나 로우 레벨이 된다. 상기 비트라인과 수직으로 접속된 워드라인에 대해서 프로그램 전압을 인가하는데, 프로그램 하고자 하는 셀과 접속된 워드라인에 대해서만 프로그램 전압을 인가하고 그 밖의 워드라인에 대해서는 그보다 낮은 레벨의 패스 전압을 인가한다. 따라서, 특정 셀의 비트라인이 로우 레벨인 상태에서, 워드 라인에 프로그램 전압이 인가되면 해당 셀은 프로그램이 되고 그 밖의 셀들은 소거 상태로 유지된다.
한편, 상기 프로그램 전압은 ISPP(Incremental Step Pulse Programming) 방식에 따라, 프로그램 전압이 일정양 만큼 증가되면서 수차례 반복하여 인가된다. 이와 같은 과정에 따라, 프로그램 대상 셀들의 문턱전압이 특정 전압이상으로 상승하면 프로그램 동작을 중단한다. 이와 같이 해당 셀들의 문턱전압이 특정 전압이상으로 상승하였는지 여부를 판단하는 단계를 검증 동작이라고 한다. 이를 좀더 구체적으로 살펴보기로 한다.
먼저, 제1 검증 전압(PV(i))을 기준으로 검증동작을 실시한다(단계 230).
검증하고자 하는 셀의 비트라인을 하이레벨로 프리차지 시킨상태에서 워드라인에 대해서는 검증 전압(PV(i))을, 그 밖에 워드라인에 대해서는 패스 전압을 인가한다.
해당 셀이 프로그램된 경우라면, 즉 해당 셀의 문턱전압이 검증 전압(PV(i))보다 크다면 해당 셀이 턴온되지 않게 되므로 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되지 않고 비트라인의 전압 레벨이 하이레벨로 유지된다.
그러나 해당 셀이 프로그램되지 않은 경우라면(소거대상이거나 프로그램 대상이면서 프로그램되지 않은 경우), 즉 해당 셀의 문턱전압이 검증 전압(PV(i))보다 작다면 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되 고 그에 따라 하이레벨로 프리차지 되었던 비트라인의 전압 레벨이 로우 레벨로 천이된다. 상기와 같이 프로그램되었는지 여부에 따라 비트라인의 전압레벨이 상이해지므로, 이를 감지노드에 인가시켜 페이지 버퍼의 레지스터에 저장한다.
다음으로, 제2 검증 전압(PV(i+1))을 기준으로 검증동작을 실시한다(단계 240).
상기 단계(230)의 검증 동작과 거의 동일한 원리를 이용하여 수행된다. 다만, 상기 검증하고자 하는 워드라인에 대해서는 제2 검증 전압(PV(i+1))을 인가한다는 점에서 상이하다.
다음으로, 제3 검증 전압(PV(i+2))을 기준으로 검증동작을 실시한다(단계 250).
상기 단계(230)의 검증 동작과 거의 동일한 원리를 이용하여 수행된다. 다만, 상기 검증하고자 하는 워드라인에 대해서는 제3 검증 전압(PV(i+2))을 인가한다는 점에서 상이하다.
다음으로, 제4 검증 전압(PV(i+3))을 기준으로 검증동작을 실시한다(단계 260).
상기 단계(230)의 검증 동작과 거의 동일한 원리를 이용하여 수행된다. 다만, 상기 검증하고자 하는 워드라인에 대해서는 제4 검증 전압(PV(i+3))을 인가한다는 점에서 상이하다.
상기와 같이 한번의 프로그램 펄스 인가 후에 제1 검증 전압 내지 제4 검증 전압을 연속적으로 인가하여 검증 동작을 실시한다.
그러나, 제1 검증 전압 이상으로 프로그램하려는 셀이 있다고 가정하면, 해당 셀이 제1 검증 전압이상으로 프로그램이 되지 않은 상황에서 제2 내지 제4 검증 전압 이상으로 프로그램되기는 힘들므로, 상기 제1 검증이 완료되지 않은 상황에서 제2 내지 제4 검증을 수행하는 것은 효율성이 떨어지는 문제점이 있다.
도 2c를 참조하면, 상기 내용을 좀 더 명확하게 이해할 수 있다.
도시된 바와 같이, 프로그램 전압이 인가된 후 각 상태별로 프로그램이 완료되었는지 여부를 확인하기 위해 서로 다른 검증전압이 네 번 인가된다.
즉, 한번의 프로그램 동작이 있은 후에는 제1 검증의 완료여부와 관계없이 제1 내지 제4 검증동작이 순차적으로 수행되고 있다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 프로그램 동작을 통해 외부에서 입력되는 데이터가 저장되는 메인 셀 어레이(310)와, 메인 셀에 저장시킬 데이터를 임시저장하거나 메인 셀에 저장된 데이터를 독출하여 임시저장하는 메인 셀 페이지 버퍼(312), 검증 동작을 위해 구비된 인디케이터 셀 어레이(320), 상기 인디케이터 셀 어레이에 저장시킬 데이터를 임시저장하거나 인디케이터 설에 저장된 데이터를 독출하여 임시저장하는 인디케이터 셀 페이지 버퍼(322)를 포함한다.
또한, 상기 인디케이터 셀 페이지 버퍼에서 출력되는 검증 완료 신호에 따라 고전압 발생기의 동작 여부를 제어하는 제어 로직 회로(330), 상기 제어 로직 회로(330)에 의해 프로그램 전압, 각종 검증전압, 독출 전압 또는 소거 전압 등을 출력하는 고전압 발생기(340), 상기 발생된 고전압들을 상기 셀의 각 워드라인에 선택적으로 인가시키는 스위치 블록(350)을 포함한다.
상기 메인 셀 어레이(310)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, ..., BLm)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메인 셀 어레이는 상기 메모리 셀들이 직렬 접속된 다수의 스트링들을 포함하며, 특정 메모리 셀과 비트라인을 선택적으로 접속시키는 드레인 선택 트랜지스터(DSL)들과, 특정 메모리 셀과 공통 소스라인을 선택적으로 접속시키는 소스 선택 트랜지스터(SSL)들을 포함한다.
상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 메인 셀의 페이지 버퍼(312)는 도면을 통해 살펴보기로 한다.
도 4는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치에 사용되는 페이지 버퍼를 도시한 도면이다.
상기 불휘발성 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와 페이지 버퍼를 포함한다.
상기 페이지 버퍼는 특정 비트라인(BLe 또는 BLo)과 감지노드(SO)를 선택적으로 접속시키는 비트라인 선택부(400), 특정 데이터를 저장하는 제1 레지스터(410) 및 제2 레지스터(420), 상기 제1 레지스터(410)에 저장된 데이터와 제2 레지스터(420)에 저장된 데이터를 비교하여 상기 감지노드(SO)로 전달하는 데이터 비교부(430), 데이터 입력부(440)를 포함한다.
상기 비트라인 선택부(400)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N406)와, 오드 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N408)를 포함한다.
따라서, 특정 비트라인 선택신호(BSLe 또는 BSLo)의 전압 레벨에 따라, 특정 비트라인과 감지노드를 선택적으로 접속시키게 된다.
또한, 상기 비트라인 선택부(400)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 이븐 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N102), 오드 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N404)를 포함한다.
따라서, 특정 비트라인을 제어신호의 전압레벨에 따라 하이레벨로 프리차지 시키거나 로우레벨로 디스차지 시키게 된다.
상기 제1 레지스터(410)는 두 개의 인버터(IV414, IV416)로 구성된 래치(412), 상기 래치의 제1 노드(MSB)와 접속된 NMOS 트랜지스터(N412), 상기 래치의 제2 노드(MSB_N)와 접속된 NMOS 트랜지스터(N414) 및 인버터(IV412), 상기 제2 노드의 전압레벨의 따라 턴온되어 하이레벨 전압(Vdd)을 MSB 검증신호(MSBVER_N)로 출력하는 PMOS 트랜지스터(P412)를 포함한다. 또한 상기 NMOS 트랜지스터(N412, N414)의 접속노드(N4)와 접지사이에 접속된 NMOS 트랜지스터(N416)를 포함한다.
상기 NMOS 트랜지스터(N412)는 상기 제1 노드(MSB)와 접속노드(N4)사이에 접속되어 MSB 리셋신호(MSBRST)에 응답하여 턴온되며, NMOS 트랜지스터(N414)는 상기 제2 노드(MSB_N)와 접속노드(N4)사이에 접속되어 MSB 셋신호(MSBSET)에 응답하여 턴온된다.
상기 NMOS 트랜지스터(N416)는 접속노드(N4)와 접지사이에 접속되며, 감지 노드(SO)의 전압레벨에 따라 턴온되어 상기 접속노드(N4)에 접지전압을 공급한다.
상기 제2 레지스터(420)는 두 개의 인버터(IV424, IV426)로 구성된 래치(422), 상기 래치의 제1 노드(LSB)와 접속된 NMOS 트랜지스터(N422), 상기 래치의 제2 노드(LSB_N)와 접속된 NMOS 트랜지스터(N424) 및 인버터(IV422), 상기 제2 노드의 전압레벨에 따라 턴온되어 하이레벨 전압(Vdd)을 검증신호(LSBVER_N)로 출력하는 PMOS 트랜지스터(P422)를 포함한다. 또한 상기 NMOS 트랜지스터(N422, N424)의 접속노드(N9)와 접지사이에 접속된 NMOS 트랜지스터(N426)를 포함한다.
상기 NMOS 트랜지스터(N422)는 상기 제1 노드(LSB)와 접속노드(N9)사이에 접속되어 LSB 리셋신호(LSBRST)에 응답하여 턴온되며, NMOS 트랜지스터(N424)는 상기 제2 노드(LSB_N)와 접속노드(N9)사이에 접속되어 하위비트 셋신호(LSBSET)에 응답하여 턴온된다.
상기 NMOS 트랜지스터(N426)는 접속노드(N9)와 접지사이에 접속되며, 감지 노드(SO)의 전압레벨에 따라 턴온되어 상기 접속노드(N9)에 접지전압을 공급한다.
상기 데이터 비교부(430)는 상위비트 프로그램 신호(MSBPROG)에 응답하여 상기 제1 레지스터(410)에 저장된 데이터와 제2 레지스터(420)에 저장된 데이터의 논리곱 데이터를 상기 감지노드(SO)로 전달한다.
상기 데이터 비교부(430)는 제1 비교 회로(432)와 제2 비교 회로(434)를 포함한다. 상기 제1 비교 회로(432)는 NMOS 트랜지스터(N432, N436)를 포함한다. 상기 NMOS 트랜지스터(N432, N436)는 상기 감지 노드(SO)와 노드(N7)사이에 직렬 연결된다. NMOS 트랜지스터(N432)는 상위비트 프로그램 신호(MSBPROG)에 응답하여 턴온되고, NMOS 트랜지스터(N436)는 노드(N12)의 전위에 응답하여 턴온되어 상기 감지 노드(SO)와 상기 노드(N7)를 연결하거나 분리한다.
상기 제2 비교 회로(434)는 NMOS 트랜지스터(N434, N438)를 포함한다. 상기 NMOS 트랜지스터(N434, N438)는 상기 감지 노드(SO)와 상기 노드(N12) 사이에 직렬 연결된다. NMOS 트랜지스터(N434)는 상기 상위비트 프로그램 신호(MSBPROG)에 응답 하여 턴온되고, NMOS 트랜지스터(N438)는 상기 노드(N7)의 전위에 응답하여 턴온되어 상기 감지 노드(SO)와 상기 노드(N12)를 연결하거나 분리한다.
상기 데이터 비교부(430)의 동작시에는 프리차지용 트랜지스터(P450)를 일정기간 턴온시켜 감지 노드(SO)를 하이 레벨로 프리차지 시킨 상태에서, 하이레벨의 상위비트 프로그램 신호(MSBPROG)를 인가하게 된다. 이때, 제1 비교 회로(432)의 노드(N7)와 제2 비교 회로(434)의 노드(N12)의 전압 레벨에 따라, 감지 노드(SO)의 전압 레벨이 달라지는데, 그 상태는 다음 표와 같다.
비교회로 동작여부 N7 노드 전위 N12 노드 전위 감지 노드(SO) 전위
N436,N438 TR 턴온 High High High
N438 TR 턴온 High Low Low
N436 TR 턴온 Low High Low
N436,N438 TR 턴오프 Low Low 프리차지 레벨유지
표와 같이 제1 비교 회로(432)의 노드(N7)와 제2 비교 회로(434)의 노드(N12)의 전압 레벨에 따라 NMOS 트랜지스터(N436, N438)의 턴온 여부가 결정되며, 그에 따라 각 노드의 전위가 감지 노드(SO)에 영향을 주게 되는지 결정된다. 다만, 두 노드의 전위가 모두 로우 레벨인 경우에는 두 트랜지스터 모두가 턴오프되어 상기 논리곱 데이터 전송을 중단하며, 이때는 감지 노드(SO)의 전위는 프리차지된 레벨에 따라 결정된다.
상기 데이터 입력 회로(440)는 NMOS 트랜지스터(N442, N444)를 포함한다. NMOS 트랜지스터(N442)는 상기 제1 노드(MSB)와 입출력 단자(YA) 사이에 연결되고, 데이터 입력 신호(DATALOAD)에 응답하여 턴온된다. 상기 NMOS 트랜지스터(N442)가 턴온될때 상기 입출력 단자(YA)의 데이터를 상기 제1 레지스터(410)의 제1 노드(MSB)에 전달한다. NMOS 트랜지스터(N444)는 상기 제2 노드(MSB_N)와 상기 입출 력 단자(YA) 사이에 연결되고, 반전 데이터 입력 신호(DATALOAD_N)에 응답하여 턴온된다. 상기 NMOS 트랜지스터(N444)가 턴온될때 상기 입출력 단자(YA)의 데이터를 상기 제2 노드(MSB_N)에 전달한다.
따라서, 상기 입출력 단자(YA)를 접지시킨 상태에서 하이레벨의 입력 신호(DATALOAD)가 인가되면, NMOS 트랜지스터(N442)가 턴온되어 제1 노드(MSB)가 로우레벨이 되고, 이와 반대로 하이레벨의 입력 신호(DATALOAD_N)가 인가되면, NMOS 트랜지스터(N444)가 턴온되어 제2 노드(MSB_N)가 로우레벨이 되면서 데이터가 입력된다.
한편, 각 비트 레지스터의 노드(N7, N12)와 감지 노드(SO) 사이에는 데이터 전송용 트랜지스터(N456, N458)가 연결되어 있다. 상기 NMOS 트랜지스터(N456)는 상기 감지 노드(SO)와 상기 노드(N4) 사이에 연결되고, 데이터 전송 신호(DATTRAN)에 응답하여 턴온된다. 따라서, 상기 NMOS 트랜지스터(N456)의 턴온시에는 상기 노드(N7)의 데이터를 상기 감지 노드(SO)에 전달한다.
상기 NMOS 트랜지스터(N458)는 상기 감지 노드(SO)와 상기 노드(N7) 사이에 연결되고, 하위비트 프로그램 신호(LSBPROG)에 응답하여 턴온된다. 따라서, 상기 NMOS 트랜지스터(N458)의 턴온시에는 상기 노드(N12)의 데이터를 상기 감지 노드(SO)에 전달한다.
또한, 전원 전압(VDD)과 상기 감지 노드(SO) 사이에 접속된 프리차지용 PMOS 트랜지스터(P450)는 로우레벨의 프리차지 신호(PRECH_N)에 응답하여 턴온된다. 상 기 PMOS 트랜지스터(450)가 턴온될때 상기 전원 전압(VDD)이 상기 감지 노드(SO)에 인가되어 상기 감지 노드(SO)가 상기 전원 전압(VDD) 레벨로 프리차지된다.
또한, 상기 노드(N7, N12)에 인가되는 데이터를 외부 단자로 전달하는 데이터 패스용 트랜지스터들(N450, N452, N454)을 포함한다.
MSB 패스소자(N452)는 NMOS 트랜지스터로 구현되고, 노드(N7) 및 노드(N8) 간에 연결되어 MSB 패스신호(MSBPASS)에 응답하여 동작한다. LSB 패스소자(N454)는 NMOS 트랜지스터로 구현되고, 노드(N12) 및 노드(N8) 간에 연결되어 LSB 패스신호(LSBPASS)에 응답하여 동작한다. 데이터 패스소자(N450)는 NMOS 트랜지스터로 구현되고 패스신호(PASS)에 응답하여 노드(N8)에 인가된 전압을 인버터(IV450)로 전달한다.
다만, 상기와 같은 페이지 버퍼는 하나의 실시예에 불과하며 발명의 내용에 따라 다른 형태의 페이지 버퍼를 사용할 수 있다. 즉, 3 비트 MLC 동작을 원활히 하기위해 3개의 래치를 포함하는 페이지 버퍼를 사용할 수 도 있다.
다음으로, 상기 인디케이터 셀 어레이(320)를 살펴보기로 한다. 상기 인디케이터 셀은 본원 발명의 특징적 구성요소로서 메인 셀의 프로그램 여부를 검증시 메인 셀을 대신하여 상기 검증의 대상이 되며, 특정 검증전압을 기준으로 해서 검증동작이 완료되었는지 여부를 판단하는데 사용된다. 즉, 상기 인디케이터 셀에 대하여 특정 검증 전압을 기준으로 검증동작을 수행해서 해당 검증 동작이 완료되면 그 보다 높은 검증 전압을 기준으로 하는 검증 동작을 수행한다. 따라서, 메인 셀에 포함된 메모리 셀과 동일한 특성을 갖는 메모리 셀을 포함하며, 인디케이터 셀 블럭의 구성도 메인 셀 블럭과 동일하게 구성한다.
즉, 도 3의 점선안에 도시된 바와 같이 인디케이터 셀들이 직렬 접속된 다수의 스트링들을 포함하며, 특정 인디케이터 셀과 비트라인을 선택적으로 접속시키는 드레인 선택 트랜지스터(DSL)들과, 특정 메모리 셀과 공통 소스라인을 선택적으로 접속시키는 소스 선택 트랜지스터(SSL)들을 포함한다.
다음으로, 인디케이터 셀 페이지 버퍼(322)를 살펴보기로 한다.
상기 인디케이터 셀 페이지 버퍼(322)는 상기 인디케이터 셀에 저장시킬 데이터를 임시저장하거나 인디케이터 설에 저장된 데이터를 독출하여 임시저장한다. 따라서, 앞서 설명한 메인 셀 페이지 버퍼(312)와 동일하게 구성한다.
한편, 상기 인디케이터 셀 페이지 버퍼(322)는 특정 검증 전압을 기준으로 하여 검증 동작을 수행한 후 해당 검증 동작이 완료되면 검증 완료 신호를 출력하여 제어 로직 회로(330)에 입력시킨다.
상기 검증 완료 신호에 대하여 보다 상세히 살펴보기 위하여 도 4를 다시 참조한다.
외부에서 입력되는 데이터에 따라 제1 레지스터(410)의 제2 노드(MSB_N)에 '0' 또는 '1' 데이터가 저장된다. 상기 제2 노드(MSB_N)에 '0' 데이터가 저장된 경우는 프로그램 대상이고 '1' 데이터가 저장된 경우는 소거 대상이라고 가정한다.
상기 제2 노드(MSB_N)에 저장된 데이터가 감지노드를 거쳐 비트라인에 인가되고 각 데이터에 따라, 비트라인에 인가되는 전압이 로우레벨 또는 하이레벨 값을 갖게되며, 비트라인에 인가된 전압에 따라 프로그램 동작이 진행된다.
한편 검증 동작을 수행하면, 프로그램 여부에 따라 비트라인의 전압 레벨이 달라지는데, 해당 셀이 검증전압 이상으로 프로그램된 경우에는 하이레벨 전압을 유지하고 그렇지 않은 경우에는 로우 레벨 전압을 갖게 된다. 비트라인의 전압은 감지노드에 인가되고 감지노드에 인가되는 전압에 따라 제1 레지스터의 NMOS 트랜지스터(N416)의 턴온 여부가 결정된다.
해당 셀이 검증 전압 이상으로 프로그램된 경우에는 상기 감지노드에 하이레벨 전압이 인가되어 제1 레지스터의 NMOS 트랜지스터(N416)가 턴온 된다. 그러나, 그렇지 못한 경우에는 상기 감지노드에 로우레벨 전압이 인가되어 제1 레지스터의 NMOS 트랜지스터(N416)는 턴 오프된다.
한편, 상기 검증 동작 동안에는 제1 레지스터의 NMOS 트랜지스터(N412)에 하이레벨의 MSBRST 신호가 인가된다. 따라서, 해당 셀이 검증 전압 이상으로 프로그램된 경우에는 상기 NMOS 트랜지스터(N412, N416)가 모두 턴온되어 제2 노드에 하이 레벨 데이터, 즉 '1' 데이터가 저장된다.
한편, 해당 셀이 프로그램 대상이었던 셀로서 제2 노드에 '0' 데이터가 저장되었던 경우에, 해당 셀이 검증전압 이상으로 프로그램되지 않으면 감지노드가 로우레벨 값을 갖게된다. 따라서, 상기 NMOS 트랜지스터(N416)가 턴온되지 않게 되어 '0' 데이터가 그대로 유지된다.
한편, 해당 셀이 소거 대상이었던 셀로서 제2 노드에 '1' 데이터가 저장되었던 경우에는, 해당 셀이 프로그램되지 않았을 것이므로 감지노드가 로우레벨 값을 갖게된다. 따라서, 상기 NMOS 트랜지스터(N416)가 턴온되지 않게 되어 '1' 데이터가 그대로 유지된다.
결국, 프로그램 대상이었으나 검증 전압 이상으로 프로그램되지 않은 경우에 한하여 제2 노드에 '0' 데이터가 저장된다.
프로그램 펄스를 반복적으로 인가하여 프로그램 대상인 셀이 모두 검증 전압 이상으로 프로그램된 경우에는 각 페이지 버퍼의 제2 노드(MSB_N)에 '1' 데이터가 저장되며, 이는 PMOS 트랜지스터(P412)의 게이트에 인가되어 해당 트랜지스터를 턴오프 시키는바 MSB 검증신호(MSBVER_N)를 플로팅 상태로 만들게 된다. 이 신호는 상기 제어 로직 회로(330)에 인가된다.
한편, 상기와 같은 검증동작은 제2 레지스터에서도 동일하게 수행될 수 있으며, 검증결과 LSB 검증신호(MSBVER_N)가 출력되는 과정도 동일하다.
이제 본원 발명의 검증 동작을 살펴보기로 한다.
도 5는 본원 발명의 일 실시예에 따른 멀티 레벨 셀 프로그램 검증 동작을 도시한 순서도이며, 도 6은 본원 발명의 일 실시예에 따른 인디케이터 셀과 인디케이터 셀 페이지 버퍼를 도시한 회로도이다.
먼저 프로그램 동작에 앞서, 메인 셀 어레이(310)에 대하여 프로그램하고자 하는 데이터를 메인 셀 페이지 버퍼(312)에 입력시킨다(단계 510).
각 셀들은 비트라인을 통하여 페이지 버퍼에 접속되는데, 특정 셀에 대하여 프로그램하고자 하는 데이터를 페이지 버퍼에 포함된 각 레지스터에 입력시켜 저장한다.
다음으로, 인디케이터 셀 어레이(320)에 대하여 프로그램하고자 하는 데이터를 인디케이터 셀 페이지 버퍼(322)에 입력시킨다(단계 520).
도 6을 참조하여 좀 더 상세히 살펴보면, 상기 인디케이터 셀 블럭(320)은 제1 검증전압(PV(i))을 기준으로 하는 제1 검증동작을 실시할 제1 셀(610), 제2 검증전압(PV(i+1))을 기준으로 하는 제2 검증동작을 실시할 제2 셀(620), 제3 검증전압(PV(i+2))을 기준으로 하는 제3 검증동작을 실시할 제3 셀(630), 제4 검증전압(PV(i+3))을 기준으로 하는 제4 검증동작을 실시할 제4 셀(640)을 포함한다.
이때, 실시예에 따라 각 셀은 복수의 셀로 구성될 수 있다. 즉, 각 검증동작이 실시되는 셀이 복수개가 될 수 있으며, 복수개의 셀중 하나의 셀이 검증전압 이상으로 프로그램된 경우 다음 검증전압을 기준으로 하는 검증동작을 실시하도록 구성할 수 있다. 즉, 제1 검증동작을 실시할 복수의 셀들을 포함하는 제1 셀그룹, 제2 검증동작을 실시할 복수의 셀들을 포함하는 제2 셀그룹, 제3 검증동작을 실시할 복수의 셀들을 포함하는 제3 셀그룹, 제4 검증동작을 실시할 복수의 셀들을 포함하는 제4 셀그룹등이 포함되도록 구성한다.
또한, 인디케이터 셀 페이지 버퍼(322)는 상기 제1 셀(610)에 입력할 데이터를 임시저장하는 제1 페이지 버퍼(612), 상기 제2 셀(620)에 입력할 데이터를 임시 저장하는 제2 페이지 버퍼(622), 상기 제3 셀(630)에 입력할 데이터를 임시저장하는 제3 페이지 버퍼(632), 상기 제4 셀(640)에 입력할 데이터를 임시저장하는 제4 페이지 버퍼(642)를 포함한다.
따라서, 제1 페이지 버퍼에는 도 2a에서 인디케이터 셀의 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되고, 제2 페이지 버퍼에는 인디케이터 셀의 문턱전압이 제2 검증 전압보다 높고 제3 검증전압보다 낮도록 설정하는 데이터가 저장된다.
또한, 제3 페이지 버퍼에는 인디케이터 셀의 문턱전압이 제3 검증 전압보다 높고 제4 검증전압보다 낮도록 설정하는 데이터가 저장되고, 제4 페이지 버퍼에는 인디케이터 셀의 문턱전압이 제4 검증 전압보다 높도록 설정하는 데이터가 저장된다. 그리고 상기 각 페이지 버퍼는 해당 셀이 검증전압이상으로 프로그램된 경우 앞서 언급한 검증 완료신호를 출력한다.
한편, 상기 각 셀이 복수로 구성된 경우에는 각 셀그룹과 접속되는 복수의 페이지 버퍼 그룹이 포함되도록 구성한다. 즉, 상기 제1 셀그룹과 접속되는 제1 페이지 버퍼 그룹, 상기 제2 셀그룹과 접속되는 제2 페이지 버퍼 그룹, 상기 제3 셀그룹과 접속되는 제3 페이지 버퍼 그룹, 상기 제4 셀그룹과 접속되는 제4 페이지 버퍼 그룹등이 포함된다.
한편, 상기 도시된 예는 3 비트 멀티 레벨 셀 프로그램 방식을 기준으로 도시한 것이며, 2비트 멀티 레벨 셀 프로그램 방식에는 더 적은 수의 인디케이터 셀 만으로도 검증 동작이 가능하다. 바람직하게는 n 비트 멀티 레벨 셀 프로그램을 하고자 하는 경우 2^(n-1)개의 인디케이터 셀 및 인디케이터 페이지 버퍼가 필요하게 된다.
한편, 실시예에 따라 상기 제4 검증동작을 실시하는 제4 셀을 포함하지 않도록 구성할 수 있다. 왜냐하면, 제4 검증동작은 최후에 일어나는 동작이기 때문에, 즉 제4 검증 동작의 완료여부에 따라 진행될 제5 검증동작이 없기 때문에, 제4 셀에 의한 검증동작의 완료여부는 사용되지 않기 때문이다.
도 7은 본원 발명의 또 다른 실시예에 따른 인디케이터 셀과 인디케이터 셀 페이지 버퍼를 도시한 회로도이다.
상기 인디케이터 셀 블럭(320)은 제1 검증전압(PV(i))을 기준으로 하는 제1 검증동작을 실시할 제1 셀(710), 제2 검증전압(PV(i+1))을 기준으로 하는 제2 검증동작을 실시할 제2 셀(720), 제3 검증전압(PV(i+2))을 기준으로 하는 제3 검증동작을 실시할 제3 셀(730)을 포함한다.
또한, 인디케이터 셀 페이지 버퍼(322)는 상기 제1 셀(610)에 입력할 데이터를 임시저장하는 제1 페이지 버퍼(712), 상기 제2 셀(620)에 입력할 데이터를 임시저장하는 제2 페이지 버퍼(722), 상기 제3 셀(630)에 입력할 데이터를 임시저장하는 제3 페이지 버퍼(732)를 포함한다.
따라서, 제1 페이지 버퍼에는 도 2a에서 인디케이터 셀의 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되고, 제2 페이 지 버퍼에는 인디케이터 셀의 문턱전압이 제2 검증 전압보다 높고 제3 검증전압보다 낮도록 설정하는 데이터가 저장된다.
또한, 제3 페이지 버퍼에는 인디케이터 셀의 문턱전압이 제3 검증 전압보다 높고 제4 검증전압보다 낮도록 설정하는 데이터가 저장된다.
또한, 앞서 언급한 바와 같이 최후의 검증동작을 수행하는 셀과 페이지 버퍼를 포함하지 않도록 구성하는 경우에는 2^(n-1)-1개의 인디케이터 셀 및 인디케이터 페이지 버퍼가 필요하게 된다.
다음으로, 다시 도 5를 참조하면, 상기 각 페이지 버퍼에 입력된 데이터를 비트라인에 인가시키고 프로그램 동작을 실시한다(단계 530).
메인 셀 뿐만 아니라 인디케이터 셀에 대해서도 각 페이지 버퍼에 입력된 데이터를 비트라인에 인가시키고 프로그램 동작을 실시한다. 메인 셀과 인디케이터 셀은 동일한 워드라인에 의해 접속되므로 동일하게 프로그램 전압이 인가된다.
상기 페이지 버퍼에 저장된 데이터는 각 비트라인에 인가되는데, 저장된 데이터에 따라 비트라인의 전압 레벨이 하이 레벨이 되거나 로우 레벨이 된다. 상기 비트라인과 수직으로 접속된 워드라인에 대해서 프로그램 전압을 인가하는데, 프로그램 하고자 하는 셀과 접속된 워드라인에 대해서만 프로그램 전압을 인가하고 그 밖의 워드라인에 대해서는 그보다 낮은 레벨의 패스 전압을 인가한다. 따라서, 특정 셀의 비트라인이 로우 레벨인 상태에서, 워드 라인에 프로그램 전압이 인가되면 해당 셀은 프로그램이 되고 그 밖의 셀들은 소거 상태로 유지된다.
한편, 상기 프로그램 전압은 ISPP(Incremental Step Pulse Programming) 방식에 따라, 프로그램 전압이 일정양 만큼 증가되면서 수차례 반복하여 인가된다.
이제 검증 동작에 대해서 살펴보기로 한다.
먼저, 제1 검증 전압(PV(i))을 기준으로 검증동작을 실시한다(단계 540).
이때, 상기 검증동작은 제1 셀(610)의 문턱전압이 제1 검증 전압(PV(i))보다 큰지 여부를 판단하는 과정이다. 이를 위해, 검증하고자 하는 셀의 비트라인을 하이레벨로 프리차지 시킨상태에서 워드라인에 대해서는 검증 전압(PV(i))을, 그 밖에 워드라인에 대해서는 패스 전압을 인가한다.
한편, 이와 같은 검증동작은 인디케이터 셀 뿐만 아니라 동일한 페이지에 포함된 메인 셀에 대해서도 수행된다. 즉, 메인 셀에 대해서도 제1 검증 전압을 기준으로 검증동작이 수행되는 것이다.
해당 셀이 프로그램된 경우라면, 즉 해당 셀의 문턱전압이 검증 전압(PV(i))보다 크다면 해당 셀이 턴온되지 않게 되므로 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되지 않고 비트라인의 전압 레벨이 하이레벨로 유지된다.
그러나 해당 셀이 프로그램되지 않은 경우라면(소거대상이거나 프로그램 대상이면서 프로그램되지 않은 경우), 즉 해당 셀의 문턱전압이 검증 전압(PV(i))보다 작다면 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되고 그에 따라 하이레벨로 프리차지 되었던 비트라인의 전압 레벨이 로우 레벨로 천이된다. 상기와 같이 프로그램되었는지 여부에 따라 비트라인의 전압레벨이 상이해 지므로, 이를 감지노드에 인가시켜 페이지 버퍼의 레지스터에 저장한다.
이와 같은 검증 동작에 따라 제1 검증 전압 이상으로 문턱전압이 상승한 경우에 한하여 제2 검증 전압을 기준으로 하는 검증동작 단계로 넘어가며 그렇지 않은 경우에는 다시 프로그램 동작(단계 530) 및 제1 검증동작을 순차적으로 반복 실시한다(단계 542).
한편, 제1 셀(610)의 문턱전압이 제1 검증 전압 이상으로 상승하지 못한 경우에는 제1 페이지 버퍼(612)에서 하이레벨의 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제1 검증전압이 계속 인가되도록 고전압 발생기(340)를 제어한다.
그러나, 제1 셀(610)의 문턱전압이 제1 검증 전압 이상으로 상승한 경우에는 제1 페이지 버퍼(612)에서 플로팅 상태의 검증 완료 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제2 검증전압이 인가되도록 고전압 발생기(340)를 제어한다. 즉, 제2 검증전압을 기준으로 하는 검증동작을 실시한다.
즉, 통상의 경우와 달리 인디케이터 셀인 제1 셀이 제1 검증전압 이상으로 프로그램된 것이 확인된 후에 제2 검증 전압을 기준으로 하는 검증동작을 실시한다.
다음으로, 제2 검증 전압(PV(i+1))을 기준으로 검증동작을 실시한다(단계 550).
이때, 상기 검증동작은 제2 셀(620)의 문턱전압이 제2 검증 전압(PV(i+1))보다 큰지 여부를 판단하는 과정이다. 이를 위해, 검증하고자 하는 셀의 비트라인을 하이레벨로 프리차지 시킨상태에서 워드라인에 대해서는 검증 전압(PV(i+1))을, 그 밖에 워드라인에 대해서는 패스 전압을 인가한다.
한편, 이와 같은 검증동작은 인디케이터 셀 뿐만 아니라 동일한 페이지에 포함된 메인 셀에 대해서도 수행된다. 즉, 메인 셀에 대해서도 제2 검증 전압을 기준으로 검증동작이 수행되는 것이다.
해당 셀이 프로그램된 경우라면, 즉 해당 셀의 문턱전압이 검증 전압(PV(i+1))보다 크다면 해당 셀이 턴온되지 않게 되므로 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되지 않고 비트라인의 전압 레벨이 하이레벨로 유지된다.
그러나 해당 셀이 프로그램되지 않은 경우라면(소거대상이거나 프로그램 대상이면서 프로그램되지 않은 경우), 즉 해당 셀의 문턱전압이 검증 전압(PV(i+1))보다 작다면 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되고 그에 따라 하이레벨로 프리차지 되었던 비트라인의 전압 레벨이 로우 레벨로 천이된다. 상기와 같이 프로그램되었는지 여부에 따라 비트라인의 전압레벨이 상이해지므로, 이를 감지노드에 인가시켜 페이지 버퍼의 레지스터에 저장한다.
이와 같은 검증 동작에 따라 제2 검증 전압 이상으로 문턱전압이 상승한 경우에 한하여 제3 검증 전압을 기준으로 하는 검증동작 단계로 넘어가며 그렇지 않은 경우에는 다시 프로그램 동작(530), 상기 제1 검증 동작 및 제2 검증동작을 순 차적으로 반복 실시한다(단계 552).
한편, 제2 셀(620)의 문턱전압이 제2 검증 전압 이상으로 상승하지 못한 경우에는 제2 페이지 버퍼(622)에서 하이레벨의 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제2 검증전압이 계속 인가되도록 고전압 발생기(340)를 제어한다.
그러나, 제2 셀(620)의 문턱전압이 제2 검증 전압 이상으로 상승한 경우에는 제2 페이지 버퍼(622)에서 플로팅 상태의 검증 완료 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제3 검증전압이 인가되도록 고전압 발생기(340)를 제어한다. 즉, 제3 검증전압을 기준으로 하는 검증동작을 실시한다.
다음으로, 제3 검증 전압(PV(i+2))을 기준으로 검증동작을 실시한다(단계 560).
이때, 상기 검증동작은 제3 셀(630)의 문턱전압이 제3 검증 전압(PV(i+2))보다 큰지 여부를 판단하는 과정이다. 이를 위해, 검증하고자 하는 셀의 비트라인을 하이레벨로 프리차지 시킨상태에서 워드라인에 대해서는 검증 전압(PV(i+2))을, 그 밖에 워드라인에 대해서는 패스 전압을 인가한다.
한편, 이와 같은 검증동작은 인디케이터 셀 뿐만 아니라 동일한 페이지에 포함된 메인 셀에 대해서도 수행된다. 즉, 메인 셀에 대해서도 제3 검증 전압을 기준으로 검증동작이 수행되는 것이다.
해당 셀이 프로그램된 경우라면, 즉 해당 셀의 문턱전압이 검증 전압(PV(i+2))보다 크다면 해당 셀이 턴온되지 않게 되므로 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되지 않고 비트라인의 전압 레벨이 하이레벨로 유지된다.
그러나 해당 셀이 프로그램되지 않은 경우라면(소거대상이거나 프로그램 대상이면서 프로그램되지 않은 경우), 즉 해당 셀의 문턱전압이 검증 전압(PV(i+2))보다 작다면 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되고 그에 따라 하이레벨로 프리차지 되었던 비트라인의 전압 레벨이 로우 레벨로 천이된다. 상기와 같이 프로그램되었는지 여부에 따라 비트라인의 전압레벨이 상이해지므로, 이를 감지노드에 인가시켜 페이지 버퍼의 레지스터에 저장한다.
이와 같은 검증 동작에 따라 제3 검증 전압 이상으로 문턱전압이 상승한 경우에 한하여 제4 검증 전압을 기준으로 하는 검증동작 단계로 넘어가며 그렇지 않은 경우에는 다시 프로그램 동작(530), 상기 제1 검증 동작, 제2 검증 동작 및 제3 검증 동작을 순차적으로 반복 실시한다(단계 562).
한편, 제3 셀(630)의 문턱전압이 제3 검증 전압 이상으로 상승하지 못한 경우에는 제3 페이지 버퍼(632)에서 하이레벨의 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제3 검증전압이 계속 인가되도록 고전압 발생기(340)를 제어한다.
그러나, 제3 셀(630)의 문턱전압이 제3 검증 전압 이상으로 상승한 경우에는 제3 페이지 버퍼(632)에서 플로팅 상태의 검증 완료 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워 드라인에 제4 검증전압이 인가되도록 고전압 발생기(340)를 제어한다. 즉, 제4 검증전압을 기준으로 하는 검증동작을 실시한다.
다음으로, 제4 검증 전압(PV(i+3))을 기준으로 검증동작을 실시한다(단계 570).
이때, 상기 검증동작은 제4 셀(640)의 문턱전압이 제4 검증 전압(PV(i+3))보다 큰지 여부를 판단하는 과정이다. 이를 위해, 검증하고자 하는 셀의 비트라인을 하이레벨로 프리차지 시킨상태에서 워드라인에 대해서는 검증 전압(PV(i+3))을, 그 밖에 워드라인에 대해서는 패스 전압을 인가한다.
한편, 이와 같은 검증동작은 인디케이터 셀 뿐만 아니라 동일한 페이지에 포함된 메인 셀에 대해서도 수행된다. 즉, 메인 셀에 대해서도 제4 검증 전압을 기준으로 검증동작이 수행되는 것이다.
해당 셀이 프로그램된 경우라면, 즉 해당 셀의 문턱전압이 검증 전압(PV(i+3))보다 크다면 해당 셀이 턴온되지 않게 되므로 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되지 않고 비트라인의 전압 레벨이 하이레벨로 유지된다.
그러나 해당 셀이 프로그램되지 않은 경우라면(소거대상이거나 프로그램 대상이면서 프로그램되지 않은 경우), 즉 해당 셀의 문턱전압이 검증 전압(PV(i+3))보다 작다면 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링에 전류 경로가 형성되고 그에 따라 하이레벨로 프리차지 되었던 비트라인의 전압 레벨이 로우 레벨로 천이된다. 상기와 같이 프로그램되었는지 여부에 따라 비트라인의 전압레벨이 상이 해지므로, 이를 감지노드에 인가시켜 페이지 버퍼의 레지스터에 저장한다.
이와 같은 검증 동작에 따라 제4 검증 전압 이상으로 문턱전압이 상승한 경우에 한하여 프로그램 동작을 완료하며(574), 그렇지 않은 경우에는 다시 프로그램 동작(530), 상기 제1 검증 동작, 제2 검증 동작, 제3 검증 동작 및 제4 검증 동작을 순차적으로 반복 실시한다(단계 572).
한편, 제4 셀(640)의 문턱전압이 제4 검증 전압 이상으로 상승하지 못한 경우에는 제4 페이지 버퍼(642)에서 하이레벨의 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 워드라인에 제4 검증전압이 계속 인가되도록 고전압 발생기(340)를 제어한다.
그러나, 제4 셀(630)의 문턱전압이 제4 검증 전압 이상으로 상승한 경우에는 제4 페이지 버퍼(642)에서 플로팅 상태의 검증 완료 신호(MSBVER_N) 신호가 출력되며 이는 제어 로직 회로(330)로 입력된다. 그리고, 상기 제어 로직 회로(330)는 프로그램 전압의 인가를 중단하도록 고전압 발생기(340)를 제어한다.
한편, 도 7의 실시예와 같이 최후의 검증동작을 수행하는 인디케이터 셀과 인디케이터 셀 페이지버퍼를 포함하지 않는 경우에는 인디케이터 셀에서 수행되는 제4 검증동작을 수행하지 않을 수 있다. 다만, 이는 인디케이터 셀에서 수행되는 제4 검증동작을 수행하지 않는다는 것 일뿐, 메인 셀에서 수행되는 제4 검증동작은 정상적으로 수행된다.
이와 같이 인디케이터 셀의 문턱전압을 기준으로 검증동작을 실시하여, 인디케이터 셀이 특정 검증 전압이상으로 프로그램된 경우에 한하여, 그보다 높은 검증 전압을 기준으로 하는 검증동작을 실시한다.
이제 본원 발명의 실시예에 따른 프로그램 전압과 검증전압 인가 파형을 살펴보기로 한다.
도 8a는 2비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압을 도시한 파형도이고, 도 8b는 3비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압을 도시한 파형도이며, 도 8c는 4비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압을 도시한 파형도이다.
도 8a를 참조하면, 2 비트 멀티 레벨 셀 프로그램 방법의 경우 제1 검증전압(PV1)과 제2 검증전압(PV3)에서 검증동작이 수행된다. 다만, 본원 발명에 따라 인디케이터 셀이 제1 검증전압(PV1)이상으로 프로그램된 경우에 한하여 제2 검증전압에 의한 검증동작이 수행된다. 한편, 제1 검증전압에 의한 검증과 제2 검증전압에 의한 검증동작이 수행되다가 제1 검증전압에 의한 검증이 완료되면 제2 검증전압에 의한 검증만 수행되게 된다.
도 8b를 참조하면, 3 비트 멀티 레벨 셀 프로그램 방법의 경우 제1 검증전압(PV1)과 제2 검증전압(PV3), 제3 검증전압(PV5), 제4 검증전압(PV7)에서 검증동 작이 수행된다. 다만, 본원 발명에 따라 인디케이터 셀이 제1 검증전압(PV1)이상으로 프로그램된 경우에 한하여 제2 검증전압에 의한 검증동작이 수행된다. 마찬가지로, 인디케이터 셀이 제2 검증전압(PV3)이상으로 프로그램된 경우에 한하여 제3 검증전압에 의한 검증동작이 수행되고, 인디케이터 셀이 제3 검증전압(PV1)이상으로 프로그램된 경우에 한하여 제4 검증전압에 의한 검증동작이 수행된다.
도 8c를 참조하면, 4 비트 멀티 레벨 셀 프로그램 방법의 경우 제1 검증전압(PV1)과 제2 검증전압(PV3), 제3 검증전압(PV5), 제4 검증전압(PV7), 제5 검증전압(PV9), 제6 검증전압(PV11), 제7 검증전압(PV13), 제8 검증전압(PV15)에서 검증동작이 수행된다. 다만, 본원 발명에 따라 인디케이터 셀이 제1 검증전압(PV1)이상으로 프로그램된 경우에 한하여 제2 검증전압에 의한 검증동작이 수행된다. 마찬가지로, 인디케이터 셀이 제2 검증전압(PV3)이상으로 프로그램된 경우에 한하여 제3 검증전압에 의한 검증동작이 수행되고, 인디케이터 셀이 제3 검증전압(PV1)이상으로 프로그램된 경우에 한하여 제4 검증전압에 의한 검증동작이 수행된다. 또한, 인디케이터 셀이 제4 검증전압이상으로 프로그램된 경우에 한하여 제5 검증전압에 의한 검증동작이 수행되고, 인디케이터 셀이 제5 검증전압이상으로 프로그램된 경우에 한하여 제6 검증전압에 의한 검증동작이 수행되고, 인디케이터 셀이 제6 검증전압이상으로 프로그램된 경우에 한하여 제7 검증전압에 의한 검증동작이 수행되고, 인디케이터 셀이 제7 검증전압이상으로 프로그램된 경우에 한하여 제8 검증전압에 의한 검증동작이 수행된다.
도 1a 내지 1d는 멀티 레벨 셀 프로그램에 의한 문턱 전압 분포를 나타내는 도면이다.
도 2a는 3 비트 멀티 레벨 셀 프로그램에 의한 문턱전압의 분포를 도시한 도면이다. 도 2b는 상기 3비트 멀티 레벨 셀 프로그램을 위한 통상적인 검증 동작을 도시한 순서도이다.
도 2c는 상기 3비트 멀티 레벨 셀 프로그램시 통상적으로 인가되는 프로그램 전압과 검증전압을 도시한 파형도이다.도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
도 4는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치에 사용되는 페이지 버퍼를 도시한 도면이다.
도 5는 본원 발명의 일 실시예에 따른 멀티 레벨 셀 프로그램 검증 동작을 도시한 순서도이다.
도 6은 본원 발명의 일 실시예에 따른 인디케이터 셀과 인디케이터 셀 페이지 버퍼를 도시한 회로도이다.
도 7은 본원 발명의 또 다른 실시예에 따른 인디케이터 셀과 인디케이터 셀 페이지 버퍼를 도시한 회로도이다.
도 8a는 2비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압을 도시한 파형도이다.
도 8b는 3비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압 을 도시한 파형도이다.
도 8c는 4비트 멀티 레벨 셀 프로그램시 인가되는 프로그램 전압과 검증전압을 도시한 파형도이다.
<도면의 주요 부분에 대한 설명>
310: 메인 셀 어레이 312: 메인 셀 페이지 버퍼
320: 인디케이터 셀 어레이 322: 인디케이터 셀 페이지 버퍼
330: 제어 로직 회로 340: 고전압 발생기
350: 스위치 블록

Claims (22)

  1. 복수의 메인 셀 및 인디케이터 셀에 대하여 서로 다른 문턱 전압이 설정되도록 각 셀 별로 상이한 데이터를 인가시키는 단계와,
    상기 메인 셀 및 인디케이터 셀에 대하여 프로그램 동작을 하는 단계와,
    상기 메인 셀 및 인디케이터 셀에 대하여 제1 검증전압을 기준으로 제1 검증동작을 수행하는 단계와,
    상기 인디케이터 셀들 중 상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커질때까지 상기 프로그램 동작과 제1 검증동작을 순차적으로 반복 수행하는 단계와,
    상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커지면 상기 메인 셀에 대하여 제2 검증전압을 기준으로 제2 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  2. 제1항에 있어서, 상기 메인 셀에 대하여 제2 검증 동작의 수행이 완료될때까지 상기 프로그램 동작, 상기 제1 검증 동작 및 상기 제2 검증 동작을 순차적으로 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  3. 제2항에 있어서, 상기 순차적으로 반복 수행하는 단계는 상기 메인 셀에 대 하여 제1 검증 동작의 수행이 완료된 경우 제1 검증 동작의 수행을 중단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  4. 제1항에 있어서, 상기 제1 검증동작을 수행하는 단계는 문턱전압이 상기 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 데이터가 인가된 제1 셀의 워드라인에 제1 검증 전압을 인가하여 검증동작을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  5. 제1항에 있어서, 상기 제2 검증동작을 수행하는 단계는 문턱전압이 상기 제2 검증 전압보다 높도록 데이터가 인가된 제2 셀의 워드라인에 제2 검증 전압을 인가하여 검증동작을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  6. 제1항에 있어서, 상기 프로그램 동작을 수행하는 단계는 프로그램 동작이 반복될 때마다 프로그램 전압을 일정레벨 상승시켜 인가하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  7. 메인 셀의 프로그램 여부 검증시 검증의 대상이 되는 복수의 인디케이터 셀과,
    상기 인디케이터 셀의 프로그램 여부에 따라 검증 완료 신호를 출력하는 인디케이터 셀 페이지 버퍼와,
    상기 검증 완료 신호에 따라 고전압 발생기를 제어하여 검증 전압 공급 조건을 변경시키는 제어 로직 회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 인디케이터 셀은 N 비트 멀티 레벨 셀 프로그램 동작시에 2^(N-1)-1개 이상 포함되는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제7항에 있어서, 상기 인디케이터 셀은 2비트 멀티 레벨 셀 프로그램 방식이 적용되는 경우 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되는 제1 셀을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제7항에 있어서, 상기 인디케이터 셀은 3비트 멀티 레벨 셀 프로그램 방식이 적용되는 경우 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되는 제1 셀과,
    문턱전압이 상기 제2 검증 전압보다 높고 제3 검증전압보다 낮도록 설정하는 데이터가 저장되는 제2 셀과,
    문턱전압이 상기 제3 검증 전압보다 높고 제4 검증전압보다 낮도록 설정하는 데이터가 저장되는 제3 셀을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제7항에 있어서, 상기 인디케이터 셀은 2비트 멀티 레벨 셀 프로그램 방식이 적용되는 경우 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되는 복수의 셀이 포함된 제1 셀 그룹을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제7항에 있어서, 상기 인디케이터 셀은 3비트 멀티 레벨 셀 프로그램 방식이 적용되는 경우 문턱전압이 제1 검증 전압보다 높고 제2 검증전압보다 낮도록 설정하는 데이터가 저장되는 복수의 셀이 포함된 제1 셀그룹과,
    문턱전압이 상기 제2 검증 전압보다 높고 제3 검증전압보다 낮도록 설정하는 데이터가 저장되는 복수의 셀이 포함된 제2 셀그룹과,
    문턱전압이 상기 제3 검증 전압보다 높고 제4 검증전압보다 낮도록 설정하는 데이터가 저장되는 복수의 셀이 포함된 제3 셀그룹을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제9항에 있어서, 상기 제1 셀의 프로그램 여부에 따라 제1 검증 완료 신호를 출력하는 제1 셀 페이지 버퍼를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제10항에 있어서, 상기 제1 셀의 프로그램 여부에 따라 제1 검증 완료 신호를 출력하는 제1 셀 페이지 버퍼와,
    상기 제2 셀의 프로그램 여부에 따라 제2 검증 완료 신호를 출력하는 제2 셀 페이지 버퍼와,
    상기 제3 셀의 프로그램 여부에 따라 제3 검증 완료 신호를 출력하는 제3 셀 페이지 버퍼를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제11항에 있어서, 상기 제1 셀 그룹의 프로그램 여부에 따라 제1 검증 완료 신호를 출력하는 제1 셀 페이지 버퍼 그룹을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 제12항에 있어서, 상기 제1 셀 그룹의 프로그램 여부에 따라 제1 검증 완료 신호를 출력하는 제1 셀 페이지 버퍼 그룹과,
    상기 제2 셀 그룹의 프로그램 여부에 따라 제2 검증 완료 신호를 출력하는 제2 셀 페이지 버퍼 그룹과,
    상기 제3 셀 그룹의 프로그램 여부에 따라 제3 검증 완료 신호를 출력하는 제3 셀 페이지 버퍼 그룹을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  17. 제13항 또는 제14항에 있어서, 상기 제어 로직 회로는 제n 검증 완료 신호의 출력시에 제n+1 검증전압이 인가되도록 하는 것을 특징으로 하는 불휘발성 메모리 장치.
  18. 제15항 또는 제16항에 있어서, 상기 제어 로직 회로는 하나 이상의 제n 검증 완료 신호의 출력시에 제n+1 검증전압이 인가되도록 하는 것을 특징으로 하는 불휘발성 메모리 장치.
  19. 제15항 또는 제16항에 있어서, 상기 제어 로직 회로는 선정된 개수 이상의 제n 검증 완료 신호의 출력시에 제n+1 검증전압이 인가되도록 하는 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 복수의 메인 셀 및 인디케이터 셀에 대하여 서로 다른 문턱 전압이 설정되도록 각 셀 별로 상이한 데이터를 인가시키는 단계와,
    상기 메인 셀 및 인디케이터 셀에 대하여 프로그램 동작을 하는 단계와,
    상기 메인 셀 및 인디케이터 셀에 대하여 제1 검증전압을 기준으로 제1 검증동작을 수행하는 단계와,
    상기 인디케이터 셀들 중 제1 셀의 문턱전압이 상기 제1 검증전압보다 커질때까지 상기 프로그램 동작과 제1 검증동작을 순차적으로 반복 수행하는 단계와,
    상기 제1 셀의 문턱전압이 상기 제1 검증전압보다 커지면 상기 메인 셀 및 인디케이터 셀에 대하여 제2 검증전압을 기준으로 제2 검증동작을 수행하는 단계 와,
    상기 인디케이터 셀들 중 제2 셀의 문턱전압이 상기 제2 검증전압보다 커질때까지 상기 프로그램 동작, 상기 제1 검증동작 및 제2 검증 동작을 순차적으로 반복 수행하는 단계와,
    상기 제2 셀의 문턱전압이 상기 제2 검증전압보다 커지면 상기 메인 셀 및 인디케이터 셀에 대하여 제3 검증전압을 기준으로 제3 검증동작을 수행하는 단계와,
    상기 인디케이터 셀들 중 제3 셀의 문턱전압이 상기 제3 검증전압보다 커질때까지 상기 프로그램 동작, 상기 제1 검증동작, 제2 검증 동작 및 제3 검증 동작을 순차적으로 반복 수행하는 단계와,
    상기 제3 셀의 문턱전압이 상기 제3 검증전압보다 커지면 상기 메인 셀에 대하여 제4 검증전압을 기준으로 제4 검증동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  21. 제20항에 있어서, 상기 메인 셀에 대하여 제4 검증 동작의 수행이 완료될때까지 상기 프로그램 동작, 상기 제1 검증 동작, 상기 제2 검증 동작, 상기 제3 검증 동작 및 제4 검증 동작을 순차적으로 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  22. 제21항에 있어서, 상기 순차적으로 반복 수행하는 단계는 상기 메인 셀에 대 하여 제1 검증 동작, 상기 제2 검증 동작 또는 제3 검증 동작의 수행이 완료된 경우 완료된 검증 동작의 수행을 중단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
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