KR20090026495A - Method of forming a metal-line in semiconductor device - Google Patents

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Abstract

A metal wiring forming method of the semiconductor device is provided to reduce the contact resistance by removing the region where a barrier metal film occupies in the trench. A metal wiring forming method of the semiconductor device includes the step for forming an insulating layer(110) on a semiconductor substrate(100); the step for forming a trench(140) by etching the insulating layer; the step for forming a barrier metal film which is made of the Cu compound along the surface of the insulating layer including the trench; the step for thickly forming the first metal layer on the top portion of dielectric layer, and the bottom surface of the trench on the barrier metal film; the step for forming a copper-metal reaction film(160a) inside the trench by reflowing the first metal layer; the step for forming the second metal layer on the copper-metal reaction film.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal-line in semiconductor device}Method of forming a metal line in a semiconductor device

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 저저항 및 로버스트(Robust)한 신뢰성을 확보할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices capable of ensuring low resistance and robust reliability.

금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 통상 텅스텐(W), 구리(Cu), 금(Au) 또는 알루미늄(Al) 등의 금속재료를 사용하여 진행한다. 일반적으로 반도체 소자의 금속 배선은 다마신 기법(Damascene Scheme)을 이용하여 형성한다. 이러한 다마신 기법을 이용한 반도체 소자의 금속 배선 형성 공정을 간략히 설명한다. 우선, 게이트 등 소정의 구조물이 형성된 반도체 기판 상에 층간 절연막을 증착한 후 트렌치를 형성하고, 트렌치를 포함하는 층간 절연막 상부에 Ti/TiN 성분의 배리어 메탈막을 형성한다. 이후, 배리어 메탈막 상부에 트렌치를 채우도록 텅스텐(W)막을 형성한 다음 텅스텐(W)막과 배리어 메탈막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 트렌치 내부에 텅스텐(W) 금속 배선을 형성한다. A metal wiring process is a process of connecting a metal wire to each circuit formed in a semiconductor substrate, and usually uses metal materials, such as tungsten (W), copper (Cu), gold (Au), or aluminum (Al). In general, metal wiring of a semiconductor device is formed using a damascene scheme. A metal wiring forming process of the semiconductor device using the damascene technique will be briefly described. First, after forming an interlayer insulating film on a semiconductor substrate on which a predetermined structure such as a gate is formed, a trench is formed, and a barrier metal film of Ti / TiN component is formed on the interlayer insulating film including the trench. Thereafter, a tungsten (W) film is formed on the barrier metal film to fill the trench, and then the tungsten (W) film and the barrier metal film are planarized by a chemical mechanical polishing (CMP) process to make the tungsten (W) metal inside the trench. Form the wiring.

최근에는 반도체 소자가 고집적화됨에 따라 디자인 룰(design rule)의 감소와 함께 프로그램 스피드(Program Speed)를 요구하고 있다. 현재의 텅스텐(W)을 이용한 배선 형성 방법은 높은 저항 값을 갖기 때문에 이를 대신하여 비저항이 낮은 금속 물질을 이용한 배선 형성 방법이 대두되고 있다. 특히, 낮은 비저항 특성을 가진 물질 중 로직(logic) 소자에서 사용중인 구리(Cu) 및 현재 와이어(wire) 물질로 사용중인 알루미늄(Al)이 텅스텐을 대체할 공정으로 연구되고 있다.Recently, as semiconductor devices have been highly integrated, a program speed has been demanded with a reduction in design rules. Since the current wiring forming method using tungsten (W) has a high resistance value, a wiring forming method using a metal material having a low specific resistance is emerging instead. In particular, copper (Cu), which is used in logic devices, and aluminum (Al), which is currently used as a wire material, among low-resistance materials, have been studied as a process to replace tungsten.

그러나, 현재의 알루미늄(Al)을 이용한 다마신 기법을 적용할 경우 패턴 붕괴(collapse)의 문제점과 함께 후속한 콘택 식각 시 알루미늄에서 식각을 정지시키기 어려워 콘택 저항이 증가하는 문제점이 발생하며, 이는 금속 배선 형성 시 신뢰성을 저하시키는 요인이 된다. 상술한 문제점을 해결하기 위해 이온성 반응 식각(Reactive Ion Etching; RIE) 방식으로 진행할 경우 알루미늄(Al)의 그레인(grain)에 따른 단차로 인해 패턴 형성이 어렵고, 금속배선간 절연막(Inter Metal Dielectric; IMD)의 갭 필(gap-fill)에 있어 비정상적인 보이드(void)가 형성된다. 또한, 구리(Cu)를 이용한 다마신 기법을 적용할 경우에는 구리(Cu)의 전자 이동(electric-migration) 및 스트레스 이동(stress-migration), 확산(diffuse) 및 침투(penetration) 등으로 인한 신뢰성 문제가 있다.However, when the current damascene method using aluminum (Al) is applied, there is a problem of pattern collapse and a problem of increasing contact resistance due to difficulty in stopping etching in aluminum during subsequent contact etching. It is a factor that lowers the reliability in forming the wiring. In order to solve the above-mentioned problem, the pattern formation is difficult due to the step due to the grain of aluminum (Al) when proceeding with the Reactive Ion Etching (RIE) method, and an intermetal dielectric (Inter Metal Dielectric); Abnormal voids are formed in the gap-fill of the IMD. In addition, when the damascene technique using copper (Cu) is applied, reliability due to electro-migration, stress-migration, diffusion, and penetration of copper (Cu) there is a problem.

본 발명은 배리어 메탈막을 망간구리(CuMn)로 형성하여 화학기상증착 방법으로 증착된 알루미늄막 리플로우(reflow) 시 트렌치 내부에서 배리어 메탈막이 차지하는 영역은 없애고, 알루미늄막의 전자 이동(electric-migration) 특성을 개선하는 반도체 소자의 금속 배선 형성 방법을 제공함에 있다.The present invention eliminates the area occupied by the barrier metal film in the trench during the reflow of the aluminum film deposited by the chemical vapor deposition method by forming the barrier metal film by CuMn, and electro-migration characteristics of the aluminum film. The present invention provides a method for forming a metal wiring of a semiconductor device.

본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상에 절연막을 형성하는 단계, 절연막을 식각하여 트렌치를 형성하는 단계, 트렌치를 포함한 절연막의 표면을 따라 구리화합물로 이루어지는 배리어 메탈막을 형성하는 단계, 배리어 메탈막 상에 트렌치의 측벽보다 트렌치 저면 및 절연막 상부에서 두껍게 제1 금속막을 형성하는 단계, 제1 금속막을 리플로우(reflow)시켜 상기 트렌치 내부에 구리-금속 반응막을 형성하는 단계, 및 트렌치가 채워지도록 구리-금속 반응막 상에 제2 금속막을 형성하는 단계를 포함한다.According to an embodiment of the present invention, a method of forming a metal wiring of a semiconductor device may include forming an insulating film on a semiconductor substrate, forming an trench by etching the insulating film, and a barrier formed of a copper compound along the surface of the insulating film including the trench. Forming a metal film, forming a first metal film on the barrier metal film thicker than the sidewalls of the trench at the bottom of the trench and the insulating film; reflowing the first metal film to form a copper-metal reaction film in the trench And forming a second metal film on the copper-metal reaction film to fill the trench.

상기에서, 구리화합물은 망간구리(CuMn)로 형성된다. 제1 금속막 및 제2 금속막 각각은 알루미늄(Al)으로 형성된다. 제1 금속막은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성되며, 200 내지 300Å의 두께로 형성된다.In the above, the copper compound is formed of manganese copper (CuMn). Each of the first metal film and the second metal film is made of aluminum (Al). The first metal film is formed by a chemical vapor deposition (CVD) method, and is formed to a thickness of 200 to 300 GPa.

절연막은 산화막 또는 저유전(low-k) 산화막으로 형성된다. 리플로우는 430 내지 450℃의 온도에서 실시한다. The insulating film is formed of an oxide film or a low-k oxide film. Reflow is carried out at a temperature of 430-450 ° C.

구리-금속 반응막은 알루미늄구리(AlCu)막이다. 구리-금속 반응막이 형성되면서 구리화합물의 망간 성분이 산화막 또는 저유전 산화막의 산소 성분과 반응하여 배리어 메탈막이 망간산화물(MnOx(1≤x≤2))로 이루어진 자기 형성 배리어(self forming barrier)막으로 치환된다.The copper-metal reaction film is an aluminum copper (AlCu) film. As the copper-metal reaction film is formed, the manganese component of the copper compound reacts with the oxygen component of the oxide film or the low dielectric oxide film so that the barrier metal film is a self-forming barrier film made of manganese oxide (MnOx (1 ≦ x ≦ 2)). Is replaced by.

제2 금속막은 물리기상증착(Physical Vapor Deposition; PVD) 방법으로 형성되며, 3000 내지 4000Å의 두께로 형성된다. 제2 금속막을 형성하는 단계는, 트렌치가 채워지도록 구리-금속 반응막 상에 제2 금속막을 증착하는 단계, 및 제2 금속막을 평탄화하여 트렌치 내부에만 제2 금속막을 잔류시키는 단계를 포함한다. The second metal film is formed by physical vapor deposition (PVD) and has a thickness of 3000 to 4000 kPa. Forming the second metal film may include depositing a second metal film on the copper-metal reaction film to fill the trench, and planarizing the second metal film to leave the second metal film only inside the trench.

절연막을 저유전(low-k) 산화막으로 형성 시, 트렌치 형성 전 절연막 상에 캡핑막을 형성하는 단계를 더 포함한다. 캡핑막은 SiCN으로 형성된다.When the insulating film is formed of a low-k oxide film, the method may further include forming a capping film on the insulating film before forming the trench. The capping film is formed of SiCN.

상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 배리어 메탈막을 구리화합물(CuMn)로 형성하여 화학기상증착 방법으로 증착된 알루미늄막 리플로우 시, 알루미늄막에 구리가 유입된 구리-금속 반응막(AlCu)으로 트렌치를 채움으로써, 알루미늄막의 전자 이동(electric-migration) 특성을 개선하여 금속 배선에 로버스트(robust)한 신뢰성을 확보할 수 있다.First, when the barrier metal film is formed of a copper compound (CuMn) to reflow the aluminum film deposited by the chemical vapor deposition method, the electrons of the aluminum film are filled by filling the trench with a copper-metal reaction film (AlCu) into which the copper is introduced. By improving the electric-migration characteristics, it is possible to secure robust reliability in metal wiring.

둘째, 배리어 메탈막을 구리화합물(CuMn)로 형성하여 화학기상증착 방법으로 증착된 알루미늄막 리플로우(reflow) 시, 배리어 메탈막을 망간산화물(MnOx(1≤x≤2))로 이루어지는 자기 형성 배리어(self forming barrier)막으로 치환시켜 트렌치 내부에서 배리어 메탈막이 차지하는 영역을 없앰으로써, 콘택 저항을 줄여 저저항 금속 배선을 형성할 수 있다.Second, when the barrier metal film is formed of a copper compound (CuMn) to reflow the aluminum film deposited by chemical vapor deposition, the barrier metal film is formed of a self-forming barrier (MnOx (1 ≦ x ≦ 2)). By substituting a self-forming barrier film to eliminate the area occupied by the barrier metal film in the trench, a low-resistance metal wiring can be formed by reducing the contact resistance.

셋째, 저저항 금속 배선을 통해 RC 지연을 줄여 반도체 소자의 프로그램 스피드를 증가시키고 저소비전력을 구현할 수 있다.Third, the low-resistance metal wiring reduces the RC delay, thereby increasing the program speed of the semiconductor device and realizing low power consumption.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.1A through 1G are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 게이트(미도시) 및 층간 절연막(110) 등 소정의 구조물이 형성된 반도체 기판(100) 상에 금속배선간 절연막(Inter Metal Dielectric; IMD, 120)을 형성한다. 층간 절연막(110)은 산화막으로 형성될 수 있다. 금속배선간 절연막(120)은 산화막 또는 저유전(low-k) 산화막으로 형성할 수 있으며, 바람직하게 이후에 형성될 금속 배선의 커패시턴스(capacitance) 특성을 확보하기 위하여 저유전(low-k) 산화막으로 형성함이 바람직하다.Referring to FIG. 1A, an inter metal dielectric (IMD) 120 is formed on a semiconductor substrate 100 on which a predetermined structure such as a gate (not shown) and an interlayer insulating layer 110 are formed. The interlayer insulating film 110 may be formed of an oxide film. The intermetallic insulating film 120 may be formed of an oxide film or a low-k oxide film, and preferably, a low-k oxide film to secure capacitance characteristics of a metal wiring to be formed later. It is preferable to form.

한편, 금속배선간 절연막(120)을 저유전(low-k) 산화막으로 형성할 경우 후 속한 금속 배선 형성을 위한 화학적 기계적 연마(Chemicla Mechanical Polishing; CMP) 공정 시 연마비를 조절하기 위하여 금속배선간 절연막(120) 상에 캡핑막(capping layer, 130)을 추가로 형성한다. 이때, 캡핑막(130)은 SiCN으로 형성할 수 있다.On the other hand, when the inter-wire interconnection layer 120 is formed of a low-k oxide film, in order to control the polishing ratio during the chemical mechanical polishing (CMP) process for forming the subsequent metal interconnects. A capping layer 130 is further formed on the insulating layer 120. In this case, the capping layer 130 may be formed of SiCN.

도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 캡핑막(130) 및 금속배선간 절연막(120)의 일부 영역을 식각하여 트렌치(140)를 형성한다. 여기서, 마스크로는 포토레지스트 패턴(photoresist pattern)이 이용될 수 있으며, 이 경우 캡핑막(130) 상에 포토레지스트를 도포한 후 이를 노광(exposure) 및 현상(develop)으로 패터닝하여 형성할 수 있다. 일반적으로, 금속배선간 절연막(120) 및 캡핑막(130)과 같은 절연막 내부에 트렌치(140)를 포함한 구조를 다마신 패턴(damascene pattern)으로 일컫는다.Referring to FIG. 1B, a trench 140 may be formed by etching a portion of the capping layer 130 and the intermetallic insulating layer 120 by an etching process using a mask (not shown). In this case, a photoresist pattern may be used as a mask, and in this case, the photoresist may be coated on the capping layer 130 and then patterned by exposure and development. . In general, the structure including the trench 140 in the insulating film such as the inter-wire interconnection layer 120 and the capping layer 130 is referred to as a damascene pattern.

도 1c를 참조하면, 트렌치(140)를 포함한 캡핑막(130)의 표면을 따라 배리어 메탈막(150)을 형성한다. 이때, 배리어 메탈막(150)은 망간구리(CuMn)와 같은 구리화합물을 이용하여 라이너(liner) 형태로 형성할 수 있다.Referring to FIG. 1C, the barrier metal layer 150 is formed along the surface of the capping layer 130 including the trench 140. In this case, the barrier metal layer 150 may be formed in a liner form using a copper compound such as manganese copper (CuMn).

도 1d를 참조하면, 배리어 메탈막(150) 상에 제1 금속막(160)을 형성한다. 제1 금속막(160)은 이후에 형성될 금속 배선이 저저항을 갖도록 비저항이 낮은 알루미늄(Al)으로 형성하는 것이 바람직하다. 알루미늄으로 이루어진 제1 금속막(160)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 형성할 수 있으며, 200 내지 300Å의 두께로 형성한다. 이때, 제1 금속막(160)은 트렌치(140)의 측벽보다 트렌치(140)의 저면 및 캡핑막(130) 상부에서 두껍게 형성되 며, 특히 캡핑막(130) 상부에서 가장 두껍게 형성된다.Referring to FIG. 1D, the first metal layer 160 is formed on the barrier metal layer 150. The first metal layer 160 is preferably formed of aluminum (Al) having a low specific resistance so that the metal wiring to be formed later has a low resistance. The first metal film 160 made of aluminum may be formed using a chemical vapor deposition (CVD) method, and may be formed to a thickness of 200 to 300 Å. In this case, the first metal layer 160 is formed thicker on the bottom surface of the trench 140 and the upper portion of the capping layer 130 than the sidewall of the trench 140. In particular, the first metal layer 160 is formed thickest on the upper portion of the capping layer 130.

도 1e를 참조하면, 제1 금속막(160)을 리플로우(reflow) 시킨다. 리플로우 공정은 430 내지 450℃의 온도에서 실시한다. 이로써, 반도체 기판(100)의 온도가 상승됨에 따라 캡핑막(130) 상에 형성된 제1 금속막(160)의 금속 성분과 구리화합물의 구리 성분이 반응되면서 트렌치(140) 내부로 리플로우되어 트렌치(140) 내부에 구리-금속 반응막(160a)이 형성된다. Referring to FIG. 1E, the first metal film 160 is reflowed. The reflow process is carried out at a temperature of 430-450 ° C. As a result, as the temperature of the semiconductor substrate 100 increases, the metal component of the first metal layer 160 formed on the capping layer 130 and the copper component of the copper compound react to reflow into the trench 140 to form a trench. The copper-metal reaction film 160a is formed in the 140.

본 발명의 일 실시예에 따르면, 제1 금속막(160)은 알루미늄(Al)으로 형성하고, 구리화합물은 망간구리(CuMn)로 형성하므로 제1 금속막(160)의 알루미늄(Al)과 망간구리(CuMn)의 구리(Cu) 성분이 반응하면서 트렌치(140) 내부로 리플로우되어 트렌치(140) 내부에 알루미늄구리(AlCu)막(160a)을 형성한다. 한편, 리플로우 시에는 캡핑막(130) 상에 있는 제1 금속막(160)이 알루미늄구리(AlCu)막(160a)으로 치환되면서 트렌치(140) 내부에 모두 채워지도록 한다.According to an embodiment of the present invention, since the first metal layer 160 is formed of aluminum (Al) and the copper compound is formed of manganese copper (CuMn), aluminum (Al) and manganese of the first metal layer 160 are formed. The copper (Cu) component of copper (CuMn) reacts to reflow into the trench 140 to form an aluminum copper (AlCu) film 160a in the trench 140. Meanwhile, during reflow, the first metal layer 160 on the capping layer 130 is replaced with the aluminum copper (AlCu) layer 160a to be filled in the trench 140.

이렇듯, 본 발명의 일 실시예에 따르면, 배리어 메탈막(150)을 망간구리(CuMn)와 같은 구리화합물로 형성하여 제1 금속막(160) 리플로우 시 제1 금속막(160)의 내부에 구리(Cu)를 유입시킴으로써 구리-금속 반응막(160a) 형성을 통해 전자 이동(electric-migration) 특성을 개선할 수 있고, 이를 통해 이후에 형성될 금속 배선의 로버스트(robust)한 신뢰성을 확보할 수 있다.As such, according to an exemplary embodiment of the present invention, the barrier metal layer 150 is formed of a copper compound such as manganese copper (CuMn), so that the inside of the first metal layer 160 when the first metal layer 160 is reflowed. By introducing copper (Cu) it is possible to improve the electro-migration characteristics through the formation of the copper-metal reaction film (160a), thereby ensuring robust reliability of the metal wiring to be formed later can do.

한편, 리플로우 시 배리어 메탈막(150)에서 탈착된 망간(Mn)이 금속배선간 절연막(120) 및 층간 절연막(110)으로 확산(diffuse)되어 금속배선간 절연막(120) 및 층간 절연막(110)의 산화막 또는 저유전(low-k) 산화막의 산소 성분과 반응하여 배리어 메탈막(150)이 망간산화물(MnOx(1≤x≤2))로 이루어지는 자기 형성 배리어(self forming barrier)막(150a)으로 치환된다.Meanwhile, during reflow, manganese (Mn) desorbed from the barrier metal layer 150 diffuses into the intermetallic insulating layer 120 and the interlayer insulating layer 110, and thus the intermetallic insulating layer 120 and the interlayer insulating layer 110. A self-forming barrier film 150a in which the barrier metal film 150 is made of manganese oxide (MnOx (1 ≦ x ≦ 2)) by reacting with an oxygen component of an oxide film or a low-k oxide film. ).

상기한 바와 같이, 망간구리(CuMn)로 이루어진 배리어 메탈막(150)이 망간산화물(MnOx)로 이루어진 자기 형성 배리어막(150a)으로 치환될 경우, 트렌치(140) 내부에는 비저항이 높은 배리에 메탈막(150)이 존재하지 않게 된다. 따라서, 콘택 저항을 줄여 이후에 더욱 낮은 저항 특성을 갖는 금속 배선을 형성할 수 있도록 한다.As described above, when the barrier metal film 150 made of manganese copper (CuMn) is replaced with the self-forming barrier film 150a made of manganese oxide (MnOx), the barier metal having a high specific resistance is formed in the trench 140. The membrane 150 is not present. Therefore, the contact resistance can be reduced, so that a metal wiring having lower resistance characteristics can be formed later.

도 1f를 참조하면, 트렌치(140)가 채워지도록 구리-금속 반응막(160a) 상에 제2 금속막(170)을 형성한다. 제2 금속막(170)은 이후에 형성될 금속 배선이 저저항을 갖도록 비저항이 낮은 알루미늄(Al)으로 형성하는 것이 바람직하다. 제2 금속막(170)은 물리기상증착(Phsyical Vapor Deposition; PVD) 방법을 이용한 증착으로 형성할 수 있으며, 3000 내지 4000Å의 두께로 형성할 수 있다. Referring to FIG. 1F, a second metal film 170 is formed on the copper-metal reaction film 160a to fill the trench 140. The second metal film 170 is preferably formed of aluminum (Al) having a low specific resistance so that the metal wiring to be formed later has a low resistance. The second metal layer 170 may be formed by deposition using a physical vapor deposition (PVD) method, and may be formed to a thickness of 3000 to 4000 kPa.

도 1g를 참조하면, 트렌치(140) 내부에만 제2 금속막(170)이 잔류되도록 평탄화 공정을 실시한다. 여기서, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 그리고, 평탄화 과정에서 캡핑막(130)이 일부 두께만큼 식각될 수 있다.Referring to FIG. 1G, the planarization process may be performed such that the second metal layer 170 remains only in the trench 140. Here, the planarization process may be performed by a chemical mechanical polishing (CMP) process. In addition, the capping layer 130 may be etched by a partial thickness in the planarization process.

이로써, 트렌치(140) 내부에 알루미늄구리(AlCu)막과 같은 구리-금속 반응막(160a) 및 알루미늄(Al)으로 이루어진 제2 금속막(170)을 포함하는 금속 배선(180)이 형성된다. 이렇듯, 금속 배선(180)은 비저항이 낮은 알루미늄에 구리를 포함하여 형성됨으로써, 알루미늄막의 전자 이동(electric-migration) 특성이 개선 되어 로버스트(robust)한 신뢰성을 확보할 수 있다.As a result, a metal wiring 180 including a copper-metal reaction film 160a such as an aluminum copper (AlCu) film and a second metal film 170 made of aluminum (Al) is formed in the trench 140. As such, the metal wire 180 is formed by including copper in aluminum having a low specific resistance, thereby improving electro-migration characteristics of the aluminum film, thereby ensuring robust reliability.

또한, 본 발명의 일 실시예에 따르면, 배리어 메탈막(150)을 망간산화물(MnOx)인 자기 형성 배리어막(150a)으로 치환하여 트렌치(140) 내부에서 배리어 메탈막(150)을 없애 콘택 저항을 줄임으로써, 더욱 낮은 저항 특성을 갖는 저저항 금속 배선(180)을 형성할 수 있고, 이를 통해 RC 지연을 줄임으로써 반도체 소자의 프로그램 스피드(Program Speed)를 증가시키고 소비전력을 낮출 수 있다.In addition, according to an embodiment of the present invention, the barrier metal film 150 is replaced with a self-forming barrier film 150a which is manganese oxide (MnOx) to remove the barrier metal film 150 inside the trench 140 to thereby remove contact resistance. By reducing the resistance, it is possible to form a low resistance metal wiring 180 having a lower resistance characteristics, thereby reducing the RC delay it is possible to increase the program speed (speed) of the semiconductor device and lower the power consumption.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.1A through 1G are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 110 : 층간 절연막100 semiconductor substrate 110 interlayer insulating film

120 : 금속배선간 절연막 130 : 캡핑막120: insulating film between metal wiring 130: capping film

140 : 트렌치 150 : 배리어 메탈막140: trench 150: barrier metal film

150a : 자기 형성 배리어막 160 : 제1 금속막150a: self-forming barrier film 160: first metal film

160a : 구리-금속 반응막 170 : 제2 금속막160a: copper-metal reaction film 170: second metal film

180 : 금속 배선180: metal wiring

Claims (14)

반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 상기 절연막을 식각하여 트렌치를 형성하는 단계;Etching the insulating layer to form a trench; 상기 트렌치를 포함한 상기 절연막의 표면을 따라 구리화합물로 이루어지는 배리어 메탈막을 형성하는 단계;Forming a barrier metal film made of a copper compound along a surface of the insulating film including the trench; 상기 배리어 메탈막 상에 상기 트렌치의 측벽보다 상기 트렌치 저면 및 상기 절연막 상부에서 두껍게 제1 금속막을 형성하는 단계;Forming a first metal layer on the barrier metal layer, the first metal layer being thicker than the sidewalls of the trench on the bottom of the trench and the insulating layer; 상기 제1 금속막을 리플로우시켜 상기 트렌치 내부에 구리-금속 반응막을 형성하는 단계; 및Reflowing the first metal film to form a copper-metal reaction film in the trench; And 상기 트렌치가 채워지도록 상기 구리-금속 반응막 상에 제2 금속막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Forming a second metal film on the copper-metal reaction film to fill the trench. 제 1 항에 있어서,The method of claim 1, 상기 구리화합물은 망간구리(CuMn)로 형성되는 반도체 소자의 금속 배선 형성 방법.And the copper compound is formed of copper manganese (CuMn). 제 1 항에 있어서,The method of claim 1, 상기 제1 금속막 및 상기 제2 금속막 각각은 알루미늄(Al)으로 형성되는 반도체 소자의 금속 배선 형성 방법.And each of the first metal film and the second metal film is formed of aluminum (Al). 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 금속막은 화학기상증착 방법으로 형성되는 반도체 소자의 금속 배선 형성 방법.And the first metal film is formed by a chemical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 제1 금속막은 200 내지 300Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.And the first metal film is formed to a thickness of 200 to 300 kW. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 산화막 또는 저유전(low-k) 산화막으로 형성되는 반도체 소자의 금속 배선 형성 방법.And the insulating film is formed of an oxide film or a low-k oxide film. 제 1 항에 있어서,The method of claim 1, 상기 리플로우는 430 내지 450℃의 온도에서 실시하는 반도체 소자의 금속 배선 형성 방법.The reflow is a metal wiring forming method of a semiconductor device performed at a temperature of 430 ~ 450 ℃. 제 1 항, 제 2 항 또는 제 3 항에 있어서,The method according to claim 1, 2 or 3, 상기 구리-금속 반응막은 알루미늄구리(AlCu)막인 반도체 소자의 금속 배선 형성 방법.And the copper-metal reaction film is an aluminum copper (AlCu) film. 제 1 항 또는 제 6 항에 있어서, The method according to claim 1 or 6, 상기 구리-금속 반응막이 형성되면서 상기 구리화합물의 망간 성분이 상기 산화막 또는 상기 저유전 산화막의 산소 성분과 반응하여 상기 배리어 메탈막이 망간산화물(MnOx(1≤x≤2))로 이루어진 자기 형성 배리어막으로 치환되는 반도체 소자의 금속 배선 형성 방법.As the copper-metal reaction film is formed, a manganese component of the copper compound reacts with an oxygen component of the oxide film or the low dielectric oxide film, so that the barrier metal film is a self-forming barrier film made of manganese oxide (MnOx (1 ≦ x ≦ 2)). The metal wiring formation method of the semiconductor element substituted by the. 제 2 항에 있어서,The method of claim 2, 상기 제2 금속막은 물리기상증착 방법으로 형성되는 반도체 소자의 금속 배선 형성 방법.And the second metal film is formed by a physical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 제2 금속막은 3000 내지 4000Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.And the second metal film is formed to a thickness of 3000 to 4000 GPa. 제 1 항에 있어서, 상기 제2 금속막을 형성하는 단계는,The method of claim 1, wherein the forming of the second metal film comprises: 상기 트렌치가 채워지도록 상기 구리-금속 반응막 상에 제2 금속막을 증착하는 단계; 및Depositing a second metal film on the copper-metal reaction film to fill the trench; And 상기 제2 금속막을 평탄화하여 상기 트렌치 내부에만 상기 제2 금속막을 잔류시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.And planarizing the second metal film to leave the second metal film only inside the trench. 제 1 항 또는 제 6 항에 있어서, The method according to claim 1 or 6, 상기 절연막을 상기 저유전(low-k) 산화막으로 형성 시, 상기 트렌치 형성 전 상기 절연막 상에 캡핑막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.And forming a capping film on the insulating film before forming the trench when the insulating film is formed of the low-k oxide film. 제 13 항에 있어서, The method of claim 13, 상기 캡핑막은 SiCN으로 형성되는 반도체 소자의 금속 배선 형성 방법.And the capping film is formed of SiCN.
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KR20170052944A (en) * 2015-11-05 2017-05-15 삼성전자주식회사 Semiconductor device and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015048226A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Methods of forming parallel wires of different metal materials through double patterning and fill techniques
US9312204B2 (en) 2013-09-27 2016-04-12 Intel Corporation Methods of forming parallel wires of different metal materials through double patterning and fill techniques
KR20170052944A (en) * 2015-11-05 2017-05-15 삼성전자주식회사 Semiconductor device and method of fabricating the same

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