KR20090022781A - Method of manufacturing semiconductor device - Google Patents

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Abstract

A method of manufacturing the semiconductor device is provided to improve the DIBL property of transistor by performing the selective halo ion implantation on the source region of the sense amplifier transistor. The sense amplifier transistor(580) comprises the source / drain formation region. The halo ion implantation is performed to inject the halo ion to the sense amplifier transistor. Here, the ion is selectively injected to the source region(560) of the sense amplifier transistor. The halo ion implantation can be performed by using the P- type or the N- type impurity. The P- type impurity can be boron. The N- type impurity can be phosphorus or arsenic.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 센스앰프의 오프-셋 특성을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve the off-set characteristics of the sense amplifier.

디램(DRAM)에서 센스앰프(sense amplifier)의 특성은 셀(cell)의 특성만큼이나 소자적으로 중요한 이슈(issue)가 되고 있다. 그 이유는, 상기 센스앰프의 특성이 개선되면 칩(chip)의 특성이 전체적으로 개선되는 효과를 얻을 수 있기 때문이다.The characteristics of a sense amplifier in a DRAM are as important as a cell as the characteristics of a cell. The reason for this is that when the characteristics of the sense amplifier are improved, the characteristics of the chip are improved as a whole.

즉, 상기 센스앰프의 특성이 좋다면 셀의 저장 용량이 적거나, 소자의 리프레쉬(refresh) 특성이 좋지 않아도, 칩의 특성을 개선시킬 수 있다.That is, if the characteristics of the sense amplifier are good, the characteristics of the chip can be improved even if the cell storage capacity is low or the refresh characteristics of the device are not good.

한편, 현재 반도체 제조 공정이 미세화로 진행됨에 따라 그에 대응되어 트랜지스터의 채널 길이가 점차 감소되고 있는데, 이와 같이, 반도체 제조 공정의 미세화로 인하여 트랜지스터의 채널 길이가 점점 감소하게 되면, 트랜지스터의 누설전류가 증가하는 현상 및 문턱전압이 증가하는 현상, 이른바, 단채널효과 현상이 발생하게 된다.Meanwhile, as the semiconductor manufacturing process progresses in miniaturization, the channel length of the transistor is gradually reduced accordingly. When the channel length of the transistor is gradually reduced due to the miniaturization of the semiconductor manufacturing process, the leakage current of the transistor is increased. Increasing phenomenon and increasing threshold voltage, so-called short channel effect phenomenon occur.

이처럼, 트랜지스터의 채널 길이 감소로 인하여 단채널효과 현상이 발생하게 되면, 센스앰프의 문턱전압 변동(variation)이 증가하게 되고, 센스앰프의 오프-셋(off-set) 전압도 함께 증가하게 된다.As described above, when the short channel effect phenomenon occurs due to the decrease in the channel length of the transistor, the threshold voltage variation of the sense amplifier increases, and the off-set voltage of the sense amplifier also increases.

자세하게, 도 1은 게이트 길이(L1,L2)에 따른 문턱전압(ΔVT1 ,ΔVT2)의 변동을 나타낸 그래프로서, 도시된 바와 같이, 게이트 길이가 감소함에 따라서 문턱전압 또한 감소하게 되고, 문턱전압의 감소량은 게이트 길이가 감소함에 따라서 더 커지게 된다.In detail, FIG. 1 is a graph showing variation of threshold voltages ΔV T1 and ΔV T2 according to gate lengths L1 and L2. As shown in FIG. 1, as the gate length decreases, the threshold voltage also decreases. The amount of decrease becomes larger as the gate length decreases.

이처럼, 감소된 게이트 길이에 대한 문턱전압의 변동폭은 게이트 길이가 감소함에 따라서 커지게 되고, 이러한 현상은 트랜지스터에 여러가지 문제점을 유발시킬 수 있다.As such, the fluctuation range of the threshold voltage with respect to the reduced gate length becomes larger as the gate length decreases, and this phenomenon may cause various problems in the transistor.

그 중에서도 디램 및 기타 반도체 기억 소자의 주요 구성 요소인 센스앰프의 경우는 문턱전압의 변동폭 증가시 센스앰프의 오프-셋 전압도 함께 증가하는 현상이 발생하고 있다.In particular, in the case of the sense amplifier, which is a major component of DRAM and other semiconductor memory devices, when the threshold voltage fluctuates, the off-set voltage of the sense amplifier also increases.

한편, 게이트 길이를 최대한 증가시키는 방법으로 문턱전압의 변동폭 증가 현상을 억제할 수는 있지만, 주어진 레이-아웃 면적 제한 조건하에서 게이트 길이를 어느 수준 이상으로 크게 형성하는 것을 어려운 상황이다.On the other hand, it is possible to suppress the increase in the threshold voltage variation by increasing the gate length as much as possible, but it is difficult to form the gate length larger than a certain level under a given lay-out area limitation condition.

본 발명은 단채널효과를 감소시키는 것으로 게이트 길이의 감소에 따라 발생한 문턱전압의 변동폭을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing the fluctuation range of the threshold voltage caused by the reduction of the gate length by reducing the short channel effect.

본 발명은, 소오스/드레인 형성 영역을 포함하는 센스앰프 트랜지스터 내에 할로 이온주입을 수행하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 할로 이온주입은 상기 센스앰프 트랜지스터의 소오스 영역 내에 선택적으로 수행하는 것을 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device comprising performing halo ion implantation into a sense amplifier transistor including a source / drain formation region, wherein the halo ion implantation is selectively performed in a source region of the sense amplifier transistor. It provides a method for manufacturing a semiconductor device.

여기서, 상기 할로 이온주입은 P-타입 또는 N-타입 불순물을 사용하여 수행하는 것을 포함한다.Here, the halo ion implantation may be performed using P-type or N-type impurities.

상기 할로 이온주입은 1012∼1014의 농도를 갖는 P-타입 또는 N-타입 불순물을 사용하여 수행하는 것을 포함한다.The halo ion implantation may be performed using P-type or N-type impurities having a concentration of 10 12 to 10 14 .

상기 P-타입 불순물은 붕소인 것을 포함한다.The P-type impurity includes boron.

상기 N-타입 불순물은 인 또는 비소인 것을 포함한다.The N-type impurities include those that are phosphorus or arsenic.

또한, 본 발명은, 엔모스 지역 및 피모스 지역을 구성하며, 각 지역에 소오스/드레인 형성 영역을 포함하는 센스앰프용 트랜지스터의 각 지역 내에 할로 이온주입을 수행하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 할로 이온주입은 각 지역의 소오스 형성 영역 내에 선택적으로 수행하는 반도체 소자의 제조방법을 제공한다.The present invention also provides a method for manufacturing a semiconductor device, comprising a halo ion implantation in each region of a sense amplifier transistor comprising an NMOS region and a PMOS region, each of which includes a source / drain formation region. In the above, the halo ion implantation provides a method for manufacturing a semiconductor device to be selectively performed in the source forming region of each region.

여기서, 상기 할로 이온주입은, 상기 엔모스 지역 및 피모스 지역상에 상기 엔모스 지역의 소오스 형성 영역을 노출하는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 엔모스 지역의 소오스 형성 영역에 제1할로 이온주입을 수행하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 제1감광막패턴이 제거된 엔모스 지역 및 피모스 지역상에 상기 피모스 지역의 소오스 형성 영역을 노출하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 피모스 지역의 소오스 형성 영역에 제2할로 이온주입을 수행하는 단계; 및 상기 제2감광막패턴을 제거하는 단계;로 수행하는 것을 포함한다.The halo ion implantation may include forming a first photoresist pattern on the NMOS region and the PMOS region to expose a source forming region of the NMOS region; Performing a first halo ion implantation on a source forming region of the exposed NMOS region using the first photoresist pattern as an ion implantation mask; Removing the first photoresist pattern; Forming a second photoresist pattern on the NMOS region and the PMOS region from which the first photoresist pattern is removed to expose a source forming region of the PMOS region; Performing a second halo ion implantation on a source forming region of the exposed PMOS region using the second photoresist pattern as an ion implantation mask; And removing the second photoresist pattern.

상기 제1할로 이온주입은 P-타입 불순물을 사용하여 수행하는 것을 포함한다.The first halo ion implantation comprises performing using P-type impurities.

상기 제1할로 이온주입은 1012∼1014의 농도를 갖는 P-타입의 불순물을 사용하여 수행하는 것을 포함한다.The first halo ion implantation may be performed using a P-type impurity having a concentration of 10 12 to 10 14 .

상기 P-타입 불순물은 붕소인 것을 포함한다.The P-type impurity includes boron.

상기 제2할로 이온주입은 N-타입 불순물을 사용하여 수행하는 것을 포함한다.The second halo ion implantation may be performed using N-type impurities.

상기 제2할로 이온주입은 1012∼1014의 농도를 갖는 N-타입의 불순물을 사용하여 수행하는 것을 포함한다.The second halo ion implantation may be performed using an N-type impurity having a concentration of 10 12 to 10 14 .

상기 N-타입 불순물은 인 또는 비소인 것을 포함한다.The N-type impurities include those that are phosphorus or arsenic.

게다가, 본 발명은, 엔모스 지역 및 피모스 지역을 구성하며, 각 지역에 소오스/드레인 형성 영역을 포함하는 센스앰프의 각 지역에 게이트를 형성하는 단계; 상기 게이트가 형성된 상기 엔모스 지역 및 피모스 지역 상에 상기 엔모스 지역의 소오스 형성 영역을 노출하는제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 엔모스 지역의 소오스 형성 영역에 제1할로 이온주입을 수행하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 제1감광막패턴이 제거된 엔모스 지역 및 피모스 지역 상에 상기 피모스 지역의 소오스 형성 영역을 노출하는제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 피모스 지역의 소오스 형성 영역에 제2할로 이온주입을 수행하는 단계; 상기 제2감광막패턴을 제거하는 단계; 및 상기 각 지역의 소오스/드레인 형성 영역에 불순물 이온주입을 수행하여 상기 엔모스 지역에 센스앰프용 엔모스 트랜지스터를 형성함과 동시에 피모스 지역에 센스앰프용 피모스 트랜지스터를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention includes forming a gate in each region of the sense amplifier constituting the NMOS region and the PMOS region, each region comprising a source / drain forming region; Forming a first photoresist pattern on the NMOS region and the PMOS region where the gate is formed to expose a source forming region of the NMOS region; Performing a first halo ion implantation on a source forming region of the exposed NMOS region using the first photoresist pattern as an ion implantation mask; Removing the first photoresist pattern; Forming a second photoresist pattern on the NMOS region and the PMOS region from which the first photoresist pattern is removed to expose a source forming region of the PMOS region; Performing a second halo ion implantation on a source forming region of the exposed PMOS region using the second photoresist pattern as an ion implantation mask; Removing the second photoresist pattern; And implanting impurity ions into the source / drain formation regions of each region to form a sense amplifier NMOS transistor in the NMOS region and simultaneously forming a sense amplifier PMOS transistor in the PMOS region. It provides a method for manufacturing a semiconductor device.

여기서, 상기 제1할로 이온주입은 P-타입 불순물을 사용하여 수행하는 것을 포함한다.Here, the first halo ion implantation may be performed using P-type impurities.

상기 제1할로 이온주입은 1012∼1014의 농도를 갖는 P-타입의 불순물을 사용하여 수행하는 것을 포함한다.The first halo ion implantation may be performed using a P-type impurity having a concentration of 10 12 to 10 14 .

상기 P-타입 불순물은 붕소인 것을 포함한다.The P-type impurity includes boron.

상기 제2할로 이온주입은 N-타입 불순물을 사용하여 수행하는 것을 포함한다.The second halo ion implantation may be performed using N-type impurities.

상기 제2할로 이온주입은 1012∼1014의 농도를 갖는 N-타입의 불순물을 사용 하여 수행하는 것을 포함한다.The second halo ion implantation may be performed using an N-type impurity having a concentration of 10 12 to 10 14 .

상기 N-타입 불순물은 인 또는 비소인 것을 포함한다.The N-type impurities include those that are phosphorus or arsenic.

본 발명은, 센스앰프 트랜지스터의 소오스 영역에 선택적인 할로 이온주입을 수행하여 상기 소오스 영역에 불순물 도핑 농도를 증가시킴으로써, 트랜지스터의 DIBL 특성을 개선시키고, 이를 통해, 채널 길이의 감소로 인해 발생되는 단채널효과를 최소화시킨다. The present invention improves the DIBL characteristics of the transistor by performing a selective halo ion implantation in the source region of the sense amplifier transistor to increase the impurity doping concentration in the source region. Minimize channel effects.

이처럼, 본 발명은 단채널효과를 최소화시킬 수 있게 되면서 소자의 고집적화로 인하여 채널 길이가 감소됨에 따라 발생하는 센스앰프 트랜지스터의 문턱전압 감소 현상을 방지할 수 있고, 그래서 센스앰프의 오프-셋 전압을 개선시킬 수 있다.As described above, the present invention can minimize the short channel effect and prevent the threshold voltage decrease of the sense amplifier transistor caused by the decrease in the channel length due to the high integration of the device, thereby reducing the off-set voltage of the sense amplifier. Can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 센스앰프 트랜지스터의 소오스 형성 영역에 선택적으로 할로 이온주입을 수행한다. 바람직하게는, 상기 센스앰프 엔모스 트랜지스터 및 피모스 트랜지스터의 소오스 형성 영역에 선택적으로 할로 이온주입을 수행한다.According to the present invention, halo ion implantation is selectively performed in the source formation region of the sense amplifier transistor. Preferably, halo ion implantation is selectively performed on the source forming regions of the sense amplifier NMOS transistor and the PMOS transistor.

이처럼, 본 발명은 센스앰프의 엔모스 트랜지스터 및 피모스 트랜지스터에서 DIBL에 큰 영향을 미치는 소오스 영역에만 할로 이온주입을 적용하여 불순물 농도를 증가시킴으로써, DIBL을 감소시키고, 단채널효과를 감소시킬 수 있다.As described above, the present invention can increase the impurity concentration by applying halo ion implantation only to the source region having a large influence on the DIBL in the NMOS transistor and the PMOS transistor of the sense amplifier, thereby reducing the DIBL and reducing the short channel effect. .

따라서, 본 발명은 단채널효과를 감소시켜서 소자의 고집적화로 인하여 채널 길이가 감소되는 현상에 의해 발생되는 센스앰프의 문턱전압 감소 현상을 방지할 수 있고, 그래서, 센스앰프의 오프-셋(off-set) 전압을 개선시킬 수 있다.Accordingly, the present invention can reduce the short-channel effect to prevent the threshold voltage decrease of the sense amplifier caused by the reduction of the channel length due to the high integration of the device, so that the sense amplifier off-set (off- set) can improve the voltage.

구체적으로, 도 2는 센스앰프를 나타낸 레이-아웃도로서, 도시된 바와 같이, 상기 센스앰프는 두 쌍의 피모스 트랜지스터와 엔모스 트랜지스터로 각각 구성되어 있다.Specifically, FIG. 2 is a lay-out diagram illustrating a sense amplifier, and as illustrated, the sense amplifier includes two pairs of PMOS transistors and NMOS transistors, respectively.

상기 피모스 트랜지스터는 알티오(RTO; Vcore, High voltage)에 연결되어 있으며, 트랜지스터 턴-온(turn-on)시 전류 방향은 항상 알티오(RTO)에서 비트라인 방향으로 흐르게 된다. 반면, 상기 엔모스 트랜지스터는 에스비(SB; Vss, Low voltage)에 연결되어 있으며, 트랜지스터 턴-온시 전류 방향은 항상 비트라인에서 에스비(SB) 방향으로 흐르게 된다.The PMOS transistor is connected to an RTO (Vcore, High voltage), and when the transistor is turned on, the current direction always flows from the RTO to the bit line direction. On the other hand, the NMOS transistor is connected to SB (Vss, Low voltage), and when the transistor is turned on, the current direction always flows from the bit line to the SB (SB) direction.

이처럼, 상기 센스앰프에서 각각의 트랜지스터는 한쪽 방향으로만 동작하게 구성되어져 있으며, 상기 알티오와 에스비는 각각 소오스 영역이 되며, 비트라인이 항상 드레인 영역으로 동작하게 된다.As described above, in the sense amplifier, each transistor is configured to operate in only one direction, and the Althio and SBI become source regions, respectively, and the bit line is always operated as a drain region.

한편, 상기 센스앰프 트랜지스터는 단채널효과에 의한 문턱전압을 감소시키기 위하여 할로 이온주입을 적용하고 있다. 도 3a는 종래 기술에 따른 엔모스 트랜지스터의 소오스/드레인 영역에 할로 이온주입을 적용한 경우를 설명하기 위한 도면이다. 이러한, 상기 할로 이온주입은 DIBL 특성을 감소시켜 단채널효과를 감소시키게 한다.On the other hand, the sense amplifier transistor is a halo ion implantation to reduce the threshold voltage due to the short channel effect. 3A is a diagram for describing a case where halo ion implantation is applied to a source / drain region of an NMOS transistor according to the prior art. This halo ion implantation decreases the DIBL characteristic to reduce the short channel effect.

이에, 본 발명에서는 드레인 영역 보다 소오스 영역에 불순물 도핑 농도가 높을수록 DIBL 특성이 향상되는 것을 이용하여, 트랜지스터에 선택적으로 소오스 영역에만 할로 이온주입을 적용한다.Accordingly, in the present invention, the higher the impurity doping concentration in the source region than the drain region, the DIBL characteristic is improved, and halo ion implantation is selectively applied only to the source region to the transistor.

도 3b는 엔모스 트랜지스터의 소오스 영역에 할로 이온주입을 적용한 경우를 설명하기 위한 도면이다.3B is a diagram for explaining a case where halo ion implantation is applied to a source region of an NMOS transistor.

이처럼, 본 발명은 DIBL 특성에 큰 영향을 미치는 소오스 영역에만 할로 이온주입을 수행함으로써, DIBL 특성을 개선시키고, 단채널효과를 개선시키는 것으로 트랜지스터의 문턱전압 특성을 개선시킨다.As described above, the present invention improves the DIBL characteristic and improves the short channel effect by improving haul ion implantation only in the source region having a large influence on the DIBL characteristic, thereby improving the threshold voltage characteristic of the transistor.

도 4는 도 3a 및 도 3b의 a-a'선에 나타난 보론의 농도를 나타내기 위한 도면이다. 도시된 바와 같이, a' 영역인 소오스 영역의 보론 농도는 소오스/드레인 영역에 할로 이온주입을 수행한 경우보다 트랜지스터의 소오스 영역에만 선택적으로 할로 이온주입을 수행한 경우에서 더 높은 걸 알 수 있다.4 is a view for showing the concentration of boron shown in the line a-a 'of Figures 3a and 3b. As shown, it can be seen that the boron concentration of the source region, which is the a 'region, is higher when the halo ion implantation is selectively performed only on the source region of the transistor than when the halo ion implantation is performed on the source / drain region.

자세하게, 도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.In detail, FIGS. 5A to 5D are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 5a를 참조하면, 엔모스 지역 및 피모스 지역을 구성하며, 각 지역에 소오스/드레인 형성 영역을 포함하는 센스앰프용 반도체 기판(500)상에 게이트 물질들을 차례로 형성한 후, 상기 게이트 물질들을 식각하여 상기 각 지역의 반도체기판(500)상에 게이트(520)를 형성한다.Referring to FIG. 5A, gate materials are sequentially formed on a semiconductor substrate 500 for a sense amplifier that includes an NMOS region and a PMOS region, and includes a source / drain formation region in each region. The etching process forms a gate 520 on the semiconductor substrate 500 in each region.

미설명된 도면 부호 510은 소자분리막을, 530은 스페이서를 각각 나타낸다.Unexplained reference numeral 510 denotes an isolation layer, and 530 denotes a spacer.

도 5b를 참조하면, 상기 게이트(520)가 형성된 상기 반도체 기판(500)상에 상기 엔모스 지역의 소오스 형성 영역을 노출하는 제1감광막패턴(540)을 형성한다. 그런다음, 상기 제1감광막패턴(540)을 이온주입 마스크로 이용해서 상기 노출된 엔모스 지역의 소오스 형성 영역에 제1할로 이온주입을 수행한다.Referring to FIG. 5B, a first photoresist layer pattern 540 is formed on the semiconductor substrate 500 on which the gate 520 is formed to expose a source forming region of the NMOS region. Then, the first halo ion implantation is performed on the source formation region of the exposed NMOS region using the first photoresist pattern 540 as an ion implantation mask.

상기 제1할로 이온주입은 P-타입 불순물을 사용하여 수행하며, 바람직하게는, 1012∼1014의 농도를 갖는 붕소(boron)를 사용하여 수행한다.The first halo ion implantation is performed using a P-type impurity, and preferably, using boron having a concentration of 10 12 to 10 14 .

도 5c를 참조하면, 상기 제1감광막패턴을 공지된 공정에 따라 제거한 후, 상기 제1감광막패턴이 제거된 상기 반도체 기판(500)상에 상기 피모스 지역의 소오스 형성 영역을 노출하는 제2감광막패턴(550)을 형성한다.Referring to FIG. 5C, after removing the first photoresist pattern according to a known process, a second photoresist layer exposing a source forming region of the PMOS region on the semiconductor substrate 500 from which the first photoresist pattern is removed. Pattern 550 is formed.

그런다음, 상기 제2감광막패턴(550)을 이온주입 마스크로 이용해서 상기 노출된 피모스 지역의 소오스 형성 영역에 제2할로 이온주입을 수행한다.Then, the second halo ion implantation is performed on the source formation region of the exposed PMOS region using the second photoresist pattern 550 as an ion implantation mask.

상기 제2할로 이온주입은 N-타입 불순물을 사용하여 수행하며, 바람직하게는, 1012∼1014의 농도를 갖는 인(phosphrous) 또는 비소(arsenic)를 사용하여 수행한다.The second halo ion implantation is performed using N-type impurities, and preferably, using phosphorous or arsenic having a concentration of 10 12 to 10 14 .

도 5d를 참조하면, 상기 제2감광막패턴을 공지된 공정에 따라 제거한 후, 상기 반도체기판(500) 각 지역의 소오스/드레인 형성 영역에 불순물 이온주입을 수행하여, 각 지역에 소오스/드레인(560,570) 영역을 형성하고, 이로써, 상기 엔모스 지역에 센스앰프 엔모스 트랜지스터(580)를 형성함과 동시에 피모스 지역에 센스앰프 피모스 트랜지스터(590)를 형성한다.Referring to FIG. 5D, after the second photoresist pattern is removed according to a known process, impurity ion implantation is performed in a source / drain formation region of each region of the semiconductor substrate 500, so that source / drain regions 560 and 570 are applied to each region. ), Thereby forming a sense amplifier NMOS transistor 580 in the NMOS region and forming a sense amplifier PMOS transistor 590 in the PMOS region.

이처럼, 본 발명은 트랜지스터의 소오스 영역(560) 내에 선택적으로 할로 이온주입을 수행함으로써, 소오스 영역(560)의 불순물 농도를 증가시키는 것을 통해 DIBL 특성을 개선하고, 이를 통해, 트랜지스터의 문턱전압이 감소되는 현상을 억제할 수 있다.As described above, the present invention improves the DIBL characteristic by increasing the impurity concentration of the source region 560 by selectively performing halo ion implantation into the source region 560 of the transistor, thereby reducing the threshold voltage of the transistor. This phenomenon can be suppressed.

도 6은 문턱전압과 DIBL 특성을 나타낸 그래프로서, 할로 이온주입을 소오스/드레인 영역에 수행한 경우보다 할로 이온주입을 소오스 영역에 선택적으로 수행한 경우에서 문턱전압이 감소되는 것을 볼 수 있으며, 또한, DIBL 특성이 개선되는 것을 볼 수 있다. FIG. 6 is a graph showing threshold voltage and DIBL characteristics, and it can be seen that threshold voltage is decreased when halo ion implantation is selectively performed on the source region than when halo ion implantation is performed on the source / drain regions. It can be seen that the DIBL characteristic is improved.

이상에서와 같이, 본 발명은 트랜지스터의 소오스 영역 내의 불순물 도핑 농도를 증가시키는 것으로 단채널효과를 개선시키고, 이러한, 단채널효과의 개선을 통해 센스앰프 트랜지스터의 문턱전압이 감소되는 현상을 억제할 수 있으며, 그래서, 센스앰프의 오프-셋 전압을 개선시킬 수 있다.As described above, the present invention improves the short channel effect by increasing the impurity doping concentration in the source region of the transistor, and the phenomenon of reducing the threshold voltage of the sense amplifier transistor can be suppressed through the improvement of the short channel effect. Thus, the off-set voltage of the sense amplifier can be improved.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture a semiconductor device according to an embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 게이트 길이에 대한 문턱전압의 변동을 나타낸 그래도.Figure 1 shows the variation of the threshold voltage with respect to the gate length.

도 2는 센스앰프 트랜지스터를 나타낸 레이-아웃도.2 is a layout diagram illustrating a sense amplifier transistor.

도 3a는 종래 기술에 따른 할로 이온주입이 적용된 경우를 나타낸 도면.Figure 3a is a view showing a case in which halo ion implantation according to the prior art is applied.

도 3b는 본 발명의 실시예에 따른 할로 이온주입이 적용된 경우를 나타낸 도면. Figure 3b is a view showing a case in which halo ion implantation according to an embodiment of the present invention is applied.

도 4는 도 3a 및 도 3b의 a-a'선에 대한 보론 도핑 농도를 나타낸 도면.4 shows boron doping concentration for line a-a 'of FIGS. 3A and 3B.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.5A through 5D are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 6은 불순물 도핑 농도에 따른 문턱전압과 DIBL 특성을 보여주는 그래프.6 is a graph showing threshold voltage and DIBL characteristics according to impurity doping concentration.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

500: 반도체 기판 510: 소자분리막500: semiconductor substrate 510: device isolation film

520: 게이트 530: 스페이서520: gate 530: spacer

540: 제1감광막패턴 550: 제2감광막패턴540: first photosensitive film pattern 550: second photosensitive film pattern

560: 소오스 영역 570: 드레인 영역560: source region 570: drain region

580: 엔모스 트랜지스터 590: 피모스 트랜지스터580: NMOS transistor 590: PMOS transistor

Claims (20)

소오스/드레인 형성 영역을 포함하는 센스앰프 트랜지스터 내에 할로 이온주입을 수행하는 것을 포함하는 반도체 소자의 제조방법에 있어서,A method of manufacturing a semiconductor device comprising performing halo ion implantation into a sense amplifier transistor including a source / drain formation region, 상기 할로 이온주입은 상기 센스앰프 트랜지스터의 소오스 영역 내에 선택적으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The halo ion implantation method is selectively performed in the source region of the sense amplifier transistor. 제 1 항에 있어서,The method of claim 1, 상기 할로 이온주입은 P-타입 또는 N-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The halo ion implantation method of manufacturing a semiconductor device, characterized in that performed using P-type or N-type impurities. 제 1 항에 있어서,The method of claim 1, 상기 할로 이온주입은 1012∼1014의 농도를 갖는 P-타입 또는 N-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The halo ion implantation is performed using a P-type or N-type impurities having a concentration of 10 12 to 10 14 . 제 2 항 및 제 3 항에 있어서,The method according to claim 2 and 3, 상기 P-타입 불순물은 붕소인 것을 특징으로 하는 반도체 소자의 제조방법.And the P-type impurity is boron. 제 2 항 및 제 3 항에 있어서,The method according to claim 2 and 3, 상기 N-타입 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자의 제조방법.The N-type impurity is a manufacturing method of a semiconductor device, characterized in that the phosphorus or arsenic. 엔모스 지역 및 피모스 지역을 구성하며, 각 지역에 소오스/드레인 형성 영역을 포함하는 센스앰프 트랜지스터의 각 지역 내에 할로 이온주입을 수행하는 것을 포함하는 반도체 소자의 제조방법에 있어서,A method of manufacturing a semiconductor device comprising halo ion implantation in each region of a sense amplifier transistor comprising a NMOS region and a PMOS region, each of which includes a source / drain formation region, 상기 할로 이온주입은 각 지역의 소오스 형성 영역 내에 선택적으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The halo ion implantation is selectively performed in the source forming region of each region. 제 6 항에 있어서,The method of claim 6, 상기 할로 이온주입은,The halo ion implantation, 상기 엔모스 지역 및 피모스 지역상에 상기 엔모스 지역의 소오스 형성 영역을 노출하는 제1감광막패턴을 형성하는 단계;Forming a first photoresist pattern on the NMOS region and the PMOS region to expose a source forming region of the NMOS region; 상기 제1감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 엔모스 지역의 소오스 형성 영역에 제1할로 이온주입을 수행하는 단계;Performing a first halo ion implantation on a source forming region of the exposed NMOS region using the first photoresist pattern as an ion implantation mask; 상기 제1감광막패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제1감광막패턴이 제거된 엔모스 지역 및 피모스 지역상에 상기 피모스 지역의 소오스 형성 영역을 노출하는 제2감광막패턴을 형성하는 단계; Forming a second photoresist pattern on the NMOS region and the PMOS region from which the first photoresist pattern is removed to expose a source forming region of the PMOS region; 상기 제2감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 피모스 지역의 소오스 형성 영역에 제2할로 이온주입을 수행하는 단계; 및Performing a second halo ion implantation on a source forming region of the exposed PMOS region using the second photoresist pattern as an ion implantation mask; And 상기 제2감광막패턴을 제거하는 단계;Removing the second photoresist pattern; 로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device, characterized in that carried out as. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1할로 이온주입은 P-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The first halo ion implantation is performed using a P-type impurity. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1할로 이온주입은 1012∼1014의 농도를 갖는 P-타입의 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The first halo ion implantation is performed using a P-type impurity having a concentration of 10 12 ~ 10 14 . 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 상기 P-타입 불순물은 붕소인 것을 특징으로 하는 반도체 소자의 제조방법.And the P-type impurity is boron. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2할로 이온주입은 N-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The second halo ion implantation method using a semiconductor device, characterized in that performed using N-type impurities. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2할로 이온주입은 1012∼1014의 농도를 갖는 N-타입의 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The second halo ion implantation is performed using an N-type impurity having a concentration of 10 12 ~ 10 14 . 제 11 항 또는 제 12 항에 있어서,The method according to claim 11 or 12, 상기 N-타입 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자의 제조방법.The N-type impurity is a manufacturing method of a semiconductor device, characterized in that the phosphorus or arsenic. 엔모스 지역 및 피모스 지역을 구성하며, 각 지역에 소오스/드레인 형성 영역을 포함하는 센스앰프용 반도체 기판의 각 지역상에 게이트를 형성하는 단계;Forming a gate on each region of the sense amplifier semiconductor substrate constituting the NMOS region and the PMOS region, the source / drain forming regions in each region; 상기 게이트가 형성된 상기 반도체 기판상에 상기 엔모스 지역의 소오스 형성 영역을 노출하는 제1감광막패턴을 형성하는 단계;Forming a first photoresist pattern on the semiconductor substrate on which the gate is formed to expose a source forming region of the NMOS region; 상기 제1감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 엔모스 지역의 소오스 형성 영역에 제1할로 이온주입을 수행하는 단계;Performing a first halo ion implantation on a source forming region of the exposed NMOS region using the first photoresist pattern as an ion implantation mask; 상기 제1감광막패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제1감광막패턴이 제거된 상기 반도체 기판상에 상기 피모스 지역의 소오스 형성 영역을 노출하는 제2감광막패턴을 형성하는 단계; Forming a second photoresist pattern on the semiconductor substrate from which the first photoresist pattern is removed to expose a source forming region of the PMOS region; 상기 제2감광막패턴을 이온주입 마스크로 이용해서 상기 노출된 피모스 지역의 소오스 형성 영역에 제2할로 이온주입을 수행하는 단계; Performing a second halo ion implantation on a source forming region of the exposed PMOS region using the second photoresist pattern as an ion implantation mask; 상기 제2감광막패턴을 제거하는 단계; 및Removing the second photoresist pattern; And 상기 각 지역의 소오스/드레인 형성 영역에 불순물 이온주입을 수행하여 상기 엔모스 지역에 센스앰프 엔모스 트랜지스터를 형성함과 동시에 피모스 지역에 센스앰프 피모스 트랜지스터를 형성하는 단계;Performing impurity ion implantation into the source / drain formation regions of each region to form a sense amplifier NMOS transistor in the NMOS region and simultaneously forming a sense amplifier PMOS transistor in the PMOS region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 14 항에 있어서,The method of claim 14, 상기 제1할로 이온주입은 P-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The first halo ion implantation is performed using a P-type impurity. 제 14 항에 있어서,The method of claim 14, 상기 제1할로 이온주입은 1012∼1014의 농도를 갖는 P-타입의 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The first halo ion implantation is performed using a P-type impurity having a concentration of 10 12 ~ 10 14 . 제 15 항 또는 제 16 항에 있어서,The method according to claim 15 or 16, 상기 P-타입 불순물은 붕소인 것을 특징으로 하는 반도체 소자의 제조방법.And the P-type impurity is boron. 제 14 항에 있어서,The method of claim 14, 상기 제2할로 이온주입은 N-타입 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The second halo ion implantation method using a semiconductor device, characterized in that performed using N-type impurities. 제 14 항에 있어서,The method of claim 14, 상기 제2할로 이온주입은 1012∼1014의 농도를 갖는 N-타입의 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The second halo ion implantation is performed using an N-type impurity having a concentration of 10 12 ~ 10 14 . 제 18 항 또는 제 19 항에 있어서,The method of claim 18 or 19, 상기 N-타입 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자의 제조방법.The N-type impurity is a manufacturing method of a semiconductor device, characterized in that the phosphorus or arsenic.
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