KR20090022618A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20090022618A
KR20090022618A KR1020070088145A KR20070088145A KR20090022618A KR 20090022618 A KR20090022618 A KR 20090022618A KR 1020070088145 A KR1020070088145 A KR 1020070088145A KR 20070088145 A KR20070088145 A KR 20070088145A KR 20090022618 A KR20090022618 A KR 20090022618A
Authority
KR
South Korea
Prior art keywords
bit line
interlayer insulating
conductive layer
insulating film
pattern
Prior art date
Application number
KR1020070088145A
Other languages
Korean (ko)
Inventor
심동화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070088145A priority Critical patent/KR20090022618A/en
Publication of KR20090022618A publication Critical patent/KR20090022618A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

A semiconductor device and a manufacturing method thereof are provided to improve the electrical characteristic by reducing the size of the resistance of the storage node contact. A semiconductor device comprises a substrate, the first interlayer insulating film(22), the second inter metal dielectric(24), a bit line(200), the third interlayer insulating film(28), and a storage node contact(31). the first interlayer insulating film is located on the substrate and has a landing plug contact(23). The second inter metal dielectric is arranged on the first interlayer insulating film. The bit lines are arranged on the second inter metal dielectric. The third interlayer insulating film is arranged on the second inter metal dielectric in order to put on the bit lines. The storage node contact is arranged between bit lines.

Description

반도체 소자 및 그 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Semiconductor device and its manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 스토리지 노드 콘택(storage node contact)을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a semiconductor device having a storage node contact and a method of manufacturing the same.

반도체 메모리 소자, 예를 들어, DRAM의 제조 공정에 있어서, 셀 영역에 형성되는 스토리지 노드 콘택은 스토리지 노드와 기판 활성영역을 연결시켜 DRAM 소자의 전기적 동작을 가능하게 한다.In the manufacturing process of a semiconductor memory device, for example, a DRAM, a storage node contact formed in a cell region connects the storage node and the substrate active region to enable electrical operation of the DRAM device.

도1a는 종래 기술에 따른 스토리지 노드 콘택 형성이 완료된 반도체 소자를 나타내는 평면도이고, 도1b는 도1a의 A-A´ 단면도이다. 이하, 도1a 및 도1b를 참조하여 종래 기술에 따른 스토리지 노드 콘택 형성 방법을 설명하기로 한다.FIG. 1A is a plan view illustrating a semiconductor device in which a storage node contact is formed according to the prior art, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A. Hereinafter, a storage node contact forming method according to the prior art will be described with reference to FIGS. 1A and 1B.

우선, 반도체 기판에 활성영역(10)을 한정하는 소자분리막(11)을 형성한 후, 이 소자분리막(11)을 포함하는 반도체 기판 상에 활성영역(10)을 가로지르면서 활 성영역(10)의 단축 방향으로 연장되는 복수개의 게이트 패턴(12)을 형성한다.First, after forming the device isolation film 11 defining the active region 10 on the semiconductor substrate, the active region 10 while crossing the active region 10 on the semiconductor substrate including the device isolation film 11. A plurality of gate patterns 12 extending in the short axis direction.

이어서, 게이트 패턴(12)을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(13)을 형성한 후, 게이트 패턴(12) 사이의 제1 층간 절연막(13)을 선택적으로 식각하여 형성되는 개구부에 도전물질을 매립함으로써 랜딩 플러그 콘택(landing plug contact, 14)을 형성한다.Next, an opening formed by selectively etching the first interlayer insulating layer 13 between the gate patterns 12 after forming the first interlayer insulating layer 13 on the entire structure of the resultant including the gate pattern 12. Landing plug contacts 14 are formed by embedding a conductive material in the conductive material.

이어서, 랜딩 플러그 콘택(14)을 포함하는 결과물의 전체 구조 상에 제2 층간 절연막(15)을 형성한다. Next, a second interlayer insulating film 15 is formed on the entire structure of the resultant product including the landing plug contact 14.

이어서, 제2 층간 절연막(15)을 선택적으로 식각하여 비트라인 콘택(16)을 형성한 후, 제2 층간 절연막(15) 상에 비트라인 콘택(16)과 연결되면서 활성영역(10)의 장축 방향으로 연장되는 복수개의 비트라인(17)을 형성한다. 비트라인(17)은 비트라인 도전막(17a) 및 비트라인 하드마스크(17b)의 적층 구조와 이 적층 구조의 양측벽에 형성되는 비트라인 스페이서(17c)를 포함한다.Subsequently, after forming the bit line contact 16 by selectively etching the second interlayer insulating layer 15, the long axis of the active region 10 is connected to the bit line contact 16 on the second interlayer insulating layer 15. A plurality of bit lines 17 extending in the direction are formed. The bit line 17 includes a stacked structure of the bit line conductive film 17a and the bit line hard mask 17b and bit line spacers 17c formed on both sidewalls of the stacked structure.

이어서, 비트라인(17)을 포함하는 결과물의 전체 구조 상에 제3 층간 절연막(18)을 형성한다.Subsequently, a third interlayer insulating film 18 is formed on the entire structure of the resultant product including the bit lines 17.

이어서, 제3 층간 절연막(18) 및 제2 층간 절연막(15)을 선택적으로 식각하여 랜딩 플러그 콘택(14)을 노출시키는 개구부를 형성하고, 이 개구부에 도전물질을 매립함으로써 스토리지 노드 콘택(19)을 형성한다.Subsequently, the third interlayer insulating layer 18 and the second interlayer insulating layer 15 are selectively etched to form openings for exposing the landing plug contacts 14, and the conductive node is embedded in the storage node contacts 19. To form.

그러나, 최근 반도체 소자의 집적도가 증가함에 따라 비트라인 사이의 간격이 감소하고 그에 따라 비트라인 사이의 스토리지 노드 콘택의 폭이 감소하고 있다. 이는 비트라인의 캐패시턴스가 증가되는 문제점 및 스토리지 노드 콘택의 저항 이 증가되는 문제점을 초래하여 누설 전류와 같은 소자 특성 저하의 원인이 된다.However, as the degree of integration of semiconductor devices has increased recently, the spacing between bit lines has decreased, and thus the width of storage node contacts between bit lines has decreased. This results in an increase in the capacitance of the bit line and an increase in the resistance of the storage node contact, which causes degradation of device characteristics such as leakage current.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인의 상부 폭을 감소시키고 그에 따라 스토리지 노드 콘택의 상부 폭을 증가시킴으로써, 비트라인의 캐패시턴스 및 스토리지 노드 콘택의 저항을 감소시켜 소자의 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.The present invention has been proposed to solve the above problems of the prior art, by reducing the upper width of the bit line and thus increasing the upper width of the storage node contact, thereby reducing the capacitance of the bit line and the resistance of the storage node contact. SUMMARY A semiconductor device capable of improving device characteristics and a method of manufacturing the same are provided.

상기 과제를 해결하기 위한 본 발명의 반도체 소자는, 기판; 상기 기판상의 랜딩 플러그 콘택을 구비하는 제1 층간 절연막; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 상에 형성되고 상부가 하부에 비하여 작은 폭을 갖는 비트라인; 상기 비트라인을 덮는 제3 층간 절연막; 및 상기 비트라인 사이의 상기 제3 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 랜딩 플러그 콘택과 연결되고 상부가 하부에 비하여 큰 폭을 갖는 스토리지 노드 콘택을 포함한다.The semiconductor element of this invention for solving the said subject is a board | substrate; A first interlayer insulating film having a landing plug contact on the substrate; A second interlayer insulating film on the first interlayer insulating film; A bit line formed on the second interlayer insulating layer and having an upper portion having a smaller width than the lower portion; A third interlayer insulating layer covering the bit line; And a storage node contact connected to the landing plug contact through the third interlayer insulating layer and the second interlayer insulating layer between the bit lines and having an upper portion having a larger width than the lower portion.

또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법은, 기판 상에 랜딩 플러그 콘택을 구비하는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막 상에 비트라인 도전막 및 비트라인 하드마스크를 형성하는 단계; 상기 비트라인 하드마스크 및 상기 비트라인 도전막 일부를 선택적으로 식각하여 제1 폭을 갖는 비트라인 하드마스크 패턴 및 상부 비트라인 도전막 패턴을 형성하는 단계; 상기 비트라 인 도전막 나머지를 선택적으로 식각하여 상기 상부 비트라인 도전막 패턴의 하부에 상기 제1 폭보다 큰 제2 폭을 갖는 하부 비트라인 도전막 패턴을 형성하는 단계; 상기 하부 비트라인 도전막 패턴, 상기 상부 비트라인 도전막 패턴 및 상기 비트라인 하드마스크 패턴의 양측벽에 비트라인 스페이서를 형성하는 단계; 결과물의 전체 구조 상에 제3 층간 절연막을 형성하는 단계; 상기 제3 층간 절연막 및 상기 제2 층간 절연막을 선택적으로 식각하여 상기 랜딩 플러그 콘택을 노출시키는 개구부를 형성하는 단계; 및 상기 개구부에 도전물질을 매립하여 상부가 하부에 비하여 큰 폭을 갖는 스토리지 노드 콘택을 형성하는 단계를 포함한다.In addition, a method of manufacturing a semiconductor device of the present invention for solving the above problems, forming a first interlayer insulating film having a landing plug contact on the substrate; Forming a second interlayer insulating film on the first interlayer insulating film; Forming a bit line conductive layer and a bit line hard mask on the second interlayer insulating layer; Selectively etching the bit line hard mask and a portion of the bit line conductive layer to form a bit line hard mask pattern and an upper bit line conductive layer pattern having a first width; Selectively etching the remaining bit line conductive layer to form a lower bit line conductive layer pattern having a second width greater than the first width under the upper bit line conductive layer pattern; Forming bit line spacers on both sidewalls of the lower bit line conductive layer pattern, the upper bit line conductive layer pattern, and the bit line hard mask pattern; Forming a third interlayer insulating film on the entire structure of the resultant product; Selectively etching the third interlayer insulating film and the second interlayer insulating film to form openings exposing the landing plug contacts; And filling a conductive material in the opening to form a storage node contact having a larger width at an upper portion thereof than a lower portion thereof.

상술한 본 발명에 의한 반도체 소자 및 그 제조 방법은, 비트라인의 상부 폭을 감소시키고 그에 따라 스토리지 노드 콘택의 상부 폭을 증가시킴으로써, 비트라인의 캐패시턴스 및 스토리지 노드 콘택의 저항을 감소시켜 소자의 특성을 개선할 수 있다.The above-described semiconductor device and a method of manufacturing the same according to the present invention reduce the capacitance of the bit line and the resistance of the storage node contact by reducing the upper width of the bit line and thus increasing the upper width of the storage node contact. Can be improved.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설 명하기 위한 공정 단면도이다. 특히, 본 도면은 도1a의 A-A´ 방향에 따른 단면도이다.2A through 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. In particular, this figure is a cross-sectional view taken along the line AA ′ of FIG. 1A.

도2a에 도시된 바와 같이, 반도체 기판에 활성영역(20)을 한정하는 소자분리막(21)을 형성한 후, 이 소자분리막(21)을 포함하는 반도체 기판 상에 활성영역(20)을 가로지르면서 활성영역(20)의 단축 방향으로 연장되는 복수개의 게이트 패턴(미도시됨)을 형성한다.As shown in FIG. 2A, after forming the device isolation film 21 defining the active region 20 in the semiconductor substrate, the semiconductor device including the device isolation film 21 crosses the active region 20. At the same time, a plurality of gate patterns (not shown) extending in the short direction of the active region 20 are formed.

이어서, 게이트 패턴을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(22)을 형성한 후, 게이트 패턴 사이의 제1 층간 절연막(22)을 선택적으로 식각하여 형성되는 개구부에 도전물질을 매립함으로써 랜딩 플러그 콘택(23)을 형성한다.Subsequently, after the first interlayer insulating film 22 is formed on the entire structure of the resultant including the gate pattern, the conductive material is buried in the opening formed by selectively etching the first interlayer insulating film 22 between the gate patterns. The landing plug contact 23 is formed.

이어서, 랜딩 플러그 콘택(23)을 포함하는 결과물의 전체 구조 상에 제2 층간 절연막(24)을 형성한 후, 제2 층간 절연막(24)을 선택적으로 식각하여 비트라인 콘택(미도시됨)을 형성한다.Subsequently, after forming the second interlayer insulating film 24 on the entire structure of the resultant product including the landing plug contact 23, the second interlayer insulating film 24 is selectively etched to remove the bit line contact (not shown). Form.

이어서, 비트라인 콘택을 포함하는 제2 층간 절연막(24) 상에 비트라인 도전막(25) 및 비트라인 하드마스크(26)를 순차적으로 형성한다. 이때, 비트라인 도전막(25)은 Ti, TiN 또는 W 중에서 선택되는 하나의 단일막 또는 두개 이상의 다층막으로 이루어질 수 있다.Subsequently, the bit line conductive layer 25 and the bit line hard mask 26 are sequentially formed on the second interlayer insulating layer 24 including the bit line contacts. In this case, the bit line conductive layer 25 may be formed of one single layer or two or more multilayer layers selected from Ti, TiN, or W.

도2b에 도시된 바와 같이, 후속 비트라인 패터닝을 위한 비트라인 마스크와 중첩되면서 그보다 더 작은 폭을 갖는 마스크 패턴(미도시됨)을 이용하여 비트라인 하드마스크(26)를 식각함으로써, 제1 폭(w1)을 갖는 비트라인 하드마스크 패 턴(26a)을 형성한다.As shown in FIG. 2B, the first width is etched by etching the bitline hardmask 26 using a mask pattern (not shown) that overlaps with the bitline mask for subsequent bitline patterning and has a smaller width. A bit line hard mask pattern 26a having (w1) is formed.

이어서, 비트라인 하드마스크 패턴(26a)을 식각 베리어로 비트라인 도전막(25)의 일부(예를 들어, 비트라인 도전막(25)의 절반 정도)를 식각한다. 그 결과, 비트라인 도전막(25)은 그 상부에 제1 폭(w1)을 갖는 상부 비트라인 도전막 패턴(25a)을 포함하게 된다.Subsequently, a portion of the bit line conductive layer 25 (for example, about half of the bit line conductive layer 25) is etched using the bit line hard mask pattern 26a as an etching barrier. As a result, the bit line conductive film 25 includes an upper bit line conductive film pattern 25a having a first width w1 thereon.

도2c에 도시된 바와 같이, 종래의 비트라인 마스크를 이용하여 잔류하는 비트라인 도전막(25)을 식각한다. 그 결과, 상부 비트라인 도전막 패턴(25a)의 하부에 연결되면서 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는 하부 비트라인 도전막 패턴(25b)이 형성된다.As shown in FIG. 2C, the remaining bit line conductive layer 25 is etched using a conventional bit line mask. As a result, a lower bit line conductive layer pattern 25b having a second width w2 greater than the first width w1 is formed while being connected to the lower portion of the upper bit line conductive layer pattern 25a.

도2d에 도시된 바와 같이, 결과물의 전면에 스페이서용 절연막을 형성한 후, 스페이서 식각을 수행하여 하부 비트라인 도전막 패턴(25b), 상부 비트라인 도전막 패턴(25a) 및 비트라인 하드마스크 패턴(26a)의 양측벽에 그 프로파일을 따라 비트라인 스페이서(27)를 형성한다. 이때, 후속 스토리지 노드 콘택 형성을 위한 식각시 공정 마진 확보를 위하여 본 도면에서와 같이 비트라인 스페이서(27)를 비트라인 하드마스크 패턴(26a) 상부에 잔류하게 할 수 있다. As shown in FIG. 2D, after forming an insulating film for a spacer on the entire surface of the resultant, spacer etching is performed to form a lower bit line conductive layer pattern 25b, an upper bit line conductive layer pattern 25a, and a bit line hard mask pattern. Bit line spacers 27 are formed along the profile on both side walls of 26a. In this case, the bit line spacer 27 may be left on the bit line hard mask pattern 26a to secure the process margin during etching for forming subsequent storage node contacts.

결과적으로, 제2 층간 절연막(24) 상에는 하부 비트라인 도전막 패턴(25b), 상부 비트라인 도전막 패턴(25a) 및 비트라인 하드마스크 패턴(26a)의 적층 구조 및 그 양측벽의 비트라인 스페이서(27)를 포함하는 비트라인(200)이 형성된다. 이 비트라인(200)은 비트라인 콘택과 연결되면서 활성영역(20)의 장축방향으로 연장된다. 여기서, 하부 비트라인 도전막 패턴(25b)의 제2 폭(w2)이 상부 비트라인 도전 막 패턴(25a) 및 비트라인 하드마스크 패턴(26a)의 제1 폭(w1)에 비하여 크기 때문에, 비트라인 스페이서(27)도 그 프로파일을 따라 형성되어 비트라인(200)의 상부 폭이 하부 폭에 비하여 감소하게 된다.As a result, the stacked structure of the lower bit line conductive film pattern 25b, the upper bit line conductive film pattern 25a, and the bit line hard mask pattern 26a on the second interlayer insulating film 24 and the bit line spacers on both side walls thereof. A bit line 200 including 27 is formed. The bit line 200 is connected to the bit line contact and extends in the long axis direction of the active region 20. Here, since the second width w2 of the lower bit line conductive film pattern 25b is larger than the first width w1 of the upper bit line conductive film pattern 25a and the bit line hard mask pattern 26a, the bit Line spacers 27 are also formed along the profile such that the upper width of the bit line 200 is reduced compared to the lower width.

도2e에 도시된 바와 같이, 비트라인(200)을 포함하는 결과물의 전체 구조 상에 제3 층간 절연막(28)을 형성한 후, 제3 층간 절연막(28) 상에 스토리지 노드 콘택 예정 영역을 노출시키는 마스크 패턴(29)을 형성한다. 이때, 비트라인(200)의 상부 폭이 감소하여 상대적으로 스토리지 노드 콘택 예정 영역의 폭이 증가하기 때문에, 마스크 패턴(29)도 그에 대응하여 폭이 증가한 스토리지 노드 콘택 예정 영역을 노출시키도록 형성한다.As shown in FIG. 2E, after forming the third interlayer insulating film 28 on the entire structure of the resultant including the bit line 200, the storage node contact planned region is exposed on the third interlayer insulating film 28. A mask pattern 29 is formed. In this case, since the width of the upper portion of the bit line 200 decreases to increase the width of the storage node contact plan region, the mask pattern 29 is formed to expose the storage node contact plan region of which the width is correspondingly increased. .

도2f에 도시된 바와 같이, 마스크 패턴(29)을 식각 베리어로 제3 층간 절연막(28) 및 제2 층간 절연막(24)을 식각하여 랜딩 플러그 콘택(23)을 노출시키는 개구부(30)를 형성한다. 이때, 비트라인(200)은 자신의 상부 및 측벽에 형성되는 비트라인 하드마스크 패턴(26a) 및 비트라인 스페이서(27)에 의하여 보호될 수 있다. 또한, 비트라인 스페이서(27)는 하부에 비해 상부 폭이 작은 비트라인 도전막 패턴(25a, 25b)의 측벽 프로파일을 따라 형성되기 때문에, 개구부(30)의 상부는 하부에 비해 큰 폭을 갖게 된다.As shown in FIG. 2F, the third interlayer insulating layer 28 and the second interlayer insulating layer 24 are etched using the mask pattern 29 as an etch barrier to form the openings 30 exposing the landing plug contacts 23. do. In this case, the bit line 200 may be protected by the bit line hard mask pattern 26a and the bit line spacer 27 formed on the upper and sidewalls thereof. In addition, since the bit line spacer 27 is formed along sidewall profiles of the bit line conductive layer patterns 25a and 25b having a smaller upper width than the lower portion, the upper portion of the opening 30 has a larger width than the lower portion. .

도2g에 도시된 바와 같이, 개구부(30)에 도전물질을 매립함으로써 스토리지 노드 콘택(31)을 형성한다. 그 결과, 스토리지 노드 콘택(31)의 상부도 하부에 비해 큰 폭을 갖게 된다.As shown in FIG. 2G, the storage node contact 31 is formed by filling a conductive material in the opening 30. As a result, the upper portion of the storage node contact 31 also has a larger width than the lower portion.

이와 같이, 상부가 하부에 비하여 작은 폭을 갖는 비트라인을 형성함으로써, 비트라인 사이의 간격, 좀더 정확하게는, 비트라인의 상부 사이의 간격을 증가시켜 비트라인 캐패시턴스를 감소시킬 수 있다. 아울러, 이러한 비트라인 사이에 형성되는 스토리지 노드 콘택은 그 상부가 하부에 비하여 큰 폭을 갖기 때문에 스토리지 노드 콘택의 저항을 감소시킬 수 있다. As such, by forming a bitline having a smaller width at the top than a lower portion, it is possible to reduce the bitline capacitance by increasing the spacing between the bitlines, more precisely, the spacing between the upper portions of the bitlines. In addition, since the upper portion of the storage node contacts formed between the bit lines is larger than the lower portion, the resistance of the storage node contacts can be reduced.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1a는 종래 기술에 따른 스토리지 노드 콘택 형성이 완료된 반도체 소자를 나타내는 평면도이고, 도1b는 도1a의 A-A´ 단면도.1A is a plan view illustrating a semiconductor device in which a storage node contact is formed according to the prior art, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A.

도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 활성영역 21 : 소자분리막20: active region 21: device isolation film

22 : 제1 층간 절연막 23 : 랜딩 플러그 콘택22: first interlayer insulating film 23: landing plug contact

24 : 제2 층간 절연막 25 : 비트라인 도전막24: second interlayer insulating film 25: bit line conductive film

26 : 비트라인 하드마스크 27 : 비트라인 스페이서26: bit line hard mask 27: bit line spacer

28 : 제3 층간 절연막 29 : 마스크 패턴28: third interlayer insulating film 29: mask pattern

30 : 개구부 31 : 스토리지 노드 콘택30: opening 31: storage node contact

Claims (9)

기판;Board; 상기 기판상의 랜딩 플러그 콘택을 구비하는 제1 층간 절연막;A first interlayer insulating film having a landing plug contact on the substrate; 상기 제1 층간 절연막 상의 제2 층간 절연막;A second interlayer insulating film on the first interlayer insulating film; 상기 제2 층간 절연막 상에 형성되고 상부가 하부에 비하여 작은 폭을 갖는 비트라인;A bit line formed on the second interlayer insulating layer and having an upper portion having a smaller width than the lower portion; 상기 비트라인을 덮는 제3 층간 절연막; 및A third interlayer insulating layer covering the bit line; And 상기 비트라인 사이의 상기 제3 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 랜딩 플러그 콘택과 연결되고 상부가 하부에 비하여 큰 폭을 갖는 스토리지 노드 콘택A storage node contact connected to the landing plug contact through the third interlayer insulating layer and the second interlayer insulating layer between the bit lines, and having an upper portion having a larger width than the lower portion; 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 비트라인은,The bit line, 하부 비트라인 도전막 패턴, 상부 비트라인 도전막 패턴 및 비트라인 하드마스크 패턴의 적층 구조와 이 적층 구조 양측벽의 비트라인 스페이서를 포함하고,A stacked structure of a lower bit line conductive film pattern, an upper bit line conductive film pattern, and a bit line hard mask pattern, and bit line spacers on both sides of the stacked structure, 상기 하부 비트라인 도전막 패턴의 폭은 상기 상부 비트라인 도전막 패턴 및 상기 비트라인 하드마스크 패턴의 폭보다 큰The width of the lower bit line conductive layer pattern is greater than the width of the upper bit line conductive layer pattern and the bit line hard mask pattern. 반도체 소자.Semiconductor device. 제2항에 있어서,The method of claim 2, 상기 비트라인 스페이서는 상기 적층 구조 양측벽의 프로파일을 반영하는The bit line spacer reflects the profile of both sidewalls of the stacked structure. 반도체 소자.Semiconductor device. 제2항에 있어서,The method of claim 2, 상기 비트라인 스페이서는 상기 비트라인 하드마스크 패턴의 상부를 덮는The bit line spacer covers an upper portion of the bit line hard mask pattern. 반도체 소자.Semiconductor device. 기판 상에 랜딩 플러그 콘택을 구비하는 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film having a landing plug contact on the substrate; 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film; 상기 제2 층간 절연막 상에 비트라인 도전막 및 비트라인 하드마스크를 형성하는 단계;Forming a bit line conductive layer and a bit line hard mask on the second interlayer insulating layer; 상기 비트라인 하드마스크 및 상기 비트라인 도전막 일부를 선택적으로 식각하여 제1 폭을 갖는 비트라인 하드마스크 패턴 및 상부 비트라인 도전막 패턴을 형성하는 단계;Selectively etching the bit line hard mask and a portion of the bit line conductive layer to form a bit line hard mask pattern and an upper bit line conductive layer pattern having a first width; 상기 비트라인 도전막 나머지를 선택적으로 식각하여 상기 상부 비트라인 도전막 패턴의 하부에 상기 제1 폭보다 큰 제2 폭을 갖는 하부 비트라인 도전막 패턴을 형성하는 단계;Selectively etching the remainder of the bit line conductive layer to form a lower bit line conductive layer pattern having a second width greater than the first width under the upper bit line conductive layer pattern; 상기 하부 비트라인 도전막 패턴, 상기 상부 비트라인 도전막 패턴 및 상기 비트라인 하드마스크 패턴의 양측벽에 비트라인 스페이서를 형성하는 단계;Forming bit line spacers on both sidewalls of the lower bit line conductive layer pattern, the upper bit line conductive layer pattern, and the bit line hard mask pattern; 결과물의 전체 구조 상에 제3 층간 절연막을 형성하는 단계;Forming a third interlayer insulating film on the entire structure of the resultant product; 상기 제3 층간 절연막 및 상기 제2 층간 절연막을 선택적으로 식각하여 상기 랜딩 플러그 콘택을 노출시키는 개구부를 형성하는 단계; 및Selectively etching the third interlayer insulating film and the second interlayer insulating film to form openings exposing the landing plug contacts; And 상기 개구부에 도전물질을 매립하여 상부가 하부에 비하여 큰 폭을 갖는 스토리지 노드 콘택을 형성하는 단계Embedding a conductive material in the opening to form a storage node contact having a larger width at an upper portion thereof than a lower portion; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 비트라인 하드마스크 패턴 및 상부 비트라인 도전막 패턴 형성 단계는,The forming of the bit line hard mask pattern and the upper bit line conductive layer pattern may include 비트라인 마스크와 중첩되면서 더 작은 폭을 갖는 마스크 패턴을 이용하여 수행되고,Is performed using a mask pattern with a smaller width while overlapping the bitline mask, 상기 하부 비트라인 도전막 패턴 형성 단계는,The lower bit line conductive layer pattern forming step may include 상기 비트라인 마스크를 이용하여 수행되는Is performed using the bit line mask 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 비트라인 스페이서 형성 단계는, The bit line spacer forming step, 상기 하부 비트라인 도전막 패턴, 상기 상부 비트라인 도전막 패턴 및 상기 비트라인 하드마스크 패턴을 포함하는 결과물의 전면에 스페이서용 절연막을 형성하는 단계; 및Forming an insulating film for a spacer on an entire surface of the resultant material including the lower bit line conductive layer pattern, the upper bit line conductive layer pattern, and the bit line hard mask pattern; And 상기 스페이서용 절연막을 스페이서 식각하는 단계를 포함하는Etching the spacer insulating film 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 비트라인 스페이서는 상기 양측벽의 프로파일을 따라 형성되는The bit line spacer is formed along the profile of both side walls. 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제5항에 있어서,The method of claim 5, 상기 비트라인 스페이서는 상기 비트라인 하드마스크 패턴 상부를 덮도록 형성되는The bit line spacer is formed to cover an upper portion of the bit line hard mask pattern. 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device.
KR1020070088145A 2007-08-31 2007-08-31 Method for manufacturing semiconductor device KR20090022618A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070088145A KR20090022618A (en) 2007-08-31 2007-08-31 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070088145A KR20090022618A (en) 2007-08-31 2007-08-31 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20090022618A true KR20090022618A (en) 2009-03-04

Family

ID=40692468

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070088145A KR20090022618A (en) 2007-08-31 2007-08-31 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20090022618A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362289B2 (en) 2014-01-28 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor device including landing pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362289B2 (en) 2014-01-28 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor device including landing pad

Similar Documents

Publication Publication Date Title
US9613967B1 (en) Memory device and method of fabricating the same
US10784265B2 (en) Semiconductor device
KR100618819B1 (en) Semiconductor device attaining improved overlay margin and manufacturing method thereof
KR20070055729A (en) Structure of semiconductor device having dummy gate and fabrication method thereof
US20140120710A1 (en) Semiconductor device with buried gate and method for fabricating the same
KR20090068713A (en) Method for manufacturing semiconductor device with vertical channel transistor
KR20120086637A (en) Semiconductor device and method for manufacturing the same
KR20090022619A (en) Method for forming contact in semiconductor device
KR100439034B1 (en) Bitline of semiconductor device with leakage current protection and method for forming the same
KR100827509B1 (en) Method for forming semiconductor device
KR100889313B1 (en) Method for manufacturing semiconductor device
KR100479604B1 (en) Method for fabrication of semiconductor device
US20100148228A1 (en) Semiconductor and manufacturing method of the same
KR20060088637A (en) Flash memory device having peripheral transistor and method the same
KR20090022618A (en) Method for manufacturing semiconductor device
KR100905830B1 (en) Semiconductor device and manufacturing method thereof
KR100825814B1 (en) Semiconductor device having contact barrier and method of manufacturing the same
KR101116287B1 (en) Vertical channel transistor of semiconductor device and method for forming the same
KR20050024977A (en) Semicondcutor device having self-alinged contact and method of the same
KR100310543B1 (en) Method of forming a semiconductor device
KR100844939B1 (en) Method for manufacturing semiconductor device with gate line of fine line width
KR100924014B1 (en) Method for fabricating semiconductor device
KR100929643B1 (en) Semiconductor element and manufacturing method thereof
KR100844936B1 (en) Semicoductor device and Method for fabricating the same
KR20100079916A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid