KR20090021713A - 유기전계발광소자 - Google Patents

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구홍모
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Abstract

본 발명은, 기판 상에 매트릭스형태로 위치하는 다수의 서브 픽셀과; 다수의 서브 픽셀을 구분하는 절연막과; 절연막 상에 위치하는 정테이퍼 형상의 스페이서를 포함하되, 절연막과 스페이서의 높이 비는 1 : 2.6 ~ 4.0으로 위치하는 유기전계발광소자를 제공한다.
유기전계발광소자, 절연막, 스페이서

Description

유기전계발광소자{Organic Light Emitting Diode}
본 발명은 유기전계발광소자에 관한 것이다.
유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자였다.
또한, 유기전계발광소자는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식과 배면발광(Bottom-Emission) 방식이 있다. 이는, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix)으로 나누어져 있다.
일반적으로 유기전계발광소자는 기판 상에 애노드 패터닝, 절연막 공정, 유기물 및 캐소드 증착을 하고, 보호막(passivation)과 봉지(encapsulation) 공정 등의 제조 과정을 거쳐 제작되었다.
이와 같은 제조 과정에서, 메탈 마스크의 지지 역할, 밀봉 부재의 지지 역할 등과 같이 다양한 목적을 수행할 수 있는 스페이서를 기판 상에 형성하였다. 스페이서는 이 밖에도 외기 또는 외압에 의한 스트레스 방지 등의 목적도 달성할 수 있어 점차 이를 적용하는 빈도가 높아지고 있다.
한편, 앞서 설명한 바와 같이 다양한 목적을 달성할 수 있음에도 종래 스페이서는 사용 목적이나 효과 등을 향상할 수 있도록 명확히 형성하지 못하였다.
이로 인해, 제조 과정에서 마스크가 서브 픽셀 내의 유기 발광층에 충격 또는 스크레치(Scratch) 등을 가하게 되어 불량률이 증가한다든지 증착되는 박막의 균일성을 떨어뜨리게 되는 문제를 유발하게 되어 이의 개선이 필요하다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 유기전계발광소자의 제조 과정에서 다양한 목적을 효과적으로 수행할 수 있는 스페이서를 제공하여 생산 수율을 향상시킴은 물론 신뢰성을 향상시키는 것이다.
상술한 과제 해결 수단으로 본 발명은, 기판 상에 매트릭스형태로 위치하는 다수의 서브 픽셀과; 다수의 서브 픽셀을 구분하는 절연막과; 절연막 상에 위치하는 정테이퍼 형상의 스페이서를 포함하되, 절연막과 스페이서의 높이 비는 1 : 2.6 ~ 4.0으로 위치하는 유기전계발광소자를 제공한다.
다른 측면에서 본 발명은, 기판 상에 매트릭스형태로 위치하는 다수의 서브 픽셀과; 다수의 서브 픽셀을 구분하는 절연막과; 절연막 상에 위치하는 정테이퍼 형상의 스페이서를 포함하되, 절연막의 높이는 스페이서의 높이에 비해 0.39 ~ 0.9 배로 위치하는 유기전계발광소자를 제공한다.
절연막의 높이는, 절연막의 하부에 인접된 전극층의 높이보다 더 높을 수 있다.
스페이서 및 절연막의 재질은 서로 동일하거나 다를 수 있다.
스페이서는, 서브 픽셀 간의 행 사이를 가로지르도록 바(bar) 형태로 위치하거나, 동일선상에서 상호 소정간격 이격되도록 분할되며, 분할된 스페이서는 서로 동일하거나 서로 다른 길이를 가질 수 있다.
스페이서는, 서브 픽셀 간의 행 사이마다 위치하거나 하나 이상의 행을 비워두고 위치할 수 있다.
절연막의 하부 면부터 스페이서의 상부 면까지의 높이는 3 ㎛ ~ 6 ㎛ 범위일 수 있다.
다수의 서브 픽셀은, 기판 상에 위치하는 하나 이상의 트랜지스터, 커패시터 및 유기 발광다이오드를 포함할 수 있다.
본 발명은, 유기전계발광소자의 제조 과정에서 다양한 목적을 효과적으로 수행할 수 있는 스페이서를 제공하여 생산 수율을 향상시킴은 물론 신뢰성을 향상시키는 것이다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광소자의 개략적인 도면이다.
도 1에 도시된 바와 같이 유기전계발광소자는 기판(110) 상에 다수의 서브 픽셀(120)이 위치할 수 있다. 여기서, 기판(110)은 소자를 형성하기 위한 부재로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다.
기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.
여기서, 유기전계발광소자가 수동 매트릭스형인 경우, 서브 픽셀(120)은 기판(110) 상에 위치하는 애노드와 캐소드 사이에 유기 발광층이 위치할 수 있다.
반면, 유기전계발광소자가 능동 매트릭스형인 경우, 서브 픽셀(120)은 기판(110) 상에 위치하는 트랜지스터 어레이에 포함된 구동 트랜지스터의 소스 또는 드레인 전극에 연결된 애노드와 캐소드 사이에 유기 발광층이 위치할 수 있다. 여기서, 트랜지스터 어레이에는 하나 이상의 트랜지스터 및 커패시터를 포함할 수 있다.
서브 픽셀(120)은 적색, 녹색 및 청색 서브 픽셀들(120R,120G,120B)은 하나의 단위 픽셀로도 정의될 수 있다. 도시된 도면에는 하나의 서브 픽셀(120)이 적색, 녹색 및 청색만 포함하는 것으로 표기되어 있다. 그러나 이는 실시예의 일환일 뿐 서브 픽셀(120)은 백색과 같은 발광 색을 더 포함하여 4개 이상으로도 형성할 수 있으며, 이 밖에 다른 색(예를 들면, 주황색, 노랑색 등)을 발광할 수도 있다.
여기서, 서브 픽셀(120)은 적어도 유기 발광층을 포함할 수 있다. 그리고 유기 발광층은 정공 주입층, 정공 수송층, 전자 수송층 또는 전자 주입층 중 하나 이상을 더 포함할 수 있고, 이 밖에 애노드와 캐소드 간의 정공 또는 전자의 흐름을 조절할 수 있도록 버퍼층, 블록킹층 등이 더 포함될 수도 있다.
한편, 트랜지스터는 크게 스캔 신호를 스위칭하는 스위칭 트랜지스터와 데이터 신호를 드라이빙하는 구동 트랜지스터로 구분할 수 있다.
그리고, 유기전계발광소자는 외부로부터 공급된 데이터신호 및 스캔신호에 의해 선택된 서브 픽셀이 발광하게 됨으로써 원하는 영상을 표현할 수 있다.
이하, 서브 픽셀이 능동 매트릭스형인 것을 일례로 단면 구조를 첨부하여 이를 더욱 자세히 설명한다.
도 2는 서브 픽셀의 단면도이다.
도 2를 참조하면, 기판(110) 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있다.
버퍼층(111) 상에는 반도체층(112)이 위치할 수 있다. 반도체층(112)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 반도체층(112)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(112)을 포함하는 기판(110) 상에는 게이트 절연막(113)이 위치할 수 있다. 게이트 절연막(113)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.
반도체층(112)의 일정 영역인 채널 영역에 대응되도록 게이트 절연막(113) 상에 게이트 전극(114)이 위치할 수 있다. 게이트 전극(114)은 알루미늄(Al), 알루미늄 합금(Al alloy), 티타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있다.
게이트 전극(114)을 포함한 기판(110) 상에 층간절연막(115)이 위치할 수 있다. 층간절연막(115)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.
층간절연막(115)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있다. 층간절연막(115) 및 게이트 절연막(113) 내에는 반도체층(112)의 일부를 노출시키는 제 1 및 제 2 콘택홀(115a, 115b)이 위치할 수 있다.
층간절연막(115) 상에는 제1전극(116a)이 위치할 수 있다. 제1전극(116a)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명도전층을 포함할 수 있고, 제1전극(116a)은 ITO/Ag/ITO와 같은 적층구조를 가질 수 있다.
층간절연막(115) 상에는 소오스 전극 및 드레인 전극(116b, 116c)이 위치할 수 있다. 소오스 전극 및 드레인 전극(116b, 116c)은 제1 및 제 2 콘택홀(115a, 115b)을 통하여 반도체층(112)과 전기적으로 연결될 수 있다. 그리고, 드레인 전극(116c)의 일부는 제1전극(116a) 상에 위치하여, 제1전극(116a)과 전기적으로 연결될 수 있다.
소오스 전극 및 드레인 전극(116b, 116c)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 소오스 전극 및 드레인 전극(116b, 116c)은, 몰리브덴(Mo), 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 다층막일 수 있다. 다층막으로는 티타늄/알루미늄/티타늄(Ti/Al/Ti) 또는 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다. 그러나, 다층막인 경우 이에 한정되진 않는다.
이상 기판(110) 상에 위치하는 트랜지스터는 게이트 전극(114), 소오스 전극 및 드레인 전극(116b, 116c)을 포함하고 다수의 트랜지스터 및 커패시터를 갖는 트랜지스터 어레이는 이하의 유기 발광다이오드와 전기적으로 연결될 수 있다. (단, 커패시터의 구조는 생략되었음)
제1전극(116a)(예: 애노드) 상에는 제1전극(116a)의 일부를 노출시키는 절연막(117)이 위치할 수 있다. 절연막(117)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.
노출된 제1전극(116a) 상에는 유기발광층(118)이 위치하고 유기발광층(118) 상에는 제2전극(119)(예: 캐소드)이 위치할 수 있다. 제2전극(119)은 유기발광층(118)에 전자를 공급하는 캐소드일 수 있으며, 마그네슘(Mg), 은(Ag), 칼슘(Ca), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
이상 기판(110) 상에 위치하는 트랜지스터 어레이의 소오스 전극 또는 드레인 전극(116b, 116c)에 연결된 유기 발광다이오드는 제1전극(116a), 유기발광 층(118) 및 제2전극(119)을 포함할 수 있다.
단, 트랜지스터 어레이의 소오스 전극 또는 드레인 전극(116b, 116c) 상에 위치하는 제1전극(116a)은 트랜지스터 어레이의 표면을 평탄화하는 평탄화막 상에 위치할 수도 있다. 또한, 트랜지스터 어레이의 구조는 탑 게이트 인지 또는 바탐 게이트 인지에 따라 구조가 달라질 수도 있다. 또한, 트랜지스터 어레이를 형성할 때 사용되는 마스크의 개수와 반도체층 재료에 따라서도 이들의 구조가 달리질 수도 있다. 따라서, 서브 픽셀의 구조는 이에 한정되지는 않는다.
다시 도 1을 참조하면, 기판(110) 상에 매트릭스형태로 위치하는 다수의 서브 픽셀(120) 사이에는 스페이서(140)가 위치할 수 있다. 여기서, 스페이서(140)는 도 2의 절연막(117) 상에서 서브 픽셀(120) 간의 행 사이를 가로지르도록 바(bar) 형태로 위치할 수 있다. 자세하게 설명하면, 스페이서(140)는 n번째 행에 위치하는 서브 픽셀과 n+1번째 행에 위치하는 서브 픽셀 간의 사이를 지나도록 위치할 수 있다. 다른 표현으로 설명하면, 스페이서(140)는 서브 픽셀(120)의 좁은 폭 방향을 지나도록 위치할 수 있다.
단, 스페이서(140)는 도 1에 도시된 바와 같이 서브 픽셀(120) 간의 행 사이마다 위치하지 아니하고 하나 이상의 행을 비워두도록 선택된 행에만 위치할 수도 있다. 또한, 스페이서(140)는 다른 행에 위치하는 스페이서와 동일한 형상으로 또는 동일한 패턴에 의해 셋트로 형성될 수도 있다. 또한, 스페이서(140)는 절연막(117)과는 서로 다른 재질로 형성되거나 서로 동일한 재질로 형성될 수도 있다. 여기서, 스페이서(140)와 절연막(117)이 동일한 재질인 경우, 스페이서(140)는 절연막(117)의 하단부터 연장된 형태를 취할 수 있다.
이하, 스페이서의 단면 구조를 첨부하여 이를 더욱 자세히 설명한다.
도 3은 스페이서의 단면도이다.
도 3을 참조하면, 본 발명에서 이용되는 스페이서(140)는 절연막(117)과 마주보는 스페이서(140)의 하부가 상부보다 더 넓은 정테이퍼 형상을 가질 수 있다.
이와 같은 형상을 갖는 스페이서(140)는 스페이서(140) 상부에 형성되는 금속 전극층(예: 유기 발광다이오드의 캐소드)이 균일성을 갖고 각 서브 픽셀 내에 위치하도록 하는 역할을 할 수 있다. 또한, 서브 픽셀과 메탈 마스크 간의 접촉에 따른 스크레치 발생 방지 역할을 할 수 있다. 이를 위해 스페이서(140)는 테이퍼 각도(r)가 30˚ ~ 40˚이하를 갖는 정테이퍼 형상을 가질 수 있다.
이 밖에, 스페이서(140)는 제조 과정에서 다양한 이점을 주는 구조물 역할을 할 수 있다. 여기서, 스페이서(140)가 구조물로서의 역할을 효과적으로 수행하기 위해서는 높이 설정이 중요하다.
따라서, 스페이서(140)를 형성할 때는 스페이서(140)의 높이(h2)를 절연막(117)의 높이(h1)보다 더 높게 형성할 수 있다. 단, 절연막(117)은 절연막(117)의 하부에 위치하는 금속 전극층(예: 트랜지스터의 소오스/드레인 전극)의 높이보다 더 높게 형성할수 있다.
한편, 스페이서(140)의 높이(h2)와 절연막(117)의 높이(h1)는 일정 비율의 관계를 가지고 형성될 수 있다. 그 이유 중 하나를 예로 들면 다음과 같다.
절연막(117)은 스페이서(140)와 마찬가지로 하부 면이 더 넓고 상부 면이 좁은 형태로 패턴된다. 이때, 절연막(117)이 일정 높이를 가지고 패턴되면 상부 면의 공간인 비 발광영역 상에 스페이서(140)를 형성하게 된다. 그러므로, 절연막(117)이 일정 높이 이상 높아지면 스페이서(140)가 위치할 수 있는 영역은 제약을 받게 된다.
다음은, 이들의 관계를 고려하여 절연막의 높이를 고정한 상태에서 스페이서의 높이를 조절하는 스페이서의 관점과 스페이서의 높이를 고정한 상태에서 절연막의 높이를 조절하는 절연막의 관점을 예로 이들의 높이 설정에 대한 설명을 한다.
[스페이서의 관점]
스페이서의 관점에서, 절연막(117)의 높이(h1)와 스페이서(140)의 높이(h2)의 비는 1 : 2.6 ~ 4.0 을 가질 수 있다.
설명의 이해를 돕기 위해 해상도가 QVGA(320×240) 급이고, 절연막(117)의 하부 면부터 스페이서(140)의 상부 면까지 높이가 3 ㎛ ~ 6 ㎛ 범위를 갖는 유기전계발광소자를 일례로 설명한다.
일 예로, 절연막(117)의 높이(h1)가 1.2 ㎛이고 스페이서(140)의 높이(h2)가 3.21 ㎛ 라고 가정한다. 이 경우, 절연막(117)의 높이(h1)에 대한 스페이서(140)의 높이(h2)의 비율은 1 대 2.67 값이 적용된 것임을 알 수 있다.
다른 예로, 절연막(117)의 높이(h1)가 1.2 ㎛이고 스페이서(140)의 높이(h2)가 3.5 ㎛ 라고 가정한다. 이 경우, 절연막(117)의 높이(h1)에 대한 스페이서(140)의 높이(h2)의 비율은 1 대 2.91 값이 적용된 것임을 알 수 있다.
계속해서 다른 예로, 절연막(117)의 높이(h1)가 1.2 ㎛이고 스페이서(140)의 높이(h2)가 3.8 ㎛ 라고 가정한다. 이 경우, 절연막(117)의 높이(h1)에 대한 스페이서(140)의 높이(h2)의 비율은 1 대 3.16 값이 적용된 것임을 알 수 있다.
계속해서 다른 예로, 절연막(117)의 높이(h1)가 1.2 ㎛이고 스페이서(140)의 높이(h2)가 4.8 ㎛ 라고 가정한다. 이 경우, 절연막(117)의 높이(h1)에 대한 스페이서(140)의 높이(h2)의 비율은 1 대 4 값이 적용된 것임을 알 수 있다.
위의 관점에서, 스페이서(140)의 높이(h2)는 2.0 ㎛ 이상 5.0 ㎛ 범위를 유지할 수 있다.
여기서, 스페이서(140)의 높이(h2)가 절연막(117)의 높이(h1)에 비해 2.6배 이상일 때, 증착시 사용되는 메탈 마스크와 유기 발광층의 접촉으로 인한 이물 발생 방지 또는 충격으로 인한 스크레치를 방지하여 소자의 불량률을 감소시킬 수 있다.
반면, 스페이서(140)의 높이(h2)가 절연막(117)의 높이(h1)에 비해 4배 이하일 때, 증착시 스페이서(140)에 의한 섀도 현상을 감소시킬 수 있다. 또한, 절연막(117)의 높이와 스페이서(140)의 높이를 적절하게 형성할 수 있게 되어 스페이서(140) 상부에 형성되는 금속 전극층(예: 유기 발광다이오드의 캐소드)의 재료(예: 알루미늄)의 전기적 특성과 균일성이 향상되기 때문이다.
[절연막의 관점]
절연막의 관점에서, 절연막(117)의 높이(h1)와 스페이서(140)의 높이(h2) 비는 1 : 0.37 ~ 0.9 을 가질 수 있다.
설명의 이해를 돕기 위해 해상도가 QVGA(320×240) 급이고, 절연막(117)의 하부 면부터 스페이서(140)의 상부 면까지 높이가 3 ㎛ ~ 6 ㎛ 범위를 갖는 유기전계발광소자를 일례로 설명한다.
일 예로, 절연막(117)의 높이(h1)가 1.8 ㎛이고 스페이서(140)의 높이(h2)가 3.21 ㎛ 라고 가정한다. 이 경우, 절연막(117)의 높이(h1)에 대한 스페이서(140)의 높이(h2)의 비율은 1 : 0.56 값이 적용된 것임을 알 수 있다.
계속해서 다른 예로, 절연막(117)의 높이(h1)가 1.5 ㎛이고 스페이서(140)의 높이(h2)가 3.21 ㎛ 라고 가정한다. 이 경우, 스페이서(140)의 높이(h2)에 대한 절연막(117)의 높이(h1)의 비율은 1 : 0.46 값이 적용된 것임을 알 수 있다.
계속해서 다른 예로, 절연막(117)의 높이(h1)가 1.2 ㎛이고 스페이서(140)의 높이(h2)가 3.21 ㎛ 라고 가정한다. 이 경우, 스페이서(140)의 높이(h2)에 대한 절연막(117)의 높이(h1)의 비율은 1 : 0.37 값이 적용된 것임을 알 수 있다.
위의 관점에서, 절연막(117)의 높이(h1)는 0.5 ㎛ ~ 3 ㎛ 범위를 유지할 수 있다.
여기서, 절연막(117)의 높이(h1)가 스페이서(140)의 높이(h2)에 비해, 0.37배 이상일 때, 절연막(117)의 노광 공정이 용이 해질 수 있다. 또한, 절연막(117) 의 개구부 내에 유기 발광층을 형성할 수 있는 최소 높이가 될 수 있다. 또한, 절연막(117)의 높이가 이와 같을 때, 절연막(117)의 하부에 위치하는 트랜지스터의 소오스 및 드레인 전극을 모두 덥도록 균일하게 형성할 수 있다. 또한, 절연막(117)을 사이에 두고 있는 다른 금속 전극 또는 배선 간에 리키지 커런트(leakage current)가 발생하는 것을 방지할 수 있다.
반면, 절연막(117)의 높이(h1)가 스페이서(140)의 높이(h2)에 비해 0.9 배 이하일 때, 절연막(117)의 노광 공정이 용이 해질 수 있다. 또한, 기생 커패시턴스가 발생하는 것을 방지할 수 있다. 또한, 절연막(117) 상에 형성되는 금속 전극층(예: 유기 발광다이오드의 캐소드)의 재료(예: 알루미늄)의 전기적 특성과 균일성이 향상되기 때문이다.
이상은, 스페이서(140)의 높이(h2)와 절연막(117)의 높이 비율 값을 설정할 때, 이들의 관계를 중심으로 한 것일 뿐, 비율 관계는 스페이서(140)의 폭(x), 해상도(서브 픽셀의 면적), 또는 재료적 특성 중 하나 이상이 더 고려될 수 있다.
한편, 본 발명은 앞서 설명한 도 1의 스페이서(140)뿐만 아니라 다양한 형태로 적용할 수 있다. 이하, 도 4a 내지 도 4c를 참조하여 이를 더욱 자세히 설명한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 유기전계발광소자의 개략적인 평면도이다.
먼저, 도 4a를 참조하면, 이는 도 1과는 달리 스페이서(140)가 하나의 행에 서 분할된 바(bar) 형태이다. 여기서, 스페이서(140)는 동일선상(동일 주사선 상)에서 상호 소정간격 이격되도록 서로 동일하거나 서로 다른 길이로 분할된 구조를 가질 수 있다. 여기서, 분할된 스페이서(140)는 서로 동일하거나 서로 다른 길이를 가질 수 있다. 여기서, 분할된 스페이서(140)는 n번째 행에 위치하는 하나의 제1스페이서의 영역과 n-1번째 행에 위치하는 하나의 제2스페이서의 영역이 일부 중첩되도록 위치할 수 있다. 즉, 분할된 스페이서(140)는 기판(110) 상에서 지그재그 형태 또는 지(之)자 형태로 배치될 수 있다. 분할된 스페이서(140)가 이와 같은 형태로 위치하게 되면, 메탈 마스크가 특정 영역에서 처지는 현상을 방지할 수 있다.
이와 같은 구조는 서브 픽셀(120) 내에 금속 전극층 형성시 스텝-커버리지를 높여 줌은 물론 전극의 균일성을 향상시킬 수 있다. 또한, 스페이서(140)를 기판(110) 상에서 지그재그 형태로 배치할 수 있어 특정 영역에서 메탈 마스크가 쳐지는 현상을 방지할 수 있다.
또한, 도 4b를 참조하면, 이는 도 1과 같이 스페이서(140)가 바 형태를 갖지만, 스페이서(140)의 말단과 말단을 연결하는 연결부(140c)에 의해 서로 연결된 구조를 갖는다.
이와 같은 구조는 외압에 의한 스트레스 방지 역할은 물론 외기에 의한 수분 투습 방지 역할을 함께 수행할 수 있다. 또한, 봉지 기판이 유리인 경우 기판(110)의 모든 면에서 봉지 기판을 지지할 수 있다.
또한, 도 4c를 참조하면, 도 4a와 같은 형태의 스페이서(140)도 연결 부(140c)를 형성하여 스페이서(140)의 말단과 말단을 서로 연결할 수 있음을 나타낸다.
위와 같은 스페이서(140)는 외부로부터 입사되는 외광을 차폐 또는 흡수할 수 있도록 검은 색 계열을 사용할 수 있다. 즉, 블랙 매트릭스와 유사한 역할을 수행할 수 있다.
이상 본 발명은 유기전계발광소자의 제조 과정에서 다양한 목적을 효과적으로 수행할 수 있는 스페이서를 제공하여 생산 수율을 향상시킴은 물론 신뢰성을 향상시키는 효과를 나타낸다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광소자의 개략적인 도면.
도 2는 서브 픽셀의 단면도.
도 3은 스페이서의 단면도.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 유기전계발광소자의 개략적인 평면도.
<도면의 주요 부분에 관한 부호의 설명>
110: 기판 117: 절연막
120: 서브 픽셀 140: 스페이서

Claims (8)

  1. 기판 상에 매트릭스형태로 위치하는 다수의 서브 픽셀과;
    상기 다수의 서브 픽셀을 구분하는 절연막과;
    상기 절연막 상에 위치하는 정테이퍼 형상의 스페이서를 포함하되,
    상기 절연막과 상기 스페이서의 높이 비는 1 : 2.6 ~ 4.0으로 위치하는 유기전계발광소자.
  2. 기판 상에 매트릭스형태로 위치하는 다수의 서브 픽셀과;
    상기 다수의 서브 픽셀을 구분하는 절연막과;
    상기 절연막 상에 위치하는 정테이퍼 형상의 스페이서를 포함하되,
    상기 절연막의 높이는,
    상기 스페이서의 높이에 비해 0.39 ~ 0.9 배로 위치하는 유기전계발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 절연막의 높이는,
    상기 절연막의 하부에 인접된 전극층의 높이보다 더 높은 유기전계발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 스페이서 및 상기 절연막의 재질은 서로 동일하거나 서로 다른 유기전 계발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 스페이서는,
    상기 서브 픽셀 간의 행 사이를 가로지르도록 바(bar) 형태로 위치하거나,
    동일선상에서 상호 소정간격 이격되도록 분할되며, 분할된 스페이서는 서로 동일하거나 서로 다른 길이를 갖는 유기전계발광소자.
  6. 제1항 또는 제2항에 있어서,
    상기 스페이서는,
    상기 서브 픽셀 간의 행 사이마다 위치하거나 하나 이상의 행을 비워두고 위치하는 유기전계발광소자.
  7. 제1항 또는 제2항에 있어서,
    상기 절연막의 하부 면부터 상기 스페이서의 상부 면까지의 높이는 3 ㎛ ~ 6 ㎛ 범위를 갖는 유기전계발광소자.
  8. 제1항 또는 제2항에 있어서,
    상기 다수의 서브 픽셀은,
    상기 기판 상에 위치하는 하나 이상의 트랜지스터, 커패시터 및 유기 발광다 이오드를 포함하는 유기전계발광소자.
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KR20200011046A (ko) * 2020-01-21 2020-01-31 삼성디스플레이 주식회사 유기 발광 표시 장치

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