KR20090014758A - Method of manufacturing a semiconductor device - Google Patents

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Abstract

A formation method of the semiconductor device is provided to form the top of the conductive pattern into the sphere groove and to increase the effective contact area of the conductive pattern and bottom electrode. The preliminary conductive pattern(124) is formed on the substrate(100). The insulating layer is formed on the preliminary conductive pattern. The insulating layer is etched and then the opening is formed to exposes the upper side of the preliminary conductive pattern. The preliminary conductive pattern is partly etched to form the conductive pattern having the groove. The bottom electrode(126) is formed on the surface of the conductive pattern and the side of the insulating layer. The dielectric layer pattern and the upper electrode(130) are formed on the bottom electrode.

Description

반도체 소자의 형성 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 트랜지스터의 소스/드레인과 커패시터의 하부 전극을 전기적으로 연결하는 패드를 포함하는 반도체 소자를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device. More particularly, the present invention relates to a method of forming a semiconductor device including a pad electrically connecting a source / drain of a transistor and a lower electrode of a capacitor.

급속도로 발전하는 정보화 사회에 있어서, 대량의 정보를 보다 빠르게 처리하기 위해 데이터(data) 전송 속도가 높은 고집적 소자가 요구되고 있다. 고집적 반도체 소자를 제조하기 위해서 반도체 소자의 디자인 룰(design rule)은 급속도로 줄어들고 있다. 따라서 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하고 있다.In a rapidly developing information society, a high-integration device having a high data transfer rate is required to process a large amount of information faster. In order to manufacture highly integrated semiconductor devices, design rules of semiconductor devices are rapidly decreasing. Therefore, semiconductor devices require finer patterns.

DRAM의 단위 메모리 셀은 하나의 트랜지스터와 하나의 커패시터를 포함한다. 이때, 집적도 향상을 위하여 DRAM의 디자인 룰을 지속적으로 감소함에 따라, 커패시터의 커패시턴스를 향상시키기 위하여 상기 커패시터와 유전막의 접촉 면적을 증가시키기 위하여 실린더 구조의 커패시터가 상용되고 있다.The unit memory cell of a DRAM includes one transistor and one capacitor. At this time, as the design rule of the DRAM is continually reduced to improve the integration degree, a capacitor having a cylindrical structure is commonly used to increase the contact area between the capacitor and the dielectric film to improve the capacitance of the capacitor.

또한, 상기 커패시턴스를 더욱 향상시키기 위하여 상기 실린더 구조의 커패시터의 높이를 증가시키고 있다.In addition, in order to further improve the capacitance, the height of the capacitor of the cylinder structure is increased.

여기에서, 상기 실린더 구조의 커패시터의 형성 방법을 간략하게 설명하면, 우선, 트랜지스터가 형성된 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 관통하도록 트랜지스터의 소스/드레인과 전기적으로 연결되는 콘택을 형성한다.Here, the method of forming the capacitor of the cylinder structure will be briefly described. First, a first interlayer insulating film is formed on a substrate on which a transistor is formed, and is electrically connected to a source / drain of a transistor to penetrate the first interlayer insulating film. To form a contact.

이어서, 상기 콘택 상에 제2 층간 절연막을 형성한다. 이때, 상기 제2 층간 절연막의 높이는 상기 커패시터의 높이와 실질적으로 동일하다. 상기 제2 층간 절연막을 부분적으로 식각하여 상기 콘택을 노출시키는 개구를 형성한다. 상기 식각 공정의 특성 상, 상기 개구는 하부로 갈수록 그 폭이 점진적으로 감소하게 된다.Subsequently, a second interlayer insulating film is formed on the contact. At this time, the height of the second interlayer insulating film is substantially the same as the height of the capacitor. The second interlayer insulating layer is partially etched to form openings for exposing the contact. Due to the nature of the etching process, the opening gradually decreases in width toward the bottom.

상기 개구의 내측면의 프로파일을 따라 하부 전극을 형성하고, 유전막 패턴 및 상부 전극을 순차적으로 형성함으로써, 커패시터를 형성한다.The lower electrode is formed along the profile of the inner side surface of the opening, and the dielectric layer pattern and the upper electrode are sequentially formed to form a capacitor.

상기 개구가 하부로 갈수록 그 폭이 좁아져, 상기 패드와 하부 전극이 접하는 면적이 좁아, 상기 패드 및 하부 전극 사이의 저항이 증가하게 된다. 상기 패드 및 하부 전극 사이의 저항은 반도체 소자 동작에 매우 중요한 요소이기 때문에, 상기 저항을 감소시키는 것은 매우 중요한 문제이다.As the opening moves downward, the width becomes narrower, and the area where the pad and the lower electrode contact each other decreases, thereby increasing the resistance between the pad and the lower electrode. Since the resistance between the pad and the lower electrode is a very important factor in the operation of the semiconductor device, reducing the resistance is a very important problem.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상기 패드 및 하부 전극 사이의 저항이 감소된 반도체 소자의 형성 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of forming a semiconductor device having a reduced resistance between the pad and the lower electrode.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에 예비 도전 패턴을 형성한다. 상기 예비 도전 패턴 상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 예비 도전 패턴의 상부면을 노출시키는 개구를 형성한다. 상기 예비 도전 패턴의 상부 일부를 식각하여, 상부가 구형 그루브를 갖는 도전 패턴을 형성한다. 상기 도전 패턴의 표면 및 절연막의 측면 상에 하부 전극을 형성한다. 상기 하부 전극 상에 유전막 패턴 및 상부 전극을 형성한다.According to an aspect of the present invention for achieving the above object, in the method for forming a semiconductor device, a preliminary conductive pattern is formed on a substrate. An insulating film is formed on the preliminary conductive pattern. The insulating layer is etched to form an opening that exposes an upper surface of the preliminary conductive pattern. A portion of the upper portion of the preliminary conductive pattern is etched to form a conductive pattern having a spherical groove on the upper portion. A lower electrode is formed on the surface of the conductive pattern and the side surface of the insulating film. A dielectric layer pattern and an upper electrode are formed on the lower electrode.

본 발명의 일 실시예에 따르면, 상기 예비 도전 패턴의 상부 일부는 HNO3, H2O, HF, CHCOOH 및 H3PO4로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 에천트(etchant)를 이용한 습식 식각에 의해 식각될 수 있다.According to an embodiment of the present invention, the upper portion of the preliminary conductive pattern is wet using an etchant including at least one selected from the group consisting of HNO 3 , H 2 O, HF, CHCOOH, and H 3 PO 4 . It can be etched by etching.

본 발명의 다른 실시예에 따르면, 상기 예비 도전 패턴의 상부 일부는 BF3, Cl2, BCl3, Ar, SF6, C2F2 및 CF4로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 식각 가스를 이용한 건식 식각에 의해 식각될 수 있다.According to another embodiment of the present invention, the upper portion of the preliminary conductive pattern is BF 3 , Cl 2 , BCl 3 , It may be etched by dry etching using an etching gas including at least one selected from the group consisting of Ar, SF 6 , C 2 F 2 and CF 4 .

본 발명의 또 다른 실시예에 따르면, 상기 예비 도전 패턴을 형성한 후, 상기 예비 도전 패턴의 표면 프로파일을 따라 상기 예비 도전 패턴 상에 식각 저지막을 더 형성할 수 있다.According to another embodiment of the present invention, after forming the preliminary conductive pattern, an etch stop layer may be further formed on the preliminary conductive pattern along the surface profile of the preliminary conductive pattern.

본 발명의 또 다른 실시예에 따르면, 상기 기판 상에 트랜지스터를 형성하고, 상기 트랜지스터 상에 제2 절연막을 더 형성할 수 있다.According to another embodiment of the present invention, a transistor may be formed on the substrate, and a second insulating layer may be further formed on the transistor.

본 발명의 또 다른 실시예에 따르면, 상기 예비 도전 패턴은 상기 트랜지스터의 소스/드레인과 전기적으로 연결될 수 있다.According to another embodiment of the present invention, the preliminary conductive pattern may be electrically connected to the source / drain of the transistor.

본 발명의 또 다른 실시예에 따르면, 상기 하부 전극은, 상기 도전 패턴 및 절연막 패턴 상에, 상기 도전 패턴 및 절연막 표면의 프로파일을 따라 하부 전극막을 연속적으로 형성하고, 상기 하부 전극막이 형성된 개구를 매립하도록 상기 하부 전극막 상에 희생막을 형성하고, 상기 절연막 상부면이 노출되도록 상기 희생막의 상부 및 하부 전극막의 상부 일부를 식각하며, 상기 희생막을 제거함으로써 형성될 수 있다.According to another embodiment of the present invention, the lower electrode, on the conductive pattern and the insulating film pattern, continuously forming a lower electrode film along the profile of the conductive pattern and the insulating film surface, and filling the opening in which the lower electrode film is formed The sacrificial layer may be formed on the lower electrode layer, the upper portion of the sacrificial layer and the upper portion of the lower electrode layer may be etched to expose the upper surface of the insulating layer, and the sacrificial layer may be removed.

본 발명에 따르면, 하부 전극과 전기적으로 접하는 도전 패턴의 상부가 구형 그루브를 가짐으로써, 상기 하부 전극과 도전 패턴이 접하는 유효 면적이 증가하게 된다. 이로써, 상기 하부 전극 및 도전 패턴 사이의 저항이 감소하게 되어 반도체 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, since the upper portion of the conductive pattern electrically contacting the lower electrode has a spherical groove, the effective area of the lower electrode and the conductive pattern contacting is increased. As a result, the resistance between the lower electrode and the conductive pattern is reduced, thereby improving reliability of the semiconductor device.

본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will not depart from the spirit of the present invention. The present invention may be embodied in various other forms without departing from the scope thereof. In the accompanying drawings, the dimensions of the substrate, film, region, pad or patterns are shown to be larger than the actual for clarity of the invention. In the present invention, when each film, region, pad or pattern is referred to as being formed "on", "upper" or "top surface" of a substrate, each film, region or pad, each film, region, Meaning that the pad or patterns are formed directly on the substrate, each film, region, pad or patterns, or another film, another region, another pad or other patterns may be additionally formed on the substrate. In addition, where each film, region, pad, region or pattern is referred to as "first," "second," "third," and / or "preliminary," it is not intended to limit these members, but only the cornea, To distinguish between areas, pads, regions or patterns. Thus, "first", "second", "third" and / or "preparation" may be used selectively or interchangeably for each film, region, pad, site or pattern, respectively.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들에 따른 반도체 소자 의 형성 방법에 대해 상세하게 설명한다.Hereinafter, a method of forming a semiconductor device in accordance with embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 through 9 are schematic cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 기판(100) 상에 필드 절연막 패턴(field isolation pattern, 102)을 형성한다.Referring to FIG. 1, a field insulation pattern 102 is formed on a substrate 100.

상기 기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판이거나 SOI(silicon on isolation) 기판일 수 있다.The substrate 100 may be a semiconductor substrate including silicon or germanium or a silicon on isolation (SOI) substrate.

상기 필드 절연막 패턴(102)을 형성하는 공정을 보다 상세하게 설명하면, 상기 기판(100) 상에 패드 산화막(pad oxide layer, 도시되지 않음) 및 제1 마스크(mask, 도시되지 않음)를 순차적으로 형성한다. 상기 패드 산화막은 실리콘 산화물을 포함하며, 화학 기상 증착(chemical vapor deposition) 공정 또는 열 산화(thermal oxidation) 공정에 의해 형성될 수 있다. 상기 패드 산화막은 상기 기판(100)과 제1 마스크 사이의 스트레스(stress)를 억제하기 위한 막이다. 상기 제1 마스크는 질화물을 포함하며, 화학 기상 증착 공정에 의해 형성될 수 있다.A process of forming the field insulating film pattern 102 will be described in detail. A pad oxide layer (not shown) and a first mask (not shown) are sequentially formed on the substrate 100. Form. The pad oxide layer may include silicon oxide and may be formed by a chemical vapor deposition process or a thermal oxidation process. The pad oxide film is a film for suppressing stress between the substrate 100 and the first mask. The first mask includes nitride and may be formed by a chemical vapor deposition process.

상기 제1 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 기판(100)을 식각하여 패드 산화막 패턴(pad oxide layer pattern, 도시되지 않음) 및 트렌치(trench, 도시되지 않음)를 형성한다. 상기 식각 공정은 통상 플라즈마 건식 식각(plasma dry etching) 공정을 사용하며, 상기 플라즈마 공정에 의해 트렌치 내측면이 손상될 수 있다. 상기 손상된 트렌치 내측면을 치유하기 위하여 상기 트렌치 내측면 상에 열 산화막(thermal oxide layer, 도시되지 않음)을 형성한다.The pad oxide layer and the substrate 100 are etched using the first mask as an etch mask to form a pad oxide layer pattern (not shown) and a trench (not shown). The etching process typically uses a plasma dry etching process, and the inner surface of the trench may be damaged by the plasma process. A thermal oxide layer (not shown) is formed on the inner side of the trench to cure the damaged inner side of the trench.

상기 열 산화막 상에 질화 라이너막(nitride liner layer, 도시되지 않음)을 더 형성할 수 있다. 상기 질화 라이너막은 이후 트렌치를 매립하는 필드 절연막 내 스트레스를 억제하고, 필드 절연막으로 불순물이 침투하는 것을 억제할 수 있다.A nitride liner layer (not shown) may be further formed on the thermal oxide layer. The nitride liner film may subsequently suppress stress in the field insulating film filling the trench, and inhibit penetration of impurities into the field insulating film.

계속해서, 상기 트렌치 내부를 매립하도록 상기 제1 마스크 상에 필드 절연막(도시되지 않음)을 형성한다. 상기 필드 절연막은 산화물을 포함하며, 예컨대 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물의 예로서는, USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene) 및 FSG(fluoride silicate glass)을 들 수 있다.Subsequently, a field insulating film (not shown) is formed on the first mask to fill the trench. The field insulating layer may include an oxide, for example, silicon oxide. Examples of the silicon oxide include undoped silicate glass (USG), boro-phospho-silicate glass (BPSG), phosphoro-silicate glass (PSG), flowable oxide (FOX), and plasma enhanced deposition of tetra-ethyl-ortho (PE-TEOS). -silicate, tonsilazene (TOSZ) and fluoride silicate glass (FSG).

이어서, 상기 제1 마스크의 상부면이 노출되도록 상기 필드 절연막의 상부면을 연마하여, 필드 절연막 패턴(102)을 형성하다. 상기 필드 절연막 패턴(102)에 의해 상기 기판(100)은 액티브 영역(active region) 및 필드 영역(field region)으로 구분된다.Subsequently, the top surface of the field insulating film is polished to expose the top surface of the first mask to form a field insulating film pattern 102. The substrate 100 is divided into an active region and a field region by the field insulating layer pattern 102.

상기 필드 절연막 패턴(102)을 형성한 후, 상기 제1 마스크 및 패드 산화막 패턴을 제거할 수 있다.After forming the field insulating layer pattern 102, the first mask and the pad oxide layer pattern may be removed.

도 2를 참조하면, 상기 필드 절연막 패턴(102)이 형성된 기판(100) 상에 트랜지스터(transistor, 112)를 형성한다.Referring to FIG. 2, a transistor 112 is formed on the substrate 100 on which the field insulating layer pattern 102 is formed.

상기 트랜지스터(112)는 플래너 타입(planar type), RCT 타입(recessed channel transistor type) 또는 핀 타입(fin type)일 수 있다. 본 실시예에서는 상 기 트랜지스터(112)로 플래너 타입 트랜지스터를 사용하지만 본 발명에서 상기 트랜지스터(112)의 타입을 한정하지는 않는다.The transistor 112 may be a planar type, a recessed channel transistor type, or a fin type. Although the planar type transistor is used as the transistor 112 in the present embodiment, the type of the transistor 112 is not limited in the present invention.

상기 트랜지스터(112)를 형성하는 공정을 보다 상세하게 설명하면, 상기 필드 절연막 패턴(102)이 형성된 기판(100) 상에 게이트 절연막(gate dielectric layer, 도시되지 않음) 및 제1 도전막(도시되지 않음)을 순차적으로 형성한다. 상기 게이트 절연막은 산화물을 포함하며, 화학 기상 증착 공정 또는 열 산화 공정에 의해 형성될 수 있다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있으며, 단층 구조 또는 다층 구조일 수 있다.A process of forming the transistor 112 will be described in more detail. A gate dielectric layer (not shown) and a first conductive layer (not shown) are formed on the substrate 100 on which the field insulating layer pattern 102 is formed. Not formed). The gate insulating layer may include an oxide and may be formed by a chemical vapor deposition process or a thermal oxidation process. The first conductive layer may include polysilicon, a metal, or a metal compound doped with impurities, and may have a single layer structure or a multilayer structure.

상기 제1 도전막 상에 제2 마스크(도시되지 않음)를 형성하고, 상기 제2 마스크를 시각 마스크로 사용하여 일 방향으로 연장하는 제1 도전막 패턴(106) 및 게이트 절연막 패턴(gate dielectric layer pattern, 104)을 형성한다.A first conductive layer pattern 106 and a gate dielectric layer are formed on the first conductive layer to form a second mask (not shown) and extend in one direction using the second mask as a visual mask. pattern, 104).

이어서, 상기 제2 마스크, 제1 도전막 패턴(106) 및 게이트 절연막 패턴(104)을 이온 주입 마스크로 사용하여 노출된 기판(100) 표면에 소스/드레인(source/drain, 108)을 형성한다.Subsequently, a source / drain 108 may be formed on the exposed surface of the substrate 100 using the second mask, the first conductive layer pattern 106, and the gate insulating layer pattern 104 as an ion implantation mask. .

계속해서, 상기 제2 마스크, 제1 도전막 패턴(106) 및 게이트 절연막 패턴(104) 측면에 스페이서들(spacers, 110)을 더 형성한다. 이때, 상기 스페이서들(110)은 상기 제2 마스크와 함께 후속 공정 수행 시 상기 제1 도전막 패턴(106)을 보호하는 기능을 수행한다.Subsequently, spacers 110 are further formed on side surfaces of the second mask, the first conductive layer pattern 106, and the gate insulating layer pattern 104. In this case, the spacers 110 serve to protect the first conductive layer pattern 106 during a subsequent process together with the second mask.

그리고, 도시되어 있지는 않지만, 상기 스페이서들(110)을 형성한 후, 상기 제1 도전막 패턴(106), 게이트 절연막 패턴(104) 및 스페이서들(110)을 이온 주입 마스크로 사용하여 상기 노출된 기판(100)으로 이차 이온 주입 공정을 수행함으로써, LDD(lightly doped drain) 구조를 갖는 소스/드레인을 형성할 수도 있다.Although not shown, after the spacers 110 are formed, the exposed portions are formed by using the first conductive layer pattern 106, the gate insulating layer pattern 104, and the spacers 110 as ion implantation masks. By performing a secondary ion implantation process on the substrate 100, a source / drain having a lightly doped drain (LDD) structure may be formed.

이로써, 상기 기판(100) 상에 게이트 절연막 패턴(104), 제1 도전막 패턴(106), 제2 마스크, 소스/드레인(108) 및 스페이서들(110)을 포함하는 트랜지스터(112)를 형성할 수 있다.As a result, a transistor 112 including a gate insulating layer pattern 104, a first conductive layer pattern 106, a second mask, a source / drain 108, and spacers 110 is formed on the substrate 100. can do.

도 3을 참조하면, 상기 트랜지스터(112)를 매립하도록 상기 기판(100) 상에 제1 절연막(도시되지 않음)을 형성한다.Referring to FIG. 3, a first insulating layer (not shown) is formed on the substrate 100 to fill the transistor 112.

상기 제1 절연막은 산화물을 포함하며, 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물의 예로서는 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG을 들 수 있다.The first insulating layer may include an oxide and may include silicon oxide. Examples of the silicon oxides include USG, BPSG, PSG, FOX, PE-TEOS, TOSZ and FSG.

상기 제1 절연막은 상기 필드 절연막과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 상기 제1 절연막은 단층 구조 또는 다층 구조를 가질 수 있다.The first insulating layer may include a material substantially the same as that of the field insulating layer. In addition, the first insulating layer may have a single layer structure or a multilayer structure.

상기 제1 절연막 상에 제3 마스크(도시되지 않음)를 형성한 다음, 상기 제3 마스크를 식각 마스크로 사용하여 상기 제1 절연막을 식각하여 상기 트랜지스터(112)의 소스/드레인(110)을 노출시키는 콘택홀(도시되지 않음)을 갖는 제1 절연막 패턴(114)을 형성한다.After forming a third mask (not shown) on the first insulating film, the first insulating film is etched using the third mask as an etching mask to expose the source / drain 110 of the transistor 112. A first insulating film pattern 114 having a contact hole (not shown) is formed.

상기 제1 절연막 패턴(114)을 형성한 후, 상기 제3 마스크를 제거한다.After forming the first insulating layer pattern 114, the third mask is removed.

상기 콘택홀을 매립하도록 상기 제1 절연막 패턴(114) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 사용하여 형성될 수 있다.A second conductive layer (not shown) is formed on the first insulating layer pattern 114 to fill the contact hole. The second conductive layer may be formed using polysilicon, a metal, or a metal compound doped with impurities.

상기 제1 절연막 패턴(114)의 상면이 노출되도록 상기 제2 도전막의 상부 일부를 식각하여 상기 콘택홀을 매립하는 예비 콘택(116)을 형성한다.A portion of the upper portion of the second conductive layer is etched to expose the top surface of the first insulating layer pattern 114 to form a preliminary contact 116 to fill the contact hole.

이때, 상기 예비 콘택(116)은 도시된 바와 같이 상기 제1 절연막 패턴(114)의 상부면보다 돌출되도록 형성될 수 있다.In this case, the preliminary contact 116 may be formed to protrude beyond the upper surface of the first insulating layer pattern 114 as shown.

도 4를 참조하면, 상기 예비 콘택(116) 및 제1 절연막 패턴(114) 상에 상기 예비 콘택(116) 및 제1 절연막 패턴(114)의 표면 프로파일을 따라 식각 저지막(118)을 형성한다.Referring to FIG. 4, an etch stop layer 118 is formed on the preliminary contact 116 and the first insulating layer pattern 114 along the surface profile of the preliminary contact 116 and the first insulating layer pattern 114. .

상기 식각 저지막(118)은 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 식각 저지막(118)은 실리콘 질화물을 사용하여 형성될 수 있다. 상기 식각 저지막(118)은 화학 기상 증착 공정에 의해 형성될 수 있다.The etch stop layer 118 may be formed using nitride. For example, the etch stop layer 118 may be formed using silicon nitride. The etch stop layer 118 may be formed by a chemical vapor deposition process.

도 5를 참조하면, 상기 식각 저지막(118) 상에 제2 절연막(120)을 형성한다.Referring to FIG. 5, a second insulating layer 120 is formed on the etch stop layer 118.

상기 제2 절연막(120)은 산화물을 포함하며, 상기 산화물의 예로써는 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG을 들 수 있다.The second insulating layer 120 includes an oxide, and examples of the oxide include USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, and FSG.

상기 제2 절연막(120)은 상기 제1 절연막과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 상기 제2 절연막(120)은 단층 구조 또는 다층 구조를 가질 수 있다. 그리고, 상기 제2 절연막(120)의 높이는 상기 커패시터의 높이와 실질적으로 동일하다.The second insulating layer 120 may include a material substantially the same as that of the first insulating layer. In addition, the second insulating layer 120 may have a single layer structure or a multilayer structure. The height of the second insulating layer 120 is substantially the same as the height of the capacitor.

도 6을 참조하면, 상기 제2 절연막(120) 상에 제4 마스크(도시되지 않음)를 형성한다.Referring to FIG. 6, a fourth mask (not shown) is formed on the second insulating layer 120.

상기 제4 마스크를 식각 마스크로 사용하여 상기 제2 절연막(120)을 식각하 여, 상기 예비 콘택(116) 상에 형성된 식각 저지막(118)을 노출시키는 개구(122)를 갖는 제2 절연막 패턴(121)을 형성한다.A second insulating layer pattern having an opening 122 exposing the etch stop layer 118 formed on the preliminary contact 116 by etching the second insulating layer 120 using the fourth mask as an etching mask. (121) is formed.

상기 식각 공정으로는 플라즈마 건식 식각 공정을 사용할 수 있으며, 상기 식각 공정의 특성 상 상기 개구(122)는 하부로 갈수록 좁은 폭을 갖는다.A plasma dry etching process may be used as the etching process, and the opening 122 has a narrow width toward the lower side due to the characteristics of the etching process.

상기 개구(122)에 의해 노출된 식각 저지막(118)을 식각하여 예비 콘택(116) 상부면을 노출시킨다.The etch stop layer 118 exposed by the opening 122 is etched to expose the top surface of the preliminary contact 116.

도 7을 참조하면, 상기 예비 콘택(116)을 부분적으로 식각하여, 상부에 구형 그루브(groove)를 갖는 콘택(124)을 형성한다.Referring to FIG. 7, the preliminary contact 116 is partially etched to form a contact 124 having a spherical groove on top.

특히, 상기 예비 콘택(116)의 상부 즉, 상기 제1 절연막 패턴(114)보다 돌출된 부위를 부분적으로 식각하여, 상기 돌출된 부위 상부가 구형 그루브를 갖도록 형성한다.In particular, an upper portion of the preliminary contact 116, that is, a portion protruding from the first insulating layer pattern 114 is partially etched, so that the upper portion of the protruding portion has a spherical groove.

상기 식각 공정은 크게, 습식 식각(wet etching) 및 건식 식각(dry etching)을 사용할 수 있다.The etching process may be largely performed by wet etching and dry etching.

일 실시예에 따르면, 상기 예비 콘택(116) 상부 일부를 습식 식각 공정을 이용하여 수행하는 경우, HNO3, H2O, HF, CHCOOH 및 H3PO4를 포함하는 에천트를 사용한다. 예를 들어 설명하면, 상기 예비 콘택(116)이 불순물이 도핑된 폴리실리콘을 포함하는 경우, HNO3, H2O 및 HF을 포함하는 에천트를 이용하여 습식 식각하여 콘택(124)을 형성할 수 있다. 다른 예로는, 상기 예비 콘택(116)이 금속을 포함하는 경우, HNO3, CHCOOH 및 H3PO4 에천트를 이용하여 습식 식각하여 콘택(124)을 형성할 수 있다.According to one embodiment, when the upper portion of the preliminary contact 116 is performed using a wet etching process, an etchant including HNO 3 , H 2 O, HF, CHCOOH, and H 3 PO 4 is used. For example, when the preliminary contact 116 includes polysilicon doped with impurities, the contact 124 may be formed by wet etching using an etchant including HNO 3 , H 2 O, and HF. Can be. As another example, when the preliminary contact 116 includes a metal, the contact 124 may be formed by wet etching using HNO 3 , CHCOOH, and H 3 PO 4 etchant.

다른 실시예에 따르면, 상기 예비 콘택(116) 상부 일부를 건식 식각 공정을 이용하여 수행하는 경우, BF3, Cl2, BCl3, Ar, SF6, C2F2 및 CF4를 포함하는 식각 가스를 사용한다. 예를 들어 설명하면, 상기 예비 콘택(116)이 불순물이 도핑된 폴리실리콘을 포함하는 경우, BF3 및 Cl2를 포함하는 식각 가스 이용하여 건식 식각하여 콘택(124)을 형성할 수 있다. 다른 예로는, 상기 예비 콘택(116)이 금속을 포함하는 경우, BCl3, Cl2, Ar, SF6, C2F2 및 CF4를 포함하는 식각 가스를 이용하여 건식 식각하여 콘택(124)을 형성할 수 있다.According to another embodiment, when the upper portion of the preliminary contact 116 is performed using a dry etching process, BF 3 , Cl 2 , BCl 3 , An etching gas comprising Ar, SF 6, C 2 F 2 and CF 4 is used. For example, when the preliminary contact 116 includes polysilicon doped with impurities, the contact 124 may be formed by dry etching using an etching gas including BF 3 and Cl 2 . As another example, when the preliminary contact 116 includes a metal, the contact 124 may be dry-etched using an etching gas including BCl 3 , Cl 2, Ar, SF 6 , C 2 F 2, and CF 4 . Can be formed.

상기와 같이 콘택(124)의 상부가 구형 그루브를 가짐으로써, 이후 전기적으로 접하는 하부 전극(도 8, 126)과 접촉하는 유효 면적이 증가할 수 있다. 상기 콘택(124)과 하부 전극 사이의 접촉 면적이 증가하면, 그 사이의 저항이 감소하게 된다.As described above, since the upper portion of the contact 124 has a spherical groove, the effective area in contact with the lower electrode (FIGS. 8 and 126) electrically contacting with each other may increase. As the contact area between the contact 124 and the lower electrode increases, the resistance therebetween decreases.

도 8을 참조하면, 상기 콘택(124) 및 제2 절연막 패턴(121) 표면 프로파일을 따라 제3 도전막(도시되지 않음)을 연속적으로 형성한다.Referring to FIG. 8, a third conductive layer (not shown) is continuously formed along the surface profile of the contact 124 and the second insulating layer pattern 121.

상기 제3 도전막은 불순물을 포함하는 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.The third conductive layer may include polysilicon, a metal, or a metal compound containing impurities.

이어서, 상기 제3 도전막이 형성된 개구(122)를 매립하도록 상기 제2 절연막 패턴(121) 상에 희생막(도시되지 않음)을 형성한다. 상기 희생막은 산화물 또는 포토레지스트를 포함하며, 상기 산화물의 예로써는, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG을 들 수 있다.Subsequently, a sacrificial layer (not shown) is formed on the second insulating layer pattern 121 to fill the opening 122 in which the third conductive layer is formed. The sacrificial film includes an oxide or a photoresist, and examples of the oxide include USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, and FSG.

상기 제2 절연막 패턴(121)의 상부면이 노출되도록 상기 희생막 및 제3 도전막의 상부 일부를 식각하여 희생막 패턴(도시되지 않음) 및 하부 전극(126)을 형성한다.A sacrificial layer pattern (not shown) and a lower electrode 126 are formed by etching the upper portions of the sacrificial layer and the third conductive layer so that the top surface of the second insulating layer pattern 121 is exposed.

계속해서, 상기 희생막 패턴을 제거한다. 이때, 상기 희생막 패턴이 산화물을 포함하는 경우, 상기 희생막 패턴을 제거하는 동안 상기 제2 절연막 패턴(121)의 상부 일부가 제거되어, 상기 하부 전극(126)의 외부 측면 일부가 노출될 수 있다.Subsequently, the sacrificial layer pattern is removed. In this case, when the sacrificial layer pattern includes an oxide, an upper portion of the second insulating layer pattern 121 may be removed while the sacrificial layer pattern is removed to expose a portion of the outer side surface of the lower electrode 126. have.

도 9를 참조하면, 상기 하부 전극(126)의 내측면 및 외측면 일부와 제2 절연막 패턴(121)의 표면 프로파일을 따라 유전막(128)을 연속적으로 형성한다.Referring to FIG. 9, a dielectric layer 128 is continuously formed along a portion of the inner and outer surfaces of the lower electrode 126 and the surface profile of the second insulating layer pattern 121.

상기 유전막(128)은 실리콘 산화물, 산화물/질화물/산화물 또는 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 금속 산화물을 포함할 수 있으며, 상기 금속 산화물의 예로서는 HfO2, Al2O3, ZrO2 또는 MoO2 등을 포함할 수 있다.The dielectric layer 128 may include silicon oxide, oxide / nitride / oxide, or high dielectric constant material. The high dielectric constant material may include a metal oxide, and examples of the metal oxide may include HfO 2, Al 2 O 3 , ZrO 2, or MoO 2 .

상기 유전막(128)은 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.The dielectric layer 128 may be formed by a chemical vapor deposition process or an atomic layer deposition process.

이어서, 상기 유전막(128) 상에 상부 전극(130)을 형성한다. 상기 상부 전극(130)은 불순물을 포함하는 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.Subsequently, an upper electrode 130 is formed on the dielectric layer 128. The upper electrode 130 may include polysilicon, a metal, or a metal compound containing impurities.

이로써, 트랜지스터(112), 콘택(124) 및 커패시터(132)를 포함하는 반도체 소자를 형성할 수 있다. 이때, 상기 트랜지스터(112)의 소스/드레인(110)과 커패시터의 하부 전극(126)을 전기적으로 연결시키는 콘택(124) 상부가 구형 그루브를 가짐으로써, 상기 콘택(124)과 하부 전극(126) 사이의 접촉 면적이 증가하게 된다. 이로써, 상기 콘택(124) 및 하부 전극(126) 사이의 저항을 감소시킬 수 있고, 이는 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.As a result, a semiconductor device including the transistor 112, the contact 124, and the capacitor 132 may be formed. In this case, an upper portion of the contact 124 that electrically connects the source / drain 110 of the transistor 112 and the lower electrode 126 of the capacitor has a spherical groove, so that the contact 124 and the lower electrode 126 are formed. The contact area between them increases. As a result, the resistance between the contact 124 and the lower electrode 126 may be reduced, which may improve the reliability of the semiconductor device.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to embodiments of the present invention, those skilled in the art may variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that it can be changed.

도전 구조물들 사이의 접촉 면적을 증가시킴으로써, 상기 도전 구조물들 사이의 저항을 낮출 수 있는 공정으로, 본 실시예에서는 DRAM 소자를 예로 설명했으나, 상기와 같은 목적을 갖는 도전 구조물들 사이에서는 공통적으로 적용이 가능하다.By increasing the contact area between the conductive structures, the resistance between the conductive structures can be lowered. In this embodiment, the DRAM device is described as an example, but it is commonly applied among the conductive structures having the above purpose. This is possible.

도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.1 through 9 are cross-sectional views illustrating a method of forming a semiconductor device in accordance with example embodiments of the inventive concept.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 102 : 필드 절연막 패턴100 substrate 102 field insulating film pattern

112 : 트랜지스터 114 : 제1 필드 절연막 패턴112: transistor 114: first field insulating film pattern

118 : 식각 저지막 124 : 콘택118: etch stop 124: contact

126 : 하부 전극 128 : 유전막126: lower electrode 128: dielectric film

130 : 상부 전극 132 : 커패시터130: upper electrode 132: capacitor

Claims (6)

기판 상에 예비 도전 패턴을 형성하는 단계;Forming a preliminary conductive pattern on the substrate; 상기 예비 도전 패턴 상에 절연막을 형성하는 단계;Forming an insulating film on the preliminary conductive pattern; 상기 절연막을 식각하여 상기 예비 도전 패턴의 상면을 노출시키는 개구를 형성하는 단계;Etching the insulating layer to form an opening exposing an upper surface of the preliminary conductive pattern; 상기 예비 도전 패턴을 부분적으로 식각하여, 구형(spherical)의 그루브(groove)를 갖는 도전 패턴을 형성하는 단계;Partially etching the preliminary conductive pattern to form a conductive pattern having a spherical groove; 상기 도전 패턴의 표면 및 상기 절연막의 측면 상에 하부 전극을 형성하는 단계; 및Forming a lower electrode on a surface of the conductive pattern and on a side surface of the insulating layer; And 상기 하부 전극 상에 유전막 패턴과 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.Forming a dielectric layer pattern and an upper electrode on the lower electrode. 제1항에 있어서, 상기 예비 도전 패턴의 상부 일부는 HNO3, H2O, HF, CHCOOH 및 H3PO4로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 에천트(etchant)를 이용한 습식 식각에 의해 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the upper portion of the preliminary conductive pattern is formed by wet etching using an etchant including at least one selected from the group consisting of HNO 3 , H 2 O, HF, CHCOOH, and H 3 PO 4 . A method of forming a semiconductor device, characterized in that the etching. 제1항에 있어서, 상기 예비 도전 패턴의 상부 일부는 BF3, Cl2, BCl3, Ar, C2F2, SF6 및 CF4로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 식각 가스 를 이용한 건식 식각에 의해 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the upper portion of the preliminary conductive pattern is BF 3 , Cl 2 , BCl 3 , A method of forming a semiconductor device, characterized in that the etching by dry etching using an etching gas containing at least one selected from the group consisting of Ar, C 2 F 2 , SF 6 and CF 4 . 제1항에 있어서, 상기 예비 도전 패턴을 형성한 후, 상기 예비 도전 패턴의 표면 프로파일(profile)을 따라 상기 예비 도전 패턴 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The semiconductor device of claim 1, further comprising, after forming the preliminary conductive pattern, forming an etch stop layer on the preliminary conductive pattern along a surface profile of the preliminary conductive pattern. Forming method. 제1항에 있어서, 상기 기판 상에 트랜지스터를 형성하는 단계; 및The method of claim 1, further comprising: forming a transistor on the substrate; And 상기 트랜지스터 상에 제2 절연막을 형성하는 단계를 더 포함하며,Forming a second insulating film on the transistor; 상기 예비 도전 패턴은 상기 트랜지스터의 소스/드레인(source/drain)과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the preliminary conductive pattern is electrically connected to a source / drain of the transistor. 제1항에 있어서, 상기 하부 전극을 형성하는 단계는,The method of claim 1, wherein the forming of the lower electrode comprises: 상기 도전 패턴 및 절연막 패턴 상에, 상기 도전 패턴 및 절연막 표면의 프로파일을 따라 하부 전극막을 연속적으로 형성하는 단계;Continuously forming a lower electrode film on the conductive pattern and the insulating film pattern along a profile of the conductive pattern and the insulating film surface; 상기 하부 전극막이 형성된 개구를 매립하도록 상기 하부 전극막 상에 희생막을 형성하는 단계;Forming a sacrificial film on the lower electrode film to fill the opening in which the lower electrode film is formed; 상기 절연막 상부면이 노출되도록 상기 희생막의 상부 및 하부 전극막의 상부 일부를 식각하는 단계; 및Etching upper portions of the upper and lower electrode layers of the sacrificial layer to expose the upper surface of the insulating layer; And 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And removing the sacrificial layer.
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