KR20090008871A - Semiconductor package and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세히는 회로 기판의 부피를 최소화함으로써 제조 원가를 절감하고, 패키지 크기를 줄일 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the same, which can reduce manufacturing cost and reduce package size by minimizing the volume of a circuit board.
일반적으로 플래시 메모리용 반도체 다이는 크기가 매우 크지만, 상대적으로 본드 패드의 갯수는 20여개 정도에 불과하다. 예를 들면, 현재 판매되고 있는 8Gb 플래시 메모리용 반도체 다이의 경우 크기는 10×14mm로 매우 큰 반면, 본드 패드의 개수는 26개이다. 또한, 이러한 플래시 메모리용 반도체 다이를 탑재하는 회로 기판은 메모리 특성상 회로 패턴의 디자인이 간단하여 다층 구조일 필요가 없다.In general, semiconductor dies for flash memory are very large, but only about 20 bond pads are used. For example, the currently available semiconductor die for 8Gb flash memory is very large (10 x 14 mm), while the number of bond pads is 26. In addition, the circuit board on which the semiconductor die for flash memory is mounted has a simple design of a circuit pattern because of the memory characteristics, and does not need to have a multilayer structure.
한편, 이러한 플래시 메모리용 반도체 패키지의 제조 방법은 웨이퍼에서 반도체 다이를 소잉하는 반도체 다이 소잉 단계와, 소잉된 다수의 반도체 다이를 회로패턴이 형성된 회로 기판 위에 접착하는 다이 본딩 단계와, 반도체 다이와 회로 기판을 도전성 와이어로 연결하는 와이어 본딩 단계와, 상기 반도체 다이 및 도전성 와이어를 봉지재로 봉지하는 봉지부 형성 단계와, 상기 회로 기판에서 낱개의 반도체 패키지를 소잉하는 패키지 소잉 단계로 이루어져 있다.Meanwhile, a method of manufacturing a semiconductor package for a flash memory includes a semiconductor die sawing step of sawing a semiconductor die from a wafer, a die bonding step of bonding the sawed semiconductor die onto a circuit board on which a circuit pattern is formed, and a semiconductor die and a circuit board. And a wire bonding step of connecting the semiconductor die and the conductive wire with an encapsulant, and a package sawing step of sawing the individual semiconductor packages on the circuit board.
상술한 바와 같이 종래에는 반도체 패키징 공정중 하나의 넓은 회로 기판 위에 다수의 반도체 다이를 접착한다. 예를 들면, 하나의 넓은 회로 기판 위에 대략 48개의 반도체 다이를 접착하여 배열한다. 그런데, 반도체 패키징 공정중 상기 회로 기판의 원가가 전체 원가에서 차자하는 비율이 상당히 크다. 즉, 본드 패드 또는 입출력 패드의 개수가 많은 패키지가 아님에도 불구하고, 커다란 반도체 다이의 크기로 인하여 고가의 큰 회로 기판을 사용한다. 따라서, 종래에는 반도체 패키지의 제조 원가도 상당히 비싸며, 또한 이로 인해 반도체 패키지의 크기도 비교적 커지는 문제가 있다. As described above, conventionally, a plurality of semiconductor dies are bonded onto a wide circuit board in one of the semiconductor packaging processes. For example, approximately 48 semiconductor dies are bonded and arranged on one wide circuit board. However, the ratio of the cost of the circuit board to the total cost of the semiconductor packaging process is quite large. That is, although the number of bond pads or input / output pads is not a large number of packages, an expensive large circuit board is used due to the size of a large semiconductor die. Therefore, in the related art, the manufacturing cost of the semiconductor package is also considerably expensive, and as a result, the size of the semiconductor package is also relatively large.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 회로 기판의 부피를 최소화함으로써 제조 원가를 절감하고, 패키지 크기를 줄일 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can reduce the manufacturing cost and reduce the package size by minimizing the volume of the circuit board.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 회로 기판과, 상기 회로 기판의 일측에 위치된 반도체 다이와, 상기 반도체 다이와 상기 회로 기판을 전기적으로 연결하는 적어도 하나의 도전성 와이어와, 상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하되, 상기 회로 기판의 측면 및 저면과, 상기 반도체 다이의 저면은 외부로 노출되도록 하는 봉지부로 이루어진 다.In order to achieve the above object, a semiconductor package according to the present invention includes a circuit board, a semiconductor die positioned on one side of the circuit board, at least one conductive wire electrically connecting the semiconductor die and the circuit board, and the circuit board. And encapsulating the semiconductor die and the conductive wire with an encapsulant, wherein the side and bottom surfaces of the circuit board and the bottom surface of the semiconductor die are encapsulated to be exposed to the outside.
여기서, 상기 회로 기판은 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 상기 저면 사이에 4개의 측면이 형성된 절연층과, 상기 절연층의 상면에 형성된 적어도 하나의 상부 배선 패턴과, 상기 절연층의 저면에 형성된 적어도 하나의 하부 배선 패턴과, 상기 상부 배선 패턴과 상기 하부 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하고, 상기 절연층의 저면 및 그것에 형성된 하부 배선 패턴과, 상기 절연층의 측면중 상호 연결된 세측면이 상기 봉지부 외측으로 노출될 수 있다.Here, the circuit board has an upper surface and a bottom surface opposite to the upper surface, an insulating layer having four side surfaces formed between the upper surface and the bottom surface, at least one upper wiring pattern formed on the upper surface of the insulating layer, At least one lower wiring pattern formed on the bottom surface of the insulating layer, conductive vias electrically connecting the upper wiring pattern and the lower wiring pattern, the bottom surface of the insulating layer and the lower wiring pattern formed thereon, and the insulation Interconnected three sides of the sides of the layer may be exposed outside the encapsulation.
또한, 상기 반도체 다이는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 어느 일측면의 외측에 상기 회로 기판이 위치될 수 있다. 더불어, 상기 반도체 다이는 상면에 본드 패드가 형성되고, 상기 본드 패드는 상기 도전성 와이어에 의해 상기 회로 기판의 상부 배선 패턴에 전기적으로 연결될 수 있다.In addition, the semiconductor die has a top surface and a bottom surface opposite to the top surface, and four side surfaces are formed between the top surface and the bottom surface, and the circuit board is located outside the one side of the four side surfaces. Can be. In addition, a bond pad may be formed on an upper surface of the semiconductor die, and the bond pad may be electrically connected to an upper wiring pattern of the circuit board by the conductive wire.
또한, 상기 봉지부는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 봉지부의 상호 연결된 세측면은 상기 회로 기판중 상호 연결된 세측면과 동일면으로 형성될 수 있다. 더불어, 상기 회로기판의 저면, 상기 반도체 다이의 저면 및 상기 봉지부의 저면은 동일면으로 형성될 수 있다.In addition, the encapsulation portion is provided with an upper surface and a bottom surface opposite to the upper surface, and four side surfaces are formed between the upper surface and the bottom surface, and the three interconnected side surfaces of the encapsulation portion are the same as the three interconnected side surfaces of the circuit board. It can be formed as. In addition, the bottom surface of the circuit board, the bottom surface of the semiconductor die and the bottom surface of the encapsulation portion may be formed on the same surface.
또한, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결될 수 있다.In addition, another semiconductor die may be stacked on an upper surface of the semiconductor die and electrically connected to the circuit board.
한편, 상기 반도체 다이는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 대향되는 양측면의 외측에 각각 상기 회로 기판이 위치될 수 있다. 더불어, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결될 수 있다.Meanwhile, the semiconductor die has a top surface and a bottom surface opposite to the top surface, and four side surfaces are formed between the top surface and the bottom surface, and the circuit boards are positioned outside the opposite sides of the four side surfaces, respectively. Can be. In addition, another semiconductor die may be stacked on an upper surface of the semiconductor die and electrically connected to the circuit board.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조 방법은 회로 기판 원판을 준비하는 회로 기판 원판 준비 단계와, 상기 회로 기판 원판을 소잉하여 낱개의 회로 기판을 준비하는 회로 기판 원판 소잉 단계와, 상기 소잉된 회로 기판을 테이프 위에 접착하는 회로 기판 접착 단계와, 상기 회로 기판의 일측인 테이프 위에 반도체 다이를 접착하는 반도체 다이 접착 단계와, 상기 회로 기판과 상기 반도체 다이를 도전성 와이어로 상호 본딩하는 와이어 본딩 단계와, 상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하여 봉지부를 형성하는 봉지 단계로 이루어진다.In order to achieve the above object, a method of manufacturing a semiconductor package according to the present invention includes a circuit board disc preparation step of preparing a circuit board disc, and a circuit board disc sawing step of preparing a single circuit board by sawing the circuit board disc; A circuit board bonding step of bonding the sawed circuit board onto a tape, a semiconductor die bonding step of bonding a semiconductor die onto a tape that is one side of the circuit board, and mutually bonding the circuit board and the semiconductor die with conductive wires. A wire bonding step and an encapsulation step of encapsulating the circuit board, the semiconductor die and the conductive wire with an encapsulant to form an encapsulation part.
여기서, 상기 봉지 단계후 상기 회로 기판 및 상기 반도체 다이의 저면에 위치하는 테이프를 제거하는 테이프 제거 단계가 더 포함될 수 있다. 또한, 상기 봉지 단계후 상기 봉지부를 소잉함으로써 낱개의 반도체 패키지를 제공하는 소잉 단계가 더 포함될 수 있다. 더불어, 상기 소잉 단계 후에는 상기 회로 기판중 적어도 세측면이 상기 봉지부의 세측면을 통해 노출될 수 있다.Here, the tape removing step of removing the tape located on the bottom surface of the circuit board and the semiconductor die after the sealing step may be further included. In addition, a sawing step of providing a single semiconductor package by sawing the encapsulation after the encapsulation step may be further included. In addition, after the sawing step, at least three sides of the circuit board may be exposed through the three sides of the encapsulation portion.
상술한 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 회로 기판 위에 반도체 다이를 접착시켜 제조하는 방식이 아닌, 필요한 크기의 회로 기판을 준비하고, 그것을 반도체 다이의 일측에 위치시켜 제조하는 방식으로서 회로 기판의 부피를 최소화할 수 있게 된다.As described above, the semiconductor package and the method of manufacturing the same according to the present invention are prepared by preparing a circuit board having a required size and placing it on one side of the semiconductor die, rather than by bonding a semiconductor die on the circuit board. As a result, the volume of the circuit board can be minimized.
따라서, 반도체 패키지의 원가중 상당 비율을 차지하는 회로 기판의 원가를 줄임으로써, 전체 반도체 패키지의 원가도 현저히 줄일 수 있게 된다. 특히, 본 발명은 플래시 메모리와 같이 반도체 다이의 크기는 크고, 본드 패드의 개수는 작은 플래시 메모리용 반도체 패키지에 적합하다.Therefore, by reducing the cost of the circuit board which occupies a substantial proportion of the cost of the semiconductor package, the cost of the entire semiconductor package can be significantly reduced. In particular, the present invention is suitable for a semiconductor package for a flash memory in which the size of a semiconductor die is large and the number of bond pads is small, such as a flash memory.
더불어, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전체 반도체 패키지중 회로 기판이 차지하는 부피가 매우 작음으로써, 반도체 패키지의 크기도 상당히 작아져 최근의 슬림(slim)한 전자기기에 사용하기 좋다.In addition, the semiconductor package according to the present invention and a method for manufacturing the same have a very small volume occupied by a circuit board of the entire semiconductor package, so that the size of the semiconductor package is considerably smaller, which makes it suitable for use in recent slim electronic devices.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 1b는 그 단면도이며, 도 1c는 봉지부가 제거된 상태를 도시한 평면도이다.1A is a bottom perspective view illustrating a semiconductor package according to an embodiment of the present invention, FIG. 1B is a cross-sectional view thereof, and FIG. 1C is a plan view illustrating a state in which an encapsulation portion is removed.
도 1a 내지 도 1c에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 와이어(130) 및 봉지부(140)를 포함한다.1A to 1C, a
상기 회로 기판(110)은 절연층(111), 상부 배선 패턴(112a), 하부 배선 패 턴(112b) 및 도전성 비아(113)를 포함한다. 상기 절연층(111)은 대략 평평한 상면(111a)과, 상기 상면(111a)의 반대면으로서 대략 평평한 저면(111b)과, 상기 상면(111a)과 저면(111b)을 연결하는 4개의 측면(111c)으로 이루어질수 있다. 즉, 상기 회로 기판(110)은 대체로 직육면체 형태로 형성될 수 있다. 또한, 상기 절연층(111)은 에폭시 레진(epoxy resin) 또는 폴리이미드 레진(polyimide resin)에 함침된 유리 섬유 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 절연층(111)의 재질을 한정하는 것은 아니다. 상기 상부 배선 패턴(112a)은 상기 절연층(111)의 상면(111a)에 형성되어 있다. 또한, 상기 하부 배선 패턴(112b)은 상기 절연층(111)의 저면(111b)에 형성되어 있다. 상기 상부 배선 패턴(112a) 및 하부 배선 패턴(112a)은 도전성 비아(113)에 의해 상호 전기적으로 연결될 수 있다. 이러한 상부 배선 패턴(112a), 하부 배선 패턴(112b) 및 도전성 비아(113)는 구리(Cu), 금속 합금 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 상부 배선 패턴(112a) 및 하부 배선 패턴(112b)에는 본딩(bonding)이 용이하고 또한 전기 저항이 감소되도록 골드(gold), 실버(silver) 및 그 등가물(도면에 도시되지 않음)중 선택된 어느 하나가 도금될 수 있으나, 이러한 도금 재료로 본 발명을 한정하는 것은 아니다. 한편, 상기 회로 기판(110)은 상기 반도체 다이(120)의 일측 외주연에만 위치되어 있다. 즉, 상기 회로 기판(110)은 상기 반도체 다이(120)의 모든 측부에 일체로 위치되거나 그 하부에 위치되는 것이 아니라, 상기 반도체 다이(120)의 일측에만 근접하여 위치된다. 더불어, 상기 회로 기판(110)중 절연층(111)은 4개의 측면(111c)을 갖는 데, 이러한 4개의 측면(111c)중 서로 연결된 3개의 측면(111c)은 상기 봉지부(140)의 외측으로 노출되어 있다. 이러한 구조에 의해, 반도체 패키지(100)중 상기 회로 기판(110)이 차지하는 부피 또는 체적은 종래에 비해 월등히 감소하게 된다. 물론, 이에 따라 반도체 패키지(100)의 크기도 감소한다.The
상기 반도체 다이(120)는 상면(121a) 및 상기 상면(121a)의 반대면인 저면(121b)이 구비되고, 상기 상면(121a)과 저면(121b) 사이에는 4개의 측면(121c)이 구비되어 있다. 또한, 상기 반도체 다이(120)는 상면(121a)에 적어도 하나의 본드 패드(122)가 형성될 수 있다. 도면에서는 상기 본드 패드(122)가 반도체 다이(120)의 일측면(121c)에 근접하여 일렬로 형성된 것이 도시되어 있으나, 이러한 본드 패드(122)의 형성 위치로 본 발명을 한정하는 것은 아니다. 더불어, 상기 반도체 다이(120)에 구비된 4개의 측면(121c)중 어느 일측면(121c)의 외측에 상기 회로 기판(110)이 위치되어 있다. 즉, 종래와 같이 반도체 다이(120)에 구비된 4개의 측면(121c) 외부에 모두 회로 기판(110)이 위치되거나 또는 반도체 다이(120)의 저면(121b) 하부에 회로 기판(110)이 위치되는 것이 아니고, 반도체 다이(120)에 구비된 어느 한 측면(121c) 외부에만 회로 기판(110)이 위치된다. 더불어, 상기 반도체 다이(120)는 상대적으로 크기는 큰 반면 본드 패드(122)의 개수는 작은 것이 적합하다. 예를 들면, 상기 반도체 다이(120)는 플래시 메모리 및 그 등가물중 선택된 어느 하나가 바람직하지만, 이러한 반도체 다이(120)의 종류로 본 발명을 한정하는 것은 아니다.The
상기 도전성 와이어(130)는 상기 반도체 다이(120)의 본드 패드(122)와 상기 회로 기판(110)의 상부 배선 패턴(112a)을 상호간 전기적으로 접속한다. 이러한 도전성 와이어(130)는 골드 와이어, 구리 와이어, 알루미늄 와이어, 실버 와이어 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 상기 도전성 와이어(130)의 재질을 한정하는 것은 아니다.The
상기 봉지부(140)는 상기 회로 기판(110), 상기 반도체 다이(120) 및 상기 도전성 와이어(130)가 봉지재로 감싸여져 형성된다. 이러한 봉지재는 열가소성 수지, 열경화성 수지(실리콘, 페놀 또는 에폭시 함유) 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 봉지부(140)는 상면(141a) 및 상기 상면(141a)의 반대면인 저면(141b)이 구비되고, 상기 상면(141a)과 저면(141b) 사이에 4개의 측면(141c)이 형성되어 있다. 여기서, 상기 봉지부(140)의 상호 연결된 세측면(141c)은 상기 회로 기판(110)중 상호 연결된 세측면(141c)과 동일면을 이룬다. 즉, 상기 봉지부(140)의 세측면(141c)을 통하여 회로 기판(110)의 세측면(111c)이 외부로 노출된다. 더욱이, 상기 회로 기판(110)의 저면(111b), 상기 반도체 다이(120)의 저면(121b) 및 상기 봉지부(140)의 저면(141b)은 모두 동일면으로 형성된다.The
이와 같이 하여, 본 발명에 의한 반도체 패키지(100)는 반도체 다이(120)의 일측에만 회로 기판(110)이 위치됨으로써, 전체 반도체 패키지(100)에서 회로 기판(110)이 차지하는 부피, 체적 또는 원가를 현저히 줄일 수 있게 된다. 따라서, 반도체 패키지(100)의 크기를 줄일 수 있을 뿐만 아니라 반도체 패키지(100)의 원가도 상당히 절감할 수 있게 된다.In this way, in the
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 스택된 반도체 다이(220)를 제외하고는 상기 도 1a 내지 도 1c에 도시된 반도체 패키지(100)와 유사하다. 따라서, 그 차이점을 중심으로 설명한다. 여기서, 도면중 하부에 위치된 반도체 다이를 제1반도체 다이(120)로 정의하고, 상부에 위치된 반도체 다이를 제2반도체 다이(220)로 정의한다.As shown in FIG. 2, the
상기 제1반도체 다이(120)의 상부에는 접착제 또는 접착 필름(225)을 통하여 제2반도체 다이(220)가 접착될 수 있다. 즉, 제2반도체 다이(220)가 제1반도체 다이(120) 위에 스택된다. 물론, 상기 제2반도체 다이(220)는 상기 제1반도체 다이(120)중 본드 패드(122)가 형성된 영역의 외측에 스택된다. 따라서, 제1반도체 다이(120)의 본드 패드(122)에 접속된 도전성 와이어(130)와 상기 제2반도체 다이(220)가 쇼트되지 않는다. 더불어, 상기 제2반도체 다이(220)는 일측이 상기 제1반도체 다이(120)의 일측보다 더 돌출되도록 상기 제1반도체 다이(120) 위에 스택될 수 있으나, 이러한 구조로 본 발명을 한정하는 것은 아니다.The second semiconductor die 220 may be adhered to the upper portion of the first semiconductor die 120 through an adhesive or an
더불어, 상기 제2반도체 다이(220) 역시 본드 패드(222)가 구비되어 있으며, 이러한 본드 패드(222)는 회로 기판(110)의 상부 배선 패턴(112a)에 도전성 와이어(230)에 의해 전기적으로 접속될 수 있다. 더욱이, 상기 제2반도체 다이(220) 및 이것에 전기적으로 연결된 도전성 와이어(230) 역시 봉지재로 봉지됨으로써, 봉지부(140)의 내측에 위치하게 된다.In addition, the second semiconductor die 220 is also provided with a
이와 같이 하여 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 하나의 봉지부(140) 내측에 2개의 반도체 다이(120,220)가 탑재됨으로써, 용량을 대략 두배로 증가시킬 수 있게 된다. 예를 들면, 플래시 메모리의 경우 메모리 용량이 대략 두배가 된다.In this way, the
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 3b는 그 단면도이며, 도 3c는 봉지부가 제거된 상태를 도시한 평면도이다.3A is a bottom perspective view of a semiconductor package according to still another embodiment of the present invention, FIG. 3B is a cross-sectional view thereof, and FIG. 3C is a plan view illustrating a state in which an encapsulation portion is removed.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 2개의 회로 기판(110,310)이 형성된 구조를 제외하고는 상기 도 1a 내지 도 1c에 도시된 반도체 패키지(100)와 유사하다. 여기서, 도면상 좌측에 위치된 회로 기판을 제1회로 기판(110)으로 정의하고, 도면상 우측에 위치된 회로 기판을 제2회로 기판(310)으로 정의한다.As shown in FIGS. 3A to 3C, the
본 발명의 다른 실시예에 따른 반도체 패키지(300)는 하나의 반도체 다이(120)를 중심으로 일측에는 제1회로 기판(110)이 위치되고, 타측에는 제2회로 기판(310)이 위치될 수 있다. 즉, 반도체 다이(120)의 네측면(121c)중 서로 대향되는 두측면(121c)에 각각 제1회로 기판(110) 및 제2회로 기판(310)이 위치된다. 물론, 제2회로 기판(310)은 상기 제1회로 기판(110)과 완전히 동일한 구조를 하며, 또한 상기 반도체 다이(120)와의 유기적 결합 관계도 완전히 동일하다.In the
물론, 이러한 반도체 패키지(300)는 반도체 다이(120)의 상면(121a)중 양측 면(121c)에 가까운 영역에 각각 본드 패드(122,322)가 형성됨이 바람직하다. 즉, 반도체 다이(120)의 상면(121a)에 대략 두줄로 본드 패드(122)가 형성될 수 있다. 더불어, 일측에 일렬로 형성된 본드 패드(122)는 도전성 와이어(130)에 의해 제1회로 기판(110)에 전기적으로 접속되고, 타측에 일렬로 형성된 본드 패드(322) 역시 도전성 와이어(330)에 의해 제2회로 기판(310)에 전기적으로 접속된다. 여기서, 도면중 미설명 부호 311은 절연층이고, 312a는 상부 배선 패턴이며, 312b는 하부 배선 패턴이고, 313은 도전성 비아이다.Of course, in the
이와 같이 하여 본 발명에 의한 반도체 패키지(300)는 좀더 복잡한 구조의 반도체 다이(120)를 수용할 수 있게 된다. 예를 들면, 복잡한 연산 기능이 탑재된 플래시 메모리 등을 수용할 수 있게 된다. 물론, 이러한 구조에도 불구하고 본 발명에 의한 반도체 패키지(300)는 제1,2회로 기판(110,310)이 반도체 다이(120)의 양측면(121c)의 외측에만 위치됨으로써, 여전히 회로 기판의 원가를 절감할 수 있고, 이에 따라 반도체 패키지(100)의 원가도 절감할 수 있게 된다. 물론, 반도체 패키지(300)의 크기도 종래에 비해 상대적으로 작다.In this manner, the
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 스택된 반도체 다이(420)를 제외하고는 상기 도 3a 내지 도 3c에 도시된 반도체 패키지(300)와 유사하다. 따라서, 그 차이점을 중심으로 설명한다. 여기서, 도면중 하부에 위치된 반도체 다이를 제1반도체 다이(120)로 정의하고, 상부에 위치된 반도체 다이를 제2반도체 다이(420)로 정의한다.As shown in FIG. 4, the
상기 제1반도체 다이(120)의 상부에는 접착제(425) 또는 접착 필름을 통하여 제2반도체 다이(420)가 접착된다. 즉, 제2반도체 다이(420)가 제1반도체 다이(120) 위에 스택된다. 여기서, 상기 제2반도체 다이(420)는 접착제(425)를 통하여 상기 제1반도체 다이(120) 위에 바로 스택될 수 있다. 즉, 상기 제1반도체 다이(120)와 제2반도체 다이(420)의 크기가 동일할 수 있으며, 상기 제2반도체 다이(420)의 바로 하부에 본드 패드(122)가 위치될 수 있다. 그러나, 상기 제1반도체 다이(120)와 제2반도체 다이(420) 사이에 개재되는 접착제(425)의 두께를 충분히 두껍게 함으로써, 상기 제1반도체 다이(120)에 접속된 도전성 와이어(130)는 상기 제2반도체 다이(420)에 쇼트되지 않도록 되어 있다. 물론, 이러한 구조에 의해 상기 제2반도체 다이(420)는 상기 제1반도체 다이(120)에 비해 더 큰 크기를 가질 수도 있다. 더불어, 상기 제2반도체 다이(420) 역시 본드 패드(422)가 구비되어 있으며, 이러한 본드 패드(422)는 제1,2회로 기판(110,310)의 상부 배선 패턴에 도전성 와이어(430)에 의해 전기적으로 접속될 수 있다. 더욱이, 상기 제2반도체 다이(420) 및 이것에 전기적으로 연결된 도전성 와이어(430) 역시 봉지재로 봉지됨으로써, 봉지부(140) 내측에 위치하게 된다.The second semiconductor die 420 is attached to the upper portion of the first semiconductor die 120 through an adhesive 425 or an adhesive film. That is, the second semiconductor die 420 is stacked over the first semiconductor die 120. Here, the second semiconductor die 420 may be directly stacked on the first semiconductor die 120 through the adhesive 425. That is, the sizes of the first semiconductor die 120 and the second semiconductor die 420 may be the same, and the
이와 같이 하여 본 발명에 의한 반도체 패키지(400)는 하나의 봉지부(140) 내측에 2개의 반도체 다이(120,420)가 탑재됨으로써, 용량을 두배로 증가시킬 수 있게 된다. 예를 들면, 플래시 메모리의 경우 메모리 용량이 두배가 된다.In this way, the
..
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도시된 바와 같이 본 발명에 의한 반도체 패키지의 제조 방법은 회로 기판 원판 준비 단계(S1)와, 회로 기판 원판 소잉 단계(S2)와, 회로 기판 접착 단계(S3)와, 반도체 다이 접착 단계(S4)와, 와이어 본딩 단계(S5)와, 봉지 단계(S6)와, 테이프 제거 단계(S7)와, 패키지 소잉 단계(S8)를 포함한다.As shown in the drawing, the method for manufacturing a semiconductor package according to the present invention includes a circuit board disc preparation step S1, a circuit board disc sawing step S2, a circuit board adhesion step S3, and a semiconductor die adhesion step S4. And a wire bonding step S5, an encapsulation step S6, a tape removing step S7, and a package sawing step S8.
도 6a 내지 도 6g는 도 5에 도시된 반도체 패키지의 제조 방법을 순차적으로 도시한 평면도이다.6A through 6G are plan views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 5.
여기서, 상기 제조 방법은 도 1a 내지 도 1c에 도시된 반도체 패키지(100)를 중심으로 설명하나, 나머지 반도체 패키지(200,300,400)도 이와 유사한 방법으로 형성할 수 있다. 또한, 회로 기판(110) 및 반도체 다이(120)의 단면 구조는 위에서 이미 충분히 설명했으므로, 여기서는 제조 방법을 중심으로 설명하며 단면 구조의 설명은 생략하기로 한다.Here, the manufacturing method will be described with reference to the
도 6a에 도시된 바와 같이, 상기 회로 기판 원판 준비 단계(S1)에서는, 절연층(111)에 다수의 배선 패턴(112a)이 형성되어 있는 회로 기판 원판(110')을 준비한다.As shown in FIG. 6A, in the circuit board original plate preparing step S1, a circuit board
도 6b에 도시된 바와 같이, 상기 회로 기판 원판 소잉 단계(S2)에서는, 상기 회로 기판 원판(110')을 소잉하여 낱개의 회로 기판(110)을 준비한다. 예를 들면, 다이아몬드 휠 등을 이용하여 상기 회로 기판 원판(110')을 세로 방향으로 소잉한 다. 도면중 이점 쇄선으로 표시된 라인이 소잉 라인이다.As shown in FIG. 6B, in the sawing of the circuit board original plate S2, the circuit board
도 6c에 도시된 바와 같이, 상기 회로 기판 접착 단계(S3)에서는, 커버 레이 테이프(125)를 준비하고, 상기 커버 레이 테이프(125) 위에 소정 간격으로 상기 소잉된 회로 기판(110)을 접착한다. 물론, 상기 회로 기판(110)과 회로 기판(110) 사이에는 낱개의 반도체 다이가 위치할 정도의 갭(gap)을 마련한다.As shown in FIG. 6C, in the circuit board adhering step S3, a
도 6d에 도시된 바와 같이, 상기 반도체 다이 접착 단계(S4)에서는, 상기 회로 기판(110)과 회로 기판(110) 사이의 커버 레이 테이프(125) 위에 반도체 다이(120)를 접착한다. 물론, 이러한 반도체 다이(120)는 다수의 본드 패드(122)가 형성되어 있다.As shown in FIG. 6D, in the semiconductor die attaching step S4, the semiconductor die 120 is attached onto the
도 6e에 도시된 바와 같이, 상기 와이어 본딩 단계(S5)에서는, 상기 반도체 다이(120)와 회로 기판(110)을 도전성 와이어(130)로 본딩한다. 즉, 상기 반도체 다이(120)의 본드 패드(122)와 회로 기판(110)의 배선 패턴(112a)을 도전성 와이어(130)로 상호간 본딩한다. 이러한 도전성 와이어(130)는 예를 들면, 골드 와이어, 구리 와이어, 알루미늄 와이어, 실버 와이어 및 그 등가물중 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.As shown in FIG. 6E, in the wire bonding step S5, the semiconductor die 120 and the
도 6f에 도시된 바와 같이, 상기 봉지 단계(S6)에서는, 상기 커버 레이 테이프(125) 위에 위치된 회로 기판(110), 반도체 다이(120) 및 도전성 와이어(130)를 봉지재로 봉지함으로써 봉지부(140)를 형성한다. 물론, 이러한 봉지는 금형을 이용한 트랜스퍼 몰딩(transfer molding) 방법을 이용하거나, 또는 디스펜서(dispenser)를 이용한 디스펜싱(dispensing) 방법을 이용할 수 있다. 그러나, 여 기서 봉지 방법을 한정하는 것은 아니다. 이러한 봉지재는 열가소성 수지, 열경화성 수지(실리콘, 페놀 또는 에폭시가 함유됨) 및 그 등가물중 선택된 어느 하나일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 물론, As shown in FIG. 6F, in the encapsulation step S6, the
도 6g에 도시된 바와 같이, 상기 테이프 제거 단계(S7)에서는, 상기 회로 기판(110), 반도체 다이(120) 및 봉지부(140)로부터 커버 레이 테이프(125)를 제거한다. 그러면, 상기 회로 기판(110), 반도체 다이(120) 및 봉지부(140)의 저면이 모두 외부로 노출된다. 물론, 이러한 테이프 제거 단계는 하기할 패키지 소잉 단계(S8) 이후에 수행될 수도 있다.As shown in FIG. 6G, in the tape removing step S7, the
도 6h에 도시된 바와 같이, 상기 패키지 소잉 단계(S8)에서는, 상기 봉지부(140)를 가로 방향 및 세로 방향으로 소잉함으로써, 낱개의 반도체 패키지(100)가 분리되도록 한다. 이러한 봉지부(140)의 소잉으로 인하여, 상기 회로 기판(110)중 적어도 세측면이 상기 봉지부(140)의 세측면을 통해 노출된다. 여기서, 도면중 이점 쇄선으로 표시된 라인이 소잉 라인이다.As illustrated in FIG. 6H, in the package sawing step S8, the
이와 같이 하여, 본 발명은 최소 부피 또는 최소 체적의 회로 기판(110)을 이용하여 반도체 패키지(100)를 제조함으로써, 반도체 패키지(100)의 원가를 절감할 수 있게 된다. 또한, 본 발명은 회로 기판(110)의 부피 또는 체적이 작아짐으로써, 이를 이용한 반도체 패키지(100)의 크기 역시 최소화된다.As described above, the present invention can reduce the cost of the
이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package and the manufacturing method according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 1b는 그 단면도이며, 도 1c는 봉지부가 제거된 상태를 도시한 평면도이다.1A is a bottom perspective view illustrating a semiconductor package according to an embodiment of the present invention, FIG. 1B is a cross-sectional view thereof, and FIG. 1C is a plan view illustrating a state in which an encapsulation portion is removed.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 3b는 그 단면도이며, 도 3c는 봉지부가 제거된 상태를 도시한 평면도이다.3A is a bottom perspective view of a semiconductor package according to still another embodiment of the present invention, FIG. 3B is a cross-sectional view thereof, and FIG. 3C is a plan view illustrating a state in which an encapsulation portion is removed.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도 6a 내지 도 6g는 도 5에 도시된 반도체 패키지의 제조 방법을 순차적으로 도시한 평면도이다.6A through 6G are plan views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 5.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100,200,300,400; 본 발명에 의한 반도체 패키지100,200,300,400; Semiconductor package according to the present invention
110; 회로 기판110; Circuit board
111; 절연층111; Insulation layer
112a,112b; 배선 패턴112a, 112b; Wiring pattern
113; 도전성 비아113; Conductive via
120; 반도체 다이120; Semiconductor die
122; 본드 패드122; Bond pad
130; 도전성 와이어130; Conductive wire
140; 봉지부140; Encapsulation
Claims (13)
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