KR20090002775A - 평판 표시 장치 - Google Patents

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Abstract

본 발명은 복수의 화소셀 및 상기 화소셀을 구동하기 위한 스위칭 소자를 구비한 평판 표시 장치에 있어서,
상기 스위칭 소자가 PMOS 트랜지스터로 구성된 경우에 상기 PMOS 박막 트랜지스터를 구동하기 위한 별도의 게이트 구동회로를 개발하지 않고, 제어 신호만을 조절하여 종래에 널리 사용되 NMOS 트랜지스터를 구동하기 위해 사용되던 게이트 구동회로를 동일하게 이용함으로써, 회로 개발 비용을 낮추어 생산 비용을 절감할 수 있는 평판 표시 장치를 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 평판 표시 장치는,
복수의 게이트 라인들과 복수의 데이터 라인들에 의해 정의되는 영역마다 형성된 복수의 화소셀 및 상기 화소셀을 구동하기 위한 스위칭 소자를 가지는 표시패널과, 상기 데이터 라인에 화상신호를 공급하기 위한 데이터 구동부와, 상기 각 게이트 라인에 게이트 온 전압을 공급하기 위한 게이트 구동회로를 포함하며, 상기 게이트 구동회로는 스타트 신호와 클럭신호 및 게이트 출력신호를 이용하여 상기 게이트 온 전압을 발생하여 상기 게이트 라인에 공급하는 복수의 제 1 스테이지와, 상기 복수의 제 1 스테이지 사이마다 접속되어 이전단 스테이지의 출력신호를 다음단 스테이지로 공급하는 복수의 제 2 스테이지를 포함하는 것을 특징으로 한다.
게이트 구동회로, PMOS 박막 트랜지스터, NMOS 박막 트랜지스터, 게이트 출력 신호

Description

평판 표시 장치{Flat Panel Display Device}
본 발명은 평판 표시 장치에 관한 것으로, 보다 자세히는 종래의 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 동일하게 이용하여 생산 비용을 절감할 수 있는 평판 표시 장치에 관한 것이다.
복수의 화소셀 및 상기 화소셀을 구동하기 위한 스위칭 소자를 구비한 평판 표시 장치에 있어서 상기 스위칭 소자가 종래에 널리 사용되고 있는 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Thin Film Transistor)에 의해 구성되지 않고 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Thin Film Transistor)로 구성된 경우에,
별도의 PMOS 트랜지스터를 구동하기 위한 게이트 구동회로(P타입 게이트 구동회로)를 개발하지 않고서도 제어 신호만을 조절하여 종래의 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로(이하, N타입 게이트 구동회로)를 그대로 이용하여 PMOS 트랜지스터를 구동할 수 있는 평판 표시 장치를 제공한다.
정보화 사회의 발전에 따라, 종래의 CRT(Cathode Ray Tube)가 가지는 무거운 중량과 큰 부피와 같은 단점들을 개선한 LCD(Liquid Crystal Display Device;액정 표시장치), OLED(Organic Light Emitting Diode;유기 발광 다이오드), PDP(Plasma Panel Display Device), SED(Surface-conduction Electron-emitter Display Device)등과 같은 여러 가지 평판 표시 장치들이 주목받고 있다.
이러한 평판 표시 장치들은 복수의 화소셀 및 상기 화소셀을 구동하기 위한 스위칭 소자를 구비하는데, 도1에서 대표적인 평판 표시 장치의 하나인 액정 표시 장치를 도시하였다.
종래의 액정 표시 장치는, 도1과 같이 m×n개의 화소셀들(PXL)이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(DL1 내지 DLm)과 n개의 게이트 라인들(GL1 내지 GLn)이 교차되어 화소 영역(15)을 정의하며, 그 교차부에 스위칭 소자(13)로 NMOS 트랜지스터가 접속된 표시 패널(10)과, 상기 표시 패널(10)의 데이터 라인들에 화상 신호를 공급하는 데이터 구동부(11) 및 게이트 라인들에 게이트 온 전압을 공급하는 게이트 구동회로(12)를 구비한다.
상기 표시 패널(10)은 투명한 두 기판 사이에 개재된 액정층을 포함하여 구성되며, 외부로부터 입력되는 게이트 온 전압 및 화상 신호에 따라 상기 액정층의 투과율을 조절하여 화상을 구현한다.
상기 데이터 구동부(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 전압으로 변환하여 화상 신호를 데이터 라인들(DL1 내지 DLm)에 공급한다.
상기 게이트 구동회로(12)는 게이트 온 전압을 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급하여 상기 NMOS 트랜지스터를 구동하여 화상 신호가 화소셀 들(PXL)에 공급되도록 한다.
다음 도2a는 상기 게이트 구동회로(12)의 상세한 구성을 나타낸 도면이다.
도2a와 같이, 게이트 구동회로(12)는 n개의 스테이지(ST1 내지 STn)와, 게이트 출력신호(GOE)를 입력받아 반전시켜 출력하는 인버터(20)와, 각 스테이지 및 상기 인버터로부터 출력되는 신호를 입력받아 논리곱 연산을 수행하여 출력하는 논리곱 연산부(24a 내지 24n)를 포함한다.
각 스테이지는 클럭신호(GSC)에 따라 순차적으로 스타트 펄스(GSP)를 쉬프트 시켜 출력한다.
또한, 도시하지는 않았으나 게이트 구동회로는 상기 논리곱 연산부(24a 내지 24n) 각각에 접속되어, 상기 논리곱 연산부로부터 출력된 출력 신호의 전압 레벨을 변환하는 레벨 쉬프터와, 상기 레벨 쉬프터로부터 출력된 출력 신호를 완충하여 액정 패널로 출력시키는 버퍼부를 더 포함할 수 있다.
도2b는 상기 게이트 구동회로를 구동하는 제어 신호들의 타이밍 차트이다.
도2a 및 도2b를 참조로 하면, 먼저 스테이지1(ST1)은 먼저 스타트 신호(GSP)를 입력받은 후, 첫번째 클럭신호(GSC)가 입력되면, 다음 클럭신호가 입력될 때까지 하이(high) 상태의 스테이지1 출력 신호(Stage Output 1)가 제 1 논리곱 연산부(24a)로 출력된다.
상기 제 1 논리곱 연산부(24a)에서는 상기 스테이지1 출력 신호 및 인버터(20)에 의해 반전된 게이트 출력신호(GOE)를 입력받아 논리곱 연산을 수행하여 그 결과를 첫번째 게이트 라인(GL1)으로 출력한다.
이 때, 상기 게이트 출력신호(GOE)는 상기 클럭신호(GSC)와 동기되어 펄스 신호로 인버터로 입력된다.
따라서, 게이트 출력신호(GOE)가 하이(high)로 입력되면, 인버터(20)에 의해 로우(low)로 반전되어 출력되어서 상기 제 1 논리곱 연산부(24a)에서는 로우(low) 상태의 출력 신호를 출력하고,
게이트 출력신호(GOE)가 로우(low)로 입력되면, 인버터(20)에 의해 하이(high)로 반전되어 출력되어서 상기 제 1 논리곱 연산부(24a)에서는 다음 하이(high)상태의 게이트 출력신호가 입력될 때까지 하이(high) 상태의 출력 신호를 첫번째 게이트 라인(GL1)으로 출력한다.
또한, 상기 스테이지1 출력 신호(Stage Output 1)는 다음 단의 두번째 스테이지 즉, 스테이지 2(ST2)로 출력되어 상기 스테이지 2를 활성화시킨다.
활성화된 스테이지 2(ST2)는 두번째 클럭신호를 입력받아 다음 클럭신호가 입력될 때까지 하이(high) 상태의 스테이지2 출력 신호(Stage Output 2)를 제 2 논리곱 연산부(24b)로 출력한다.
또한, 상기 스테이지2 출력 신호(Stage Output 2)는 다음 단의 스테이지로 입력되어 다음 단의 스테이지를 활성화시킨다.
상기 제 2 논리곱 연산부(24b)는 상기 스테이지2 출력 신호(Stage Output 2)와 인버터에 의해 반전되어 입력된 게이트 출력신호(GOE)를 입력받아 논리곱 연산을 수행하여, 마찬가지로 게이트 출력신호(GOE)가 로우(low)로 폴링되면 다음 하이(high)상태의 게이트 출력신호가 입력될 때까지 하이(high) 상태의 출력 신호를 두번째 게이트 라인(GL2)으로 출력한다.
이와 같은 과정을 반복적으로 수행하여, 한 프레임(frame)동안 n개의 스테이지가 순차적으로 출력 신호를 출력하여 화상을 구현한다.
이와 같은 동작 방법은, 예로 들어 설명한 액정 표시 장치 이외에도, 다수의 화소셀을 구비한 다른 평판 표시 장치도 유사한 방법으로 동작된다.
그러나, 액정 표시 장치를 포함하여 다수의 화소셀을 구비한 종래의 평판 표시 장치들은, 각 화소셀을 구동하기 위한 스위칭 소자들의 반도체층이 주로 n형 물질이 도핑된 아몰퍼스 실리콘으로 이루어진 NMOS 트랜지스터이었으나,
근래에 들어 고해상도에 대응하기 위하여 보다 높은 이동도를 가지는 PMOS 트랜지스터가 널리 사용되고 있는 실정이다.
특히, 차세대 평판 표시 장치로 주목받고 있는 유기 발광 다이오드(OLED)의 경우 화소셀을 구동하기 위한 스위칭 소자로 PMOS 트랜지스터가 널리 사용되고 있다.
그러나, 이와 같은 PMOS 트랜지스터를 구동하기 위하여, 종래의 NMOS 트랜지스터에 사용되던 게이트 구동회로를 이용할 경우, 실제로는 저항과 캐패시턴스에 의한 신호지연때문에, 도3에서와 같이 각 게이트 라인으로 출력되는 출력 신호간에 중첩되는 구간(A)가 발생하는 문제점이 있었으며,
이에 따라 PMOS 트랜지스터를 구동하기 위한 별도의 게이트 구동회로를 개발해야 하는 문제점이 있었다.
이와 같이, 널리 사용되고 있는 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로 이외에 별도의 PMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 별도고 개발할 경우, 초기 개발 비용이 상승하고 이는 생산비의 증가로 연결되었다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 별도의 PMOS 트랜지스터 를 구동하기 위한 게이트 구동회로를 개발하지 않고, 제어 신호를 조절하여 종래의 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 그대로 사용한 평판 표시 장치를 제공하는 것을 기술적 과제로 한다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 평판 표시 장치에 있어서 구동회로는,
상기 게이트 구동회로는 스타트 신호와 클럭신호 및 게이트 출력신호를 이용하여 상기 게이트 온 전압을 발생하여 상기 게이트 라인에 공급하는 복수의 제 1 스테이지와, 상기 복수의 제 1 스테이지 사이마다 접속되어 이전단 스테이지의 출력신호를 다음단 스테이지로 공급하는 복수의 제 2 스테이지를 포함함과 아울러,
인접한 상기 제 1 스테이지로부터 출력되는 게이트 온 전압과 상기 제 2 스테이지의 출력신호는 위상이 중첩되는 기간을 가지며, 상기 인접한 제 1 스테이지로부터 출력되는 게이트 온 전압 간에는 그 위상이 비중첩되는 것을 특징으로 한다.
본 발명에 따른 평판 표시 장치는,
PMOS 트랜지스터를 구동하기 위한 별도의 게이트 구동회로를 개발하지 않고 제어 신호만을 조절하여 종전에 널리 사용되는 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 동일하게 사용할 수 있어서, 생산 비용을 절감할 수 있는 효과를 가진다.
다음으로 본 발명의 실시예에 따른 평판 표시 장치에 대하여 보다 자세히 설명하기로 한다.
본 발명의 실시예에 따른 평판 표시 장치는,
복수의 게이트 라인들과 복수의 데이터 라인들에 의해 정의되는 영역마다 형성된 복수의 화소셀 및 상기 화소셀을 구동하기 위한 스위칭 소자를 구비한 표시패널과, 상기 데이터 라인에 화상신호를 공급하기 위한 데이터 구동부와, 상기 각 게이트 라인에 게이트 온 전압을 공급하기 위한 게이트 구동회로를 포함하며,
상기 게이트 구동회로는 스타트 신호와 클럭신호 및 게이트 출력신호를 이용하여 상기 게이트 온 전압을 발생하여 상기 게이트 라인에 공급하는 복수의 제 1 스테이지와, 상기 복수의 제 1 스테이지 사이마다 접속되어 이전단 스테이지의 출력신호를 다음단 스테이지로 공급하는 복수의 제 2 스테이지를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 평판 표시 장치는, 인접한 상기 제 1 스테이지로부터 출력되는 게이트 온 전압과 상기 제 2 스테이지의 출력신호는 위상이 중첩되는 기간을 가지며, 상기 인접한 제 1 스테이지로부터 출력되는 게이트 온 전압 간에는 그 위상이 비중첩되는 것을 특징으로 한다.
또한, 상기 스위칭 소자는 상기 게이트 라인과 상기 데이터 라인에 접속된 NMOS 또는 PMOS 트랜지스터로 구성될 수 있으며, 특히 PMOS 트랜지스터로 구성되어, 각 화소셀을 구동하여 화상을 구현한다.
이와 같은 본 발명의 실시예에 따른 평판 표시 장치는,
게이트 라인을 구동하기 위한 게이트 온 전압이 서로 위상이 중첩되지 않도록 순차적으로 공급하여 표시 패널을 구동하는 것이 가능하다.
또한, 표시 패널에 구비된 다수의 화소셀을 구동하기 위한 스위칭 소자가 PMOS 트랜지스터로 구성된 경우에도, PMOS 트랜지스터를 구동하기 위한 별도의 게이트 구동회로를 개발하지 않고서도 기존의 평판 표시 장치에서 스위칭 소자로 널리 사용되는 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 그대로 사용하는 것이 가능하다.
다음으로 첨부된 도면을 참조로 하여 본 발명의 실시예에 따른 평판 표시 장치에 대하여 보다 자세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 평판 표시 장치에서 게이트 구동회로의 구성을 나타낸 블록도이다.
도 4에 나타난 바와 같이, 본 발명의 실시예에 따른 평판 표시 장치에서 게이트 구동회로는,
스타트 신호(GSP)와 클럭신호(CLK) 및 게이트 출력신호(GOE)를 이용하여 상기 게이트 온 전압을 발생하여 상기 게이트 라인에 공급하는 복수의 제 1 스테이지(S1 내지 Sn)와, 상기 복수의 제 1 스테이지 사이마다 접속되어 이전단 스테이지의 출력신호를 다음단 스테이지로 공급하는 복수의 제 2 스테이지(S´1 내지 S´n)를 포함하여 구성된다.
상기 제 1 스테이지(S1 내지 Sn)는 다수의 스테이지로 구성되며, 바람직하게 는 표시 패널에 구비된 게이트 라인(GL1 내지 GLn)과 동일한 수로 구성되는 것이 바람직하다.
또한, 상기 제 1 스테이지의 사이마다 접속되는 제 2 스테이지(S´1 내지 S´n) 역시 게이트 라인과 동일한 수로 구성되는 것이 바람직하다.
상기 제 1 스테이지 및 제 2 스테이지는 플립플롭으로 구성될 수 있다.
도 4에서는 게이트 라인은 n개가 구비되고, 상기 제 1 스테이지 및 제 2 스테이지 각각이 n개가 구비된 경우를 도시하였다.
상기 제 2 스테이지(S´1 내지 S´n)는 전단에 위치한 제 1 스테이지(S1 내지 Sn)로부터 출력되는 게이트 온 전압을 입력받아 클럭 신호에 따라 쉬프트시켜 출력신호를 다음단에 위치한 제 1 스테이지로 출력한다.
또한, 상기 제 2 스테이지로부터 출력되는 신호는, 상기 제 2 스테이지의 출력단이 플로팅(floating)되거나 풀-다운(Pull-Down)되어서 표시 패널로 입력되지 않는다.
상기 제 1 스테이지(S1 내지 Sn)는 전단에 위치한 제 2 스테이지로부터 입력받은 신호를 클럭 신호에 따라 쉬프트 시켜 다음 단의 제 2 스테이지로 출력한다.
또한, 상기 게이트 구동회로는 게이트 출력신호(GOE)를 입력받아 반전시켜 출력하는 인버터(200) 및 상기 인버터(200)로부터 반전되어 입력되는 게이트 출력신호 및 제 1 스테이지로부터 출력되는 스테이지 출력 신호를 입력받아 논리곱 연산을 수행하는 복수의 논리곱 연산부(210a 내지 210n)를 구비한다.
상기 논리곱 연산부에서 수행된 논리곱 연산의 결과는 표시 패널에 구비된 게이트 라인으로 순차적으로 출력된다.
도시하지는 않았으나, 상기 게이트 구동회로는 상기 논리곱 연산부 각각에 접속되어 상기 논리곱 연산부로부터 출력된 출력 신호의 전압 레벨을 변환하는 레벨 쉬프터와, 상기 레벨 쉬프터로부터 출력된 출력 신호를 완충하여 액정 패널로 출력시키는 버퍼부를 더 포함할 수 있다.
또한, 표시 패널에 구비된 화소셀 각각을 구동하기 위한 스위칭 소자가 PMOS 트랜지스터로 구성되는 것이 바람직하나, NMOS 트랜지스터로 구성된 경우도 가능할 것이다.
도 5는 본 발명의 실시예에 따른 평판 표시 장치에서 스위칭 소자가 PMOS 트랜지스터로 형성된 경우에 게이트 구동회로를 구동하는 제어 신호들의 타이밍 차트이다.
도4 및 도5를 참조로 하여 본 발명의 실시예에 따른 평판 표시 장치의 구동에 대하여 설명하기로 한다.
먼저, 첫번째 제 1 스테이지(S1)가 스타트 신호(GSP)를 입력받은 후 첫번째 클럭 신호(GSC)를 입력받으면, 첫번째 제 1 스테이지의 출력 신호가 하이(high)상태에서 로우(low) 상태로 폴링(falling)된다. 이와 같이, 폴링된 첫번째 제 1 스테이지 출력 신호를 두번째 클럭 신호(GSC)가 입력될 때까지 출력하게 된다.
이 때, 첫번째 게이트 출력신호(GOE)는 인버터에 의해 반전되어서 상기 첫번째 제 1 스테이지 출력 신호와 함께 첫번째 논리곱 연산부(210a)로 입력된다.
상기 첫번째 논리곱 연산부(210a)는 첫번째 게이트 출력신호(GOE)와 첫번째 제 1 스테이지 출력 신호에 대하여 논리곱 연산을 수행하여, 첫번째 게이트 출력신호가 입력되는 타이밍에 동기하여 로우(low)상태의 게이트 온 전압을 첫번째 게이트 라인(GL1)으로 출력하게 된다.
이 때, 논리곱 연산부에서는 AND 연산을 수행하기 때문에 펄스 형태의 두번째 게이트 출력신호(GOE)가 입력이 완료될 때까지 첫번째 게이트 라인(GL1)으로 공급되는 게이트 온 전압은 로우(low)상태가 된다.
다음으로, 두번째 클럭신호가 입력되면 첫번째 제 1 스테이지(S1) 출력신호는 다시 하이(high)상태로 라이징(rising)되고, 첫번째 제 2 스테이지(S′1)은 하이(high)상태에서 로우(low) 상태로 폴링(falling)된 첫번째 제 2 스테이지 출력 신호를 출력한다.
이 때, 도5에서는 상기 첫번째 제 1 스테이지 출력신호의 라이징과 첫번째 제 2 스테이지 출력신호의 폴링이 동시에 이루어지는 것처럼 도시되었으나, 앞서 기술한 바와 같이, 실제로는 저항 및 커패시턴스에 의한 신호지연때문에 신호가 중첩되는 구간을 가지도록 출력된다.
상기 첫번째 제 2 스테이지(S′1)의 출력신호는 다음 클럭신호가 입력될 때 까지 로우(low)상태를 유지하게 된다.
다음으로, 세번째 클럭신호가 입력되면 첫번째 제 2 스테이지 출력신호는 다시 하이(high)상태로 라이징(rising)되고, 두번째 제 1 스테이지 출력신호가 하이(high)상태에서 로우(low) 상태로 폴링(falling)된다.
이와 같이, 두번째 제 1 스테이지(S2)로부터 출력된 출력신호와 인버터(200) 에 의하여 반전되어 입력되는 게이트 출력신호(GOE)는 두번째 논리곱 연산부(210b)에 입력되고, 상기 두번째 논리곱 연산부(210b)는 입력된 신호들에 대하여 논리곱 연산을 수행하여 도5와 같이 두번째 게이트 라인(GL2)로 게이트 온 전압을 출력한다.
이와 같은, 과정을 반복하여 첫번째 게이트 라인(GL1)에서 n번째 게이트 라인(GLn)까지 순차적으로 게이트 온 전압을 입력받게 된다.
한편, 첫번째 제 2 스테이지(S′1)에 논리곱 연산부가 접속되었을 경우에는 점선으로 나타낸 파형과 같이,
첫번째 게이트 라인(GL1)으로 입력되는 게이트 온 전압과 중첩되는 구간(A′) 및 두번째 게이트 라인(GL2)로 입력되는 게이트 온 전압과 중첩되는 구간(C′)을 가지도록 출력되어지지만,
실제로는 첫번째 제 2 스테이지(S′1)의 출력단은 플로팅되거나 풀-다운(Pull down)되도록 연결되어 출력 신호가 표시 패널로 입력되지 않는다.
또한, 상기 게이트 출력신호(GOE)는 게이트 온 전압을 출력하기 위한 제 1 구간과 상기 게이트 온 전압의 출력을 억제시키기 위한 제 2 구간을 가지며, 상기 게이트 출력신호(GOE)에서 제 2 구간의 위상과 상기 각 클럭신호에서 라이징 구간의 위상과 중첩되는 구간을 가지도록 출력되는 것을 특징으로 한다.
따라서, 저항 및 커패시턴스에 의한 신호 지연을 고려하여, 게이트 출력신호(GOE)의 듀티비를 조정함으로서 첫번째 게이트 라인(GL1)으로 입력되는 게이트 온 전압과, 두번째 게이트 라인(GL2)으로 입력되는 게이트 온 전압 사이에 중첩되 지 않는 구간(B′)의 폭을 조정하는 것이 가능하다.
즉, 본 발명에 따른 평판 표시 장치에서는 제 k번째 제 1 스테이지로부터 출력되는 게이트 온 전압은 인접한 제 2 스테이지 즉, k번째 및 k-1번째 제 2 스테이지로부터 출력되는 출력 신호와 위상이 중첩되도록 출력되지만, 이웃한 제 1 스테이지 즉, k-1번째 및 k+1번째 제 1 스테이지로부터 출력되는 게이트 온 전압과는 위상이 중첩되지 않도록 출력된다.
이와 같이 본 발명에 따른 평판 표시 장치에서는,
종래의 NMOS 트랜지스터를 구동하기 위한 게이트 구동회로를 그대로 이용하여, 표시 패널에 예를 들면, 홀수 번째 또는 짝수 번째 스테이지에서 출력되는 신호만이 표시 패널에 입력될 수 있도록 접속시킴과 아울러,
서로 인접한 제 1 스테이지, 즉, 표시 패널에 접속된 스테이지에서 출력되는 게이트 온 전압은 그 위상이 중첩되지 않도록 하고,
서로 인접한 제 1 스테이지와 제 2 스테이지 사이에는 출력되는 신호가 그 위상이 중첩되는 구간을 가지도록 제어 신호를 변경함으로써,
PMOS 트랜지스터를 구동하기 위한 별도의 게이트 구동회로를 개발하지 않고서도 PMOS 트랜지스터로 스위칭 소자가 형성된 평판 표시 장치를 구동하는 것이 가능하게 된다.
또한, 클럭신호(GSC)의 진동수(frequency)는 각 해상도에 대한 VESA 규격에 따른 진동수로 구동하는 것도 가능할 것이다. 즉, 출력 스테이지 중 짝수 번째 또는 홀수 번째 스테이지의 신호만이 표시 패널로 공급되기 때문에 클럭 신호(GSC)의 진동수(frequency)를 2배로 하는 것이 바람직하다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도1은 종래의 액정 표시 장치의 구성을 나타낸 구성도.
도2a는 종래의 액정 표시 장치에서 게이트 구동회로의 구성을 나타낸 구성도.
도2b는 도2a의 게이트 구동회로에서 신호들의 타이밍 차트.
도3은 종래의 N-타입 구동회로를 이용하여 PMOS 박막 트랜지스터를 구동할 때의 신호들의 타이밍 차트.
도4는 본 발명에 따른 평판 표시 장치에서 게이트 구동회로의 구성을 나타낸 구성도.
도5는 본 발명에 따른 평판 표시 장치에 있어서, 게이트 구동회로에서 신호들의 타이밍 차트.
< 도면의 주요 부분에 대한 부호의 설명 >
GL1 내지 GLn : 게이트 라인 DL1 내지 DLm : 데이터 라인
PXL : 화소셀 11 : 데이터 구동부
12 : 게이트 구동회로 13 : NMOS 박막 트랜지스터
10 : 표시 패널 15 : 화소 영역
20,200 : 인버터 ST1 내지 STn : 스테이지
24a 내지 24n : 논리곱 연산부 210a 내지 210n : 논리곱 연산부
S1 내지 Sn : 제 1 스테이지 S′1 내지 S′n : 제 2 스테이지
GOE : 게이트 출력신호 GSP : 스타트 펄스
GSC : 클럭 신호

Claims (6)

  1. 복수의 게이트 라인들과 복수의 데이터 라인들에 의해 정의되는 영역마다 형성된 복수의 화소셀을 가지는 표시패널;
    상기 데이터 라인에 화상신호를 공급하기 위한 데이터 구동부;
    상기 각 게이트 라인에 게이트 온 전압을 공급하기 위한 게이트 구동회로를 포함하며,
    상기 게이트 구동회로는
    스타트 신호와 클럭신호 및 게이트 출력신호를 이용하여 상기 게이트 온 전압을 발생하여 상기 게이트 라인에 공급하는 복수의 제 1 스테이지와,
    상기 복수의 제 1 스테이지 사이마다 접속되어 이전단 스테이지의 출력신호를 다음단 스테이지로 공급하는 복수의 제 2 스테이지를 포함하는 것을 특징으로 하는 평판 표시 장치.
  2. 제 1 항에 있어서,
    인접한 상기 제 1 스테이지로부터 출력되는 게이트 온 전압과와 상기 제 2 스테이지의 출력신호는 위상이 중첩되는 기간을 가지며, 상기 인접한 제 1 스테이지로부터 출력되는 게이트 온 전압은 비중첩되는 것을 특징으로 하는 평판 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 각 화소셀은 상기 게이트 라인과 상기 데이터 라인에 접속된 PMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 평판 표시 장치.
  4. 제 2 항에 있어서,
    상기 게이트 구동회로는 게이트 출력신호의 논리 상태를 반전시키는 인버터와, 상기 각 스테이지의 출력신호와 상기 인버터에 의해 반전된 게이트 출력신호를 논리곱 연산하여 상기 게이트 온 전압을 발생하는 복수의 논리곱 연산부를 가지는 출력부를 더 포함하여 구성되는 것을 특징으로 하는 평판 표시 장치.
  5. 제 4 항에 있어서,
    게이트 출력신호는 상기 게이트 온 전압을 출력하기 위한 제 1 구간과 상기 게이트 온 전압의 출력을 억제시키기 위한 제 2 구간을 가지며, 상기 제 2 구간은 상기 각 클럭신호의 라이징 구간에 중첩되는 것을 특징으로 하는 평판 표시 장치.
  6. 제 1 항에 있어서,
    상기 표시패널은 N개의 게이트 라인을 구비하고(단, N은 자연수), 상기 제 1 스테이지 및 제 2 스테이지는 각각 N개의 스테이지로 구성되는 것을 특징으로 하는 평판 표시 장치.
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