KR20090000413A - Nonvolatile memory device and method of manufacturing the same - Google Patents

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Abstract

A method for manufacturing a nonvolatile memory device is provided to increase a coupling ratio and a program speed by increasing a surface area of the dielectric film formed on the floating gate by forming a step on the floating gate. A tunnel insulating layer(104) and a floating gate(106) are formed in an active region of a semiconductor device(102). An element isolation film(110a) is formed in an element isolation region. A floating gate is partially etched so that the thickness of one side edge of the floating gate is different from the thickness of the other edge. The height of the element isolation layer is lowered by removing a part of the exposed element isolation film. The dielectric film(114) is formed on the floating gate including the element isolation film. The control gate is formed on the dielectric film. The plasma dry etching process is used when partly etching the floating gate. The plasma dry etching process is performed by mixing Ar gas, Cl2 gas, and HBr gas and SF6 gas.

Description

비휘발성 메모리 소자의 제조 방법{Nonvolatile memory device and method of manufacturing the same}Nonvolatile memory device and method of manufacturing the same

도 1a 내지 도 1j는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1J are cross-sectional views illustrating a device for manufacturing a nonvolatile memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 플로팅 게이트 108 : 하드 마스크106: floating gate 108: hard mask

110 : 절연 물질 110a : 소자 분리막110: insulating material 110a: device separator

112 : 마스크 패턴 114 : 유전체막112 mask pattern 114 dielectric film

116 : 콘트롤 게이트 118 : 게이트 전극층116: control gate 118: gate electrode layer

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 프로그램 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of improving a program speed.

플래시 메모리(flash memory)는 전원이 차단되었을 때에도 데이터(data)를 보관할 수 있는 비휘발성 메모리 중의 하나로, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없이 전기적으로 프로그램(program)과 소거(erase)가 가능한 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory is a nonvolatile memory that can retain data even when the power is cut off. The flash memory is electrically programmed and erased without the need to refresh data at regular intervals. The device can be erased. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀(cell)의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 나눠진다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터(memory cell transistor)의 드레인(drain)이 비트 라인(bit line)에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용 분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 비트 라인과 공통 소스 라인(common source line)에 연결된다. 따라서, 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices are classified into NOR type flash memory devices and NAND type flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, a drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. In contrast, in a NAND flash memory device, a plurality of memory cell transistors are connected in series to form a string, and one string is connected to a bit line and a common source line. Therefore, since it is easy to increase the degree of integration, it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인(Source Select Line ; SSL)과 드레인 선택 라인 사이(Drain Select Line; DSL)에 다수의 워드 라인(Word Line)이 형성된다. 소스 선택 라인과 드레인 선택 라인은 다수의 선택 트랜지스터들이 직렬로 연결되어 형성되며, 워드 라인은 다수의 메모리 셀 트랜지스터들이 직렬로 연결되어 형성된다. 선택 라인과 워드 라인은 터널 산화막(tunnel Oxide), 플로팅 게이트(floating gate), 유전체막 및 콘트롤 게이트(control gate) 가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라인 사이의 접합 영역은 드레인 영역이다.In the NAND type nonvolatile memory device, a plurality of word lines are formed between a source select line (SSL) and a drain select line (DSL). The source select line and the drain select line are formed by connecting a plurality of select transistors in series, and the word line is formed by connecting a plurality of memory cell transistors in series. The select line and the word line include a tunnel oxide, a floating gate, a dielectric layer, and a control gate. In the select line, the floating gate and the control gate are electrically connected to each other. A junction region is formed between each select line and word line. At this time, the junction region between the source select lines is a source region, and the junction region between the drain select lines is a drain region.

이러한 플래시 메모리의 프로그램 속도를 향상시키기 위해서 유전체막의 유전율을 높이거나 유전체막의 표면적을 증가시켜 커플링비(coupling ratio)를 향상시키는 등 다양한 기술이 점차 선보이고 있다. 그런데 유전체막의 유전율을 높이는 방법은 플래시 메모리의 신뢰성이 저하될 수 있기 때문에, 유전체막의 표면적을 증가시켜 커플링비를 향상시키는 In order to improve the program speed of the flash memory, various technologies are gradually introduced, such as increasing the dielectric constant of the dielectric film or increasing the surface area of the dielectric film to improve the coupling ratio. However, the method of increasing the dielectric constant of the dielectric film may reduce the reliability of the flash memory, thereby increasing the surface area of the dielectric film to improve the coupling ratio.

본 발명은 플로팅 게이트 상에 단차를 형성하여 플로팅 게이트 상에 형성되는 유전체막의 표면적을 증가시킬 수 있다.The present invention can increase the surface area of the dielectric film formed on the floating gate by forming a step on the floating gate.

본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막 및 플로팅 게이트가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 플로팅 게이트의 일측 가장자리와 타측 가장자리의 두께가 서로 달라지도록 상기 플로팅 게이트를 부분적으로 식각하는 단계와, 상기 소자 분리막의 높이를 낮추는 단계와, 상기 소자 분리막을 포함하는 상기 플로팅 게이트 상에 유전체막을 형성하는 단계 및 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to an embodiment of the present invention includes providing a semiconductor substrate having a tunnel insulating film and a floating gate in an active region, and a device isolation film in an isolation region, and at one edge of the floating gate. Partially etching the floating gate so that thicknesses of the second and second edges are different from each other, lowering the height of the device isolation layer, forming a dielectric film on the floating gate including the device isolation layer, and the dielectric layer Forming a control gate on the substrate.

상기 플로팅 게이트를 부분적으로 식각하는 단계는, 홀수번째 또는 짝수번째의 상기 소자 분리막과 이에 인접한 상기 플로팅 게이트의 가장자리 상부에 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 이용하여 홀수번째 또는 짝수번째의 상기 소자 분리막과 인접한 상기 플로팅 게이트의 가장자리 일부를 식각하는 단계를 더욱 포함할 수 있다. 상기 플로팅 게이트를 부분적으로 식각할 때에는 플라즈마 건식 식각으로 실시할 수 있다. 상기 플라즈마 건식 식각은 Ar 가스, Cl2 가스, HBr 가스 및 SF6 가스를 혼합하여 실시할 수 있다. 상기 플라즈마 건식 식각은 100∼500℃의 온도와 0.1 밀리토르 내지 100 토르의 압력으로 실시할 수 있다. 상기 플로팅 게이트는 홀수번째 또는 짝수번째의 상기 소자 분리막과 접하는 부분이 더 두껍게 형성될 수 있다. 상기 플로팅 게이트 표면에는 단차가 형성될 수 있다. 상기 마스크 패턴을 형성하기 전에 상기 소자 분리 영역에 형성된 상기 소자 분리막의 높이는 상기 제1 도전층과 동일할 수 있다.Partially etching the floating gate may include forming a mask pattern on an odd-numbered or even-numbered device isolation layer and an edge of the floating gate adjacent thereto and using the mask pattern to form an odd-numbered or even-numbered The method may further include etching a portion of an edge of the floating gate adjacent to the device isolation layer. Partial etching of the floating gate may be performed by plasma dry etching. The plasma dry etching may be performed by mixing Ar gas, Cl 2 gas, HBr gas, and SF 6 gas. The plasma dry etching may be performed at a temperature of 100 to 500 ° C. and a pressure of 0.1 millitorr to 100 torr. The floating gate may have a thicker portion in contact with an odd-numbered or even-numbered device isolation layer. A step may be formed on the surface of the floating gate. Before forming the mask pattern, the height of the device isolation layer formed in the device isolation region may be the same as that of the first conductive layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1j는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1J are cross-sectional views illustrating a device for manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 1a를 참조하면, 액티브 영역(도시하지 않음)과 소자 분리 영역(도시하지 않음)을 포함하는 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.Referring to FIG. 1A, a screen oxide (not shown) is formed on a semiconductor substrate 102 including an active region (not shown) and an isolation region (not shown). Then, the well ion implantation process and the threshold voltage ion implantation process are performed on the semiconductor substrate 102. The well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the surface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) may be formed in the semiconductor substrate 102, and the well region may be formed in a triple structure.

이어서, 스크린 산화막(도시하지 않음)을 제거한 뒤, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 하단에 형성된 채널부터 상부에 형성되는 플로팅 게이트로 전자가 통과할 수 있으며, 산화막으로 형성하는 것이 바람직하다. 터널 절연막(104) 상에는 플로팅 게이트(106)를 형성한다. 플로팅 게이트(106)는 터널 절연막(104) 하단에 형성된 채널로부터 전달된 전하가 저장되거나 저장된 전하가 채널로 제거될 수 있다. 플로팅 게이트(106)는 폴리 실리콘을 이용하여 100∼1000Å의 두께로 형성하는 것이 바람직하다. 이후에, 플로팅 게이트(106) 상에는 후속하는 식각 공정에서 사용되는 하드 마스크(108)를 형성한다.Subsequently, after removing the screen oxide film (not shown), the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons from the channel formed at the lower end to the floating gate formed at the upper part through F / N tunneling phenomenon, and may be formed of an oxide film. The floating gate 106 is formed on the tunnel insulating film 104. The floating gate 106 may store charges transferred from the channel formed at the bottom of the tunnel insulating layer 104 or remove stored charges into the channel. The floating gate 106 is preferably formed to have a thickness of 100 to 1000 GPa using polysilicon. Thereafter, a hard mask 108 is formed on the floating gate 106 to be used in a subsequent etching process.

도 1b를 참조하면, 하드 마스크(108) 상에 반도체 기판(102)의 소자 분리 영역(도시하지 않음)과 대응하는 부분이 오픈되는 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정을 실시하여 하드 마스크 (108), 플로팅 게이트(106), 터널 절연막(104)을 패터닝하고 반도체 기판(102)의 소자 분리 영역에 트렌치(trench)를 형성한다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the hard mask 108 to open a portion corresponding to an isolation region (not shown) of the semiconductor substrate 102. Then, an etching process using a photoresist pattern (not shown) is performed to pattern the hard mask 108, the floating gate 106, and the tunnel insulating film 104, and to trench the device isolation region of the semiconductor substrate 102. ).

도 1c를 참조하면, 트렌치를 포함하는 반도체 기판(102)의 전면에 절연물질(110)을 형성하여 트렌치를 절연 물질(110)로 채운다.Referring to FIG. 1C, the insulating material 110 is formed on the entire surface of the semiconductor substrate 102 including the trench to fill the trench with the insulating material 110.

도 1d를 참조하면, 하드 마스크(108; 도 1c 참조) 상에 형성된 절연 물질(110; 도 1c 참조)에 대해 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 트렌치에만 절연 물질(110; 도 1c 참조)이 잔류하도록 한다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 플로팅 게이트(106)와 같은 높이의 소자 분리막(110a)이 형성된다. 한편, 평탄화 공정에서 하드 마스크(108; 도 1c 참조)도 함께 제거될 수 있다.Referring to FIG. 1D, the insulating material 110 (see FIG. 1C) formed on the hard mask 108 (see FIG. 1C) is subjected to a planarization process such as a chemical mechanical polishing (CMP) method to insulate only the trenches. Allow material 110 (see FIG. 1C) to remain. As a result, the device isolation layer 110a having the same height as the floating gate 106 is formed in the device isolation region of the semiconductor substrate 102. Meanwhile, the hard mask 108 (see FIG. 1C) may also be removed in the planarization process.

도 1e를 참조하면, 홀수번째 또는 짝수번째 소자 분리막(110a)과 이에 인접한 플로팅 게이트(106)의 가장자리 상에 마스크 패턴(112)을 형성한다. 따라서, 마스크 패턴(112)이 형성된 소자 분리막(110a)과 인접한 소자 분리막(110a) 상에는 마스크 패턴(112)이 형성되지 않는다. 마스크 패턴(112)이 오픈되는 영역에는 소자 분리막(110a)의 상부 및 플로팅 게이트(106)의 일부가 노출된다.Referring to FIG. 1E, a mask pattern 112 is formed on the odd or even device isolation layer 110a and the edge of the floating gate 106 adjacent thereto. Therefore, the mask pattern 112 is not formed on the device isolation layer 110a adjacent to the device isolation layer 110a on which the mask pattern 112 is formed. An upper portion of the isolation layer 110a and a portion of the floating gate 106 are exposed in an area where the mask pattern 112 is opened.

도 1f를 참조하면, 마스크 패턴(112)을 식각 마스크로 하여 노출된 플로팅 게이트(106)의 일부를 식각하여 소자 분리막(110a)의 양측에 단차를 형성한다. 이로써, 홀수번째 또는 짝수번째 소자 분리막(110a)과 인접한 플로팅 게이트(106)의 가장자리 일부는 식각되어 플로팅 게이트(106)의 일측 가장자리와 타측 가장자리의 두께가 서로 달라지며, 특히 플로팅 게이트(106)에서 홀수번째 또는 짝수번째 소자 분리막(110a)과 접하는 부분이 더욱 두껍게 형성된다. 이러한 식각 공정은 Ar 가스와 Cl2 가스, HBr 가스, SF6 가스를 혼합하여 100∼500℃의 온도와 0.1 밀리토르(mTorr) 내지 100 토르의 압력에서 실시하는 플라즈마 건식 식각으로 실시한다. Referring to FIG. 1F, a portion of the exposed floating gate 106 is etched using the mask pattern 112 as an etch mask to form steps on both sides of the device isolation layer 110a. As a result, a portion of the edge of the floating gate 106 adjacent to the odd-numbered or even-numbered device isolation layer 110a is etched so that the thicknesses of one edge and the other edge of the floating gate 106 are different from each other, particularly in the floating gate 106. A portion in contact with the odd-numbered or even-numbered device isolation layer 110a is formed thicker. The etching process is performed by plasma dry etching by mixing Ar gas, Cl 2 gas, HBr gas, SF 6 gas at a temperature of 100 to 500 ° C. and a pressure of 0.1 torr to 100 torr.

도 1g를 참조하면, 마스크 패턴(112; 도 1f 참조)을 제거하여 소자 분리막(110a)을 노출시킨다.Referring to FIG. 1G, the device isolation layer 110a is exposed by removing the mask pattern 112 (see FIG. 1F).

도 1h를 참조하면, 노출된 소자 분리막(110a) 상부의 일부를 제거하여 소자 분리막(110a)의 높이를 낮춘다. 소자 분리막(110a)은 식각액을 이용한 습식 식각을 이용하여 높이를 낮출 수 있다. 이로써, 소자 분리막(110a)의 양측의 플로팅 게이트(106) 상에는 다수의 단차가 형성된다.Referring to FIG. 1H, a portion of the exposed upper portion of the isolation layer 110a is removed to lower the height of the isolation layer 110a. The device isolation layer 110a may be lowered by using wet etching using an etchant. As a result, a plurality of steps are formed on the floating gates 106 on both sides of the device isolation layer 110a.

도 1i를 참조하면, 소자 분리막(110a)를 포함하는 플로팅 게이트(106) 상에 유전체막(114)을 형성한다. 유전체막(114)은 플로팅 게이트(106)의 단차의 형상이 유지될 수 있는 두께, 예를 들면 80∼200Å로 형성한다. 유전체막(114)은 450∼900℃의 온도에서 산화막/질화막/산화막(Oxide/Nitride/Oxide; ONO) 구조의 적층막, 예를 들면 SiO2/Si3N4/SiO2으로 형성할 수 있다. Referring to FIG. 1I, a dielectric film 114 is formed on the floating gate 106 including the device isolation layer 110a. The dielectric film 114 is formed to a thickness, for example, 80 to 200 microseconds, in which the shape of the step of the floating gate 106 can be maintained. The dielectric film 114 may be formed of a laminated film having an oxide / nitride / oxide (ONO) structure, for example, SiO 2 / Si 3 N 4 / SiO 2 at a temperature of 450 to 900 ° C. .

도 1j를 참조하면, 유전체막(114) 상에 콘트롤 게이트(116)를 형성한다. 콘트롤 게이트(116)는 폴리 실리콘으로 형성할 수 있으며, 콘트롤 게이트(116)의 표면을 평탄하게 형성하기 위하여 콘트롤 게이트(116) 상에 대해 전면 식각이나 화학 물리 연마 공정을 추가로 실시할 수 있다. 이때, 전면 식각이나 화학 물리 연마 공정으로 인하여 콘트롤 게이트(116)의 표면이 손상되는 것을 치유하기 위하여 급속 열처리 공정(Rapid Thermal Annealing; RTP)을 실시한다. 급속 열처리 공정은 N2, Ar 가스와 같은 환원성 가스 분위기에서 450∼1000℃의 온도로 실시한다. 이로써, 플로팅 게이트(106)과 콘트롤 게이트(116) 사이에 형성된 유전체막(114)은 플로팅 게이트(106)의 단차의 형상을 따라 표면적이 넓게 형성되어 커플링 비가 향상될 수 있다.Referring to FIG. 1J, the control gate 116 is formed on the dielectric film 114. The control gate 116 may be formed of polysilicon and may further perform a front etch or chemical physical polishing process on the control gate 116 to form a flat surface of the control gate 116. In this case, a rapid thermal annealing (RTP) is performed to cure damage to the surface of the control gate 116 due to the front surface etching or the chemical physical polishing process. The rapid heat treatment step is carried out at a temperature of 450 to 1000 ° C. in a reducing gas atmosphere such as N 2 and Ar gas. As a result, the dielectric film 114 formed between the floating gate 106 and the control gate 116 has a wide surface area along the shape of the step of the floating gate 106, so that the coupling ratio can be improved.

이후에, 콘트롤 게이트(116) 상에 게이트 전극층(118)을 형성한다. 게이트 전극층(118)은 물리 기상 증착(Physical Vapor Deposition; PVD) 방법, 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법, 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 텅스텐이나 텅스텐 질화막과 같은 금속층으로 형성할 수 있다. 게이트 전극층(118)은 200∼1000℃의 온도에서 100∼10000Å의 두께로 형성할 수 있다.Thereafter, the gate electrode layer 118 is formed on the control gate 116. The gate electrode layer 118 may be formed of a metal layer such as tungsten or tungsten nitride by physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD). Can be formed. The gate electrode layer 118 can be formed to a thickness of 100 to 10000 Pa at a temperature of 200 to 1000 ° C.

본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 플로팅 게이트 상에 단차를 형성하여 플로팅 게이트 상에 형성되는 유전체막의 표면적을 증가시킬 수 있다. 이로써, 유전체막의 표면적을 증가하여 커플링비가 향상되기 때문에 프로그램 속도가 향상될 수 있다.According to the method of manufacturing the nonvolatile memory device of the present invention, a step may be formed on the floating gate to increase the surface area of the dielectric film formed on the floating gate. As a result, the programming speed can be improved because the coupling ratio is increased by increasing the surface area of the dielectric film.

Claims (8)

활성 영역에는 터널 절연막 및 플로팅 게이트가 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a floating gate formed in the active region and a device isolation film formed in the device isolation region; 상기 플로팅 게이트의 일측 가장자리와 타측 가장자리의 두께가 서로 달라지도록 상기 플로팅 게이트를 부분적으로 식각하는 단계;Partially etching the floating gate such that thicknesses of one edge and the other edge of the floating gate are different from each other; 상기 소자 분리막의 높이를 낮추는 단계;Lowering the height of the device isolation layer; 상기 소자 분리막을 포함하는 상기 플로팅 게이트 상에 유전체막을 형성하는 단계; 및Forming a dielectric film on the floating gate including the device isolation film; And 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a control gate on the dielectric film. 제1항에 있어서, 상기 플로팅 게이트를 부분적으로 식각하는 단계는The method of claim 1, wherein partially etching the floating gate comprises: 홀수번째 또는 짝수번째의 상기 소자 분리막과 이에 인접한 상기 플로팅 게이트의 가장자리 상부에 마스크 패턴을 형성하는 단계; 및Forming a mask pattern on an odd numbered or even numbered device isolation layer and an edge of the floating gate adjacent thereto; And 상기 마스크 패턴을 이용하여 홀수번째 또는 짝수번째의 상기 소자 분리막과 인접한 상기 플로팅 게이트의 가장자리 일부를 식각하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.Etching a portion of an edge of the floating gate adjacent to the odd-numbered or even-numbered device isolation layer by using the mask pattern. 제1항에 있어서,The method of claim 1, 상기 플로팅 게이트를 부분적으로 식각할 때에는 플라즈마 건식 식각으로 실시하는 비휘발성 메모리 소자의 제조 방법.And partially etching the floating gate to perform plasma dry etching. 제3항에 있어서,The method of claim 3, 상기 플라즈마 건식 식각은 Ar 가스, Cl2 가스, HBr 가스 및 SF6 가스를 혼합하여 실시하는 비휘발성 메모리 소자의 제조 방법.The plasma dry etching is performed by mixing Ar gas, Cl 2 gas, HBr gas and SF 6 gas. 제3항에 있어서,The method of claim 3, 상기 플라즈마 건식 식각은 100∼500℃의 온도와 0.1 밀리토르 내지 100 토르의 압력으로 실시하는 비휘발성 메모리 소자의 제조 방법.The plasma dry etching is performed at a temperature of 100 to 500 ° C. and a pressure of 0.1 millitorr to 100 torr. 제1항에 있어서,The method of claim 1, 상기 플로팅 게이트는 홀수번째 또는 짝수번째의 상기 소자 분리막과 접하는 부분이 더 두껍게 형성되는 비휘발성 메모리 소자의 제조 방법.The floating gate has a portion in contact with the odd-numbered or even-numbered device isolation layer is formed thicker. 제1항에 있어서,The method of claim 1, 상기 플로팅 게이트 표면에는 단차가 형성되는 비휘발성 메모리 소자의 제조 방법.And a step is formed on the surface of the floating gate. 제2항에 있어서,The method of claim 2, 상기 마스크 패턴을 형성하기 전에 상기 소자 분리 영역에 형성된 상기 소자 분리막의 높이는 상기 제1 도전층과 동일한 비휘발성 메모리 소자의 제조 방법.And a height of the device isolation layer formed in the device isolation region before forming the mask pattern is the same as that of the first conductive layer.
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