KR20080102626A - Capacitor and method for fabricating the same - Google Patents
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Abstract
Description
도 1은 본 발명의 제1실시예에 따른 유전막을 나타내는 단면도,1 is a cross-sectional view showing a dielectric film according to a first embodiment of the present invention;
도 2는 본 발명의 제2실시예에 따른 유전막을 나타내는 단면도,2 is a cross-sectional view showing a dielectric film according to a second embodiment of the present invention;
도 3은 원자층증착법으로 티타늄산화막을 형성하는 방법을 나타내는 타이밍도,3 is a timing diagram showing a method of forming a titanium oxide film by atomic layer deposition;
도 4는 원자층증착법으로 지르코늄산화막을 형성하는 방법을 나타내는 타이밍도,4 is a timing diagram showing a method of forming a zirconium oxide film by atomic layer deposition;
도 5a 및 도 5b는 원자층증착법으로 티타늄지르코늄산화막을 형성하는 방법을 나타내는 타이밍도,5A and 5B are timing diagrams illustrating a method of forming a titanium zirconium oxide film by atomic layer deposition;
도 6a 및 도 6b는 본 발명의 실시예들에 따른 유전막을 포함하는 캐패시터의 제조방법을 나타내는 공정단면도,6A and 6B are cross-sectional views illustrating a method of manufacturing a capacitor including a dielectric film according to embodiments of the present invention;
도 7은 본 발명의 실시예들에 따른 유전막을 포함하는 캐패시터의 제조방법을 나타내는 단면도.7 is a cross-sectional view illustrating a method of manufacturing a capacitor including a dielectric film according to embodiments of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11 : 제1티타늄산화막11: first titanium oxide film
12 : 지르코늄산화막12: zirconium oxide film
13 : 제2티타늄산화막13: second titanium oxide film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 유전막 및 그의 제조방법과 그를 포함하는 캐패시터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a dielectric film, a method for manufacturing the same, a capacitor including the same, and a method for manufacturing the same.
최근에 미세화된 반도체공정기술의 급속한 발전으로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다.Recently, due to the rapid development of miniaturized semiconductor processing technology, as the integration of memory products is accelerated, the unit cell area is greatly reduced, and the operating voltage is lowered.
이에 따라 메모리소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트에러(Soft error)의 발생과 리프레시 시간(Refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 셀 충전용량이 지속적으로 요구되고 있다.As a result, the charging capacity required for the operation of the memory device is not limited to the cell area, but sufficient cell charge capacity of 25 fF / cell or more is continuously maintained in order to prevent the occurrence of soft errors and shortening of the refresh time. It is required.
현재 DRAM의 디자인 룰은 60nm 급 이하를 적용하고 있고, 유전막으로 하프늄산화막(HfO2(ε ~20)) 또는 지르코늄산화막(ZrO2(ε ~40))막의 단일막을 사용하고 있다. 또한, 충분한 정전용량을 확보하기 위한 등가 산화막의 두께는 8Å이하가 요구된다. Currently, DRAM design rules are applied to 60 nm or less, and a single layer of a hafnium oxide (HfO 2 (ε ~ 20)) or zirconium oxide (ZrO 2 (ε ~ 40)) film is used as the dielectric film. In addition, the thickness of the equivalent oxide film for securing sufficient capacitance is required to be 8 kPa or less.
그러나, 하프늄산화막 또는 지르코늄산화막의 경우 등가 산화막의 두께가 8Å이하가 되면 누설 전류가 증가하는 문제점이 있어 제품 적용이 어렵다. 특히, 하프늄산화막의 경우 누설전류에 취약할 뿐만 아니라 항복전압 값이 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 떨어뜨리는 요인이 되는 문제점이 있다. 또한, 하프늄산화막 또는 지르코늄산화막보다 유전율이 높은 루틸결정상을 갖는 티타늄산화막을 형성할 수 있는데, 루틸결정상을 갖는 티타늄산화막의 경우 에너지밴드갭(3.3eV)이 낮아서 단일막으로 사용하는 경우 누설전류가 증가하는 문제점이 있다.However, in the case of a hafnium oxide film or a zirconium oxide film, the leakage current increases when the equivalent oxide film is 8 kΩ or less, which makes it difficult to apply the product. In particular, in the case of hafnium oxide film, not only is it vulnerable to leakage current but also has a low breakdown voltage value, and thus is vulnerable to repetitive electric shock. In addition, it is possible to form a titanium oxide film having a rutile crystal phase having a higher dielectric constant than a hafnium oxide film or a zirconium oxide film. The titanium oxide film having a rutile crystal phase has a low energy band gap (3.3 eV), which increases leakage current when used as a single film. There is a problem.
따라서, 등가 산화막 특성이 8Å이하의 특성을 나타내고 누설전류 특성을 개선 시킬 수 있는 방법이 요구된다. Accordingly, there is a need for a method capable of improving the leakage current characteristics by exhibiting an equivalent oxide film characteristic of 8 kΩ or less.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 등가 산화막의 두께를 8Å이하로 낮추면서도 누설전류의 열화를 방지할 수 있는 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a capacitor and a method of manufacturing the same, which can prevent the degradation of the leakage current while reducing the thickness of the equivalent oxide film to 8 kΩ or less.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 제1전극; 상기 제1전극 상에 형성되고 지르코늄산화막과 루틸(Rutile)결정상의 티타늄산화막(TiO2)을 포함하 는 유전막; 상기 유전막 상에 형성된 제2전극을 포함한다.Capacitor of the present invention for achieving the above object is a first electrode; A dielectric film formed on the first electrode and including a zirconium oxide film and a titanium oxide film (TiO 2 ) in rutile (Rutile) crystal phase; And a second electrode formed on the dielectric layer.
또한, 본 발명의 캐패시터 제조방법은 제1전극을 형성하는 단계; 상기 제1전극 상에 지르코늄산화막과 루틸(Rutile)결정상의 티타늄산화막(TiO2)을 포함하는 유전막을 형성하는 단계; 상기 유전막 상에 제2전극을 형성하는 단계를 포함한다.In addition, the capacitor manufacturing method of the present invention comprises the steps of forming a first electrode; Forming a dielectric film including a zirconium oxide film and a titanium oxide film (TiO 2 ) on a rutile (Rutile) crystal on the first electrode; Forming a second electrode on the dielectric layer.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
후술하는 본 발명의 실시예들은 소자 크기가 감소함에 따라 등가산화막두께의 감소가 요구되며 보다 신뢰성 있는 소자를 제조하기 위해서 바이어스 전압(bias voltage)에 따른 정전용량(ΔC)의 감소 및 누설전류와 같은 전기적 특성을 개선하기 위해 금속 물질을 하부전극으로 이용한 MIM구조의 캐패시터 제조 공정 중 유전막으로 루틸결정상을 갖는 티타늄산화막(Rutile-TiO2)과 지르코늄산화막(ZrO2)을 적층하는 것이다. 특히 실시예들은 유전상수가 높은 루틸결정상을 갖는 티타늄산화막과 큰 밴드갭을 갖는 지르코늄산화막을 적층하여 누설전류 발생을 보다 효과적으로 억제하면서 대용량의 충전용량(capacitance)값을 얻을 수 있도록 한다.Embodiments of the present invention described below are required to reduce the equivalent oxide film thickness as the device size decreases, and to reduce the capacitance ΔC and leakage current according to the bias voltage in order to manufacture a more reliable device. In order to improve the electrical characteristics, a titanium oxide film (Rutile-TiO 2 ) and a zirconium oxide film (ZrO 2 ) having a rutile crystal phase are stacked as a dielectric film during a manufacturing process of a capacitor of a MIM structure using a metal material as a lower electrode. In particular, the embodiments stack a titanium oxide film having a high dielectric constant rutile crystal phase and a zirconium oxide film having a large bandgap to more effectively suppress leakage current and obtain a large capacity capacitance value.
((실시예 1))(Example 1)
도 1은 본 발명의 제1실시예에 따른 유전막을 나타내는 단면도이다.1 is a cross-sectional view illustrating a dielectric film according to a first embodiment of the present invention.
도 1에 도시된 바와 같이, 루틸결정상을 갖는 제1티타늄산화막(Rutile-TiO2, 11)을 형성한다. 그리고, 제1티타늄산화막(11) 상에 지르코늄산화막(ZrO2, 12)을 형성한다. 그리고, 지르코늄산화막(12) 상에 루틸결정상을 갖는 제2티타늄산화막(13)을 형성한다. As shown in FIG. 1, a first titanium oxide film (Rutile-TiO 2 , 11) having a rutile crystal phase is formed. The zirconium oxide films ZrO 2 and 12 are formed on the first
위와 같이, 루틸결정상을 갖는 제1 및 제2티타늄산화막(11, 13) 사이에 지르코늄산화막(12)을 형성함으로써 제1 및 제2티타늄산화막(11, 13)의 높은 유전율 (ε∼100)과 지르코늄산화막(12)의 유전율(ε∼40) 및 큰 에너지밴드갭(5.5eV)으로 인해 8Å이하의 등가산화막두께를 얻으면서 누설전류를 방지할 수 있다.As described above, by forming a
제1 및 제2티타늄산화막(11, 13)과 지르코늄산화막(12)은 동일챔버(Chamber)에서 인시튜(In-Situ)로 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있는데 이는 후술 하기로 한다. 또한, 제1 및 제2티타늄산화막(11, 13)은 각각 40Å∼100Å의 두께일 수 있고, 지르코늄산화막(12)은 2Å∼15Å의 두께일 수 있다. 지르코늄산화막(12)이 제1 및 제2티타늄산화막(11, 13)에 비하여 두께가 작은 이유는 제1 및 제2티타늄산화막(11, 13)의 유전상수가 지르코늄산화막(12) 보다 크기 때문에 제1 및 제2티타늄산화막(11, 13) 사이에 지르코늄산화막(12)의 적층시 지르코늄산화막(12)의 두께 증가에 의한 전체 정전용량 값이 감소하는 것을 방지하기 위해 지르코늄산화막(12)의 두께를 최소화 하여 캐패시터의 정전용량 값 감소의 최소화 및 누설 전류 특성을 개선하기 위한 것이다. The first and second
((실시예 2))(Example 2)
도 2는 본 발명의 제2실시예에 따른 유전막을 나타내는 단면도이다.2 is a cross-sectional view illustrating a dielectric film according to a second embodiment of the present invention.
도 2에 도시된 바와 같이, 루틸결정상을 갖는 제1티타늄산화막(Rutile-TiO2, 21)을 형성한다. 그리고, 제1티타늄산화막(21) 상에 티타늄지르코늄산화막(22)(TixZryOz, x+y+z=1)을 형성한다. 그리고, 티타늄지르코늄산화막(22) 상에 루틸결정상을 갖는 제2티타늄산화막(23)을 형성한다. As illustrated in FIG. 2, a first titanium oxide film (Rutile-TiO 2 , 21) having a rutile crystal phase is formed. Then, a titanium zirconium oxide film 22 (Ti x Zr y O z , x + y + z = 1) is formed on the first
위와 같이, 루틸결정상을 갖는 제1 및 제2티타늄산화막(21, 23) 사이에 티타늄산화막과 지르코늄산화막이 혼합된 티타늄지르코늄산화막(22)을 형성함으로써 8Å이하의 등가산화막두께를 얻으면서 누설전류를 방지할 수 있다.As described above, by forming a titanium zirconium oxide film 22 in which a titanium oxide film and a zirconium oxide film are mixed between the first and second
제1 및 제2티타늄산화막(21, 23)과 티타늄지르코늄산화막(22)은 동일챔버(Chamber)에서 인시튜(In-Situ)로 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있는데 이는 후술 하기로 한다. 또한, 제1 및 제2티타늄산화막(21, 23)은 각각 40Å∼100Å의 두께일 수 있고, 티타늄지르코늄산화막(22)은 2Å∼15Å의 두께일 수 있다. 티타늄지르코늄산화막(22)이 제1 및 제2티타늄산화막(21, 23)에 비하여 두께가 작은 이유는 제1 및 제2티타늄산화막(21, 23)의 유전상수가 티타늄지르코늄산화막(22) 보다 크기 때문에 제1 및 제2티타늄산화막(21, 23) 사이에 티타늄지르코늄산화막(22)의 적층시 티타늄지르코늄산화막(22)의 두께 증가에 의한 전체 정전용량 값이 감소하는 것을 방지하기 위해 티타늄지르코늄산화막(22)의 두께를 최소화 하여 캐패시터의 정전용량 값 감소의 최소화 및 누설 전류 특성을 개선하기 위한 것이다. The first and second
이하, 본 발명의 제1 및 제2실시예에 적용된 유전막의 형성방법을 설명하기로 한다. Hereinafter, a method of forming a dielectric film applied to the first and second embodiments of the present invention will be described.
먼저, 원자층증착법을 이용한 티타늄산화막의 형성방법을 알아보기로 한다.First, a method of forming a titanium oxide film using atomic layer deposition will be described.
도 3은 원자층증착법을 이용한 티타늄산화막의 형성방법을 나타내는 타이밍도이다.3 is a timing diagram showing a method of forming a titanium oxide film using the atomic layer deposition method.
도 3에 도시된 바와 같이, Ti 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 반복진행한다. 이때, 공정이 실시되는 기판의 온도는 200℃∼350℃의 온도로 유지되고 반응 챔버의 압력은 0.1torr∼1torr일 수 있다.As shown in FIG. 3, a unit cycle consisting of Ti source injection, purge gas injection, reaction gas injection, and purge gas injection is repeated. At this time, the temperature of the substrate is subjected to the process is maintained at a temperature of 200 ℃ to 350 ℃ and the pressure of the reaction chamber may be 0.1torr ~ 1torr.
먼저, Ti 전구체(Precurssor)를 주입하여 시료 표면 상에 Ti 전구체를 흡착시킨다. 이때, Ti 전구체의 종류로는 Ti(NEtMe)4 또는 Ti[OCH(CH3)2]4를 사용할 수 있다. 또한, Ti 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. 즉, 운반가스의 유량을 100sccm∼500sccm으로 유지하여 0.1초∼10초 동안 플로우 할 수 있다.First, a Ti precursor (Precurssor) is injected to adsorb the Ti precursor on the sample surface. In this case, Ti (NEtMe) 4 or Ti [OCH (CH 3 ) 2 ] 4 may be used as the kind of the Ti precursor. In addition, the carrier gas is used to inject the Ti precursor, in which the carrier gas may use argon (Ar) gas. That is, the flow rate of the carrier gas may be maintained at 100 sccm to 500 sccm to flow for 0.1 to 10 seconds.
다음으로, 미반응 Ti 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 100sccm∼500sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to purge the unreacted Ti precursor. In this case, the purge gas may use nitrogen (N 2 ) gas. That is, the flow rate of the purge gas may be maintained at 100 sccm to 500 sccm to flow for 3 to 10 seconds.
다음으로, 반응가스로 산화제인 오존(O3) 가스를 주입하여 흡착되어 있는 Ti 전구체를 분해시켜 티타늄산화막(TiO2)을 증착한다. 즉, 반응가스를 300sccm∼ 1000sccm의 유량으로 유지하여 3초∼10초 동안 플로우 할 수 있다.Next, ozone (O 3 ) gas, which is an oxidant, is injected into the reaction gas to decompose the adsorbed Ti precursor to deposit a titanium oxide film TiO 2 . That is, the reaction gas may be maintained at a flow rate of 300 sccm to 1000 sccm to flow for 3 to 10 seconds.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 100sccm∼500sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to remove reaction byproducts. At this time, the purge gas may use nitrogen gas. That is, the flow rate of the purge gas may be maintained at 100 sccm to 500 sccm to flow for 3 to 10 seconds.
위와 같이, Ti 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입을 단위사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께(본 발명의 제1 및 제2실시예에서는 40Å∼100Å)의 티타늄산화막을 증착한다. 이때, 본 발명의 제2실시예에서와 같이 루테늄계열의 막 상에 형성되는 경우 하부층의 방향성에 기인하여 루틸결정상을 갖는 티타늄산화막이 형성될 수 있다.As described above, the desired thickness is repeated by repeatedly performing the Ti source (precursor) injection, purge gas injection, reaction gas injection, and purge gas injection as a unit cycle (40 cycles in the first and second embodiments of the present invention). A titanium oxide film of ˜100 Pa) is deposited. In this case, when formed on the ruthenium-based film as in the second embodiment of the present invention, a titanium oxide film having a rutile crystal phase may be formed due to the orientation of the lower layer.
다음으로, 원자층증착법을 이용한 지르코늄산화막의 형성방법을 알아보기로 한다.Next, a method of forming a zirconium oxide film using the atomic layer deposition method will be described.
도 4는 원자층증착법을 이용한 지르코늄산화막의 형성방법을 나타내는 타이밍도이다.4 is a timing diagram showing a method of forming a zirconium oxide film using the atomic layer deposition method.
도 4에 도시된 바와 같이, Zr 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 반복진행한다. 이때, 공정이 실시되는 기판의 온도는 200℃∼350℃의 온도로 유지되고 반응 챔버의 압력은 0.1torr∼1torr일 수 있다.As shown in FIG. 4, a unit cycle consisting of Zr source injection, purge gas injection, reaction gas injection, and purge gas injection is repeated. At this time, the temperature of the substrate is subjected to the process is maintained at a temperature of 200 ℃ to 350 ℃ and the pressure of the reaction chamber may be 0.1torr ~ 1torr.
먼저, Zr 전구체를 주입하여 시료 표면 상에 Zr 전구체를 흡착시킨다. 이때, Zr 전구체의 종류로는 Zr(NEtMe)4를 사용할 수 있다. 또한, Zr 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. 즉, 운반가스의 유량을 150sccm∼250sccm으로 유지하여 0.1초∼10초 동안 플로우 할 수 있다.First, the Zr precursor is injected to adsorb the Zr precursor onto the sample surface. In this case, Zr (NEtMe) 4 may be used as a kind of Zr precursor. In addition, the carrier gas is used to inject the Zr precursor, in which the carrier gas may use argon (Ar) gas. That is, the flow rate of the carrier gas may be maintained at 150 sccm to 250 sccm to flow for 0.1 to 10 seconds.
다음으로, 미반응 Zr 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 200sccm∼400sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to purge the unreacted Zr precursor. In this case, the purge gas may use nitrogen (N 2 ) gas. That is, the flow rate of the purge gas may be maintained at 200 sccm to 400 sccm for 3 to 10 seconds to flow.
다음으로, 반응가스로 산화제인 오존(O3) 가스를 주입하여 흡착되어 있는 Zr 전구체를 분해시켜 지르코늄산화막(ZrO2)을 증착한다. 즉, 반응가스를 200sccm∼500sccm의 유량으로 유지하여 3초∼10초 동안 플로우 할 수 있다.Next, an ozone (O 3 ) gas as an oxidant is injected into the reaction gas to decompose the adsorbed Zr precursor to deposit a zirconium oxide film (ZrO 2 ). That is, the reaction gas may be maintained at a flow rate of 200 sccm to 500 sccm for 3 to 10 seconds to flow.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 50sccm∼200sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to remove reaction byproducts. At this time, the purge gas may use nitrogen gas. That is, the flow rate of the purge gas may be maintained at 50 sccm to 200 sccm to flow for 3 to 10 seconds.
위와 같이, Zr 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입을 단위사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께(본 발명의 제1 및 제2실시예에서는 2Å∼15Å)의 지르코늄산화막을 증착한다. As described above, Zr source (precursor) injection, purge gas injection, reaction gas injection and purge gas injection is repeatedly performed as a unit cycle (1 Cycle) desired thickness (2 (in the first and second embodiments of the present invention) A zirconium oxide film is deposited.
다음으로, 원자층증착법을 이용한 티타늄지르코늄산화막의 형성방법을 알아보기로 한다.Next, a method of forming a titanium zirconium oxide film using atomic layer deposition will be described.
도 5a 및 5b는 원자층증착법을 이용한 티타늄지르코늄산화막의 형성방법을 나타내는 타이밍도이다.5A and 5B are timing diagrams showing a method of forming a titanium zirconium oxide film using an atomic layer deposition method.
도 5a에 도시된 바와 같이, Ti 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클과 Zr 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 하나의 큰 사이클로 하여 반복진행한다. 이때, 공정이 실시되는 기판의 온도는 200℃∼350℃의 온도로 유지되고 반응 챔버의 압력은 0.1torr∼1torr일 수 있다.As shown in FIG. 5A, a unit cycle includes a Ti source injection, a purge gas injection, a reaction gas injection, and a purge gas injection, and a unit consisting of Zr source injection, purge gas injection, reaction gas injection, and purge gas injection. The cycle repeats as one large cycle. At this time, the temperature of the substrate is subjected to the process is maintained at a temperature of 200 ℃ to 350 ℃ and the pressure of the reaction chamber may be 0.1torr ~ 1torr.
먼저, Ti 전구체를 주입하여 시료 표면 상에 Ti 전구체를 흡착시킨다. 이때, Ti 전구체의 종류로는 Ti(NEtMe)4 또는 Ti[OCH(CH3)2]4를 사용할 수 있다. 또한, Ti 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. 즉, 운반가스의 유량을 100sccm∼500sccm으로 유지하여 0.1초∼10초 동안 플로우 할 수 있다.First, the Ti precursor is injected to adsorb the Ti precursor onto the sample surface. In this case, Ti (NEtMe) 4 or Ti [OCH (CH 3 ) 2 ] 4 may be used as the kind of the Ti precursor. In addition, the carrier gas is used to inject the Ti precursor, in which the carrier gas may use argon (Ar) gas. That is, the flow rate of the carrier gas may be maintained at 100 sccm to 500 sccm to flow for 0.1 to 10 seconds.
다음으로, 미반응 Ti 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 100sccm∼500sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to purge the unreacted Ti precursor. In this case, the purge gas may use nitrogen (N 2 ) gas. That is, the flow rate of the purge gas may be maintained at 100 sccm to 500 sccm to flow for 3 to 10 seconds.
다음으로, 반응가스로 산화제인 오존(O3) 가스를 주입하여 흡착되어 있는 Ti 전구체를 분해시켜 티타늄산화막(TiO2)을 증착한다. 즉, 반응가스를 300sccm∼1000sccm의 유량으로 유지하여 3초∼10초 동안 플로우 할 수 있다.Next, ozone (O 3 ) gas, which is an oxidant, is injected into the reaction gas to decompose the adsorbed Ti precursor to deposit a titanium oxide film TiO 2 . That is, the reaction gas may be maintained at a flow rate of 300 sccm to 1000 sccm for 3 to 10 seconds to flow.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가 스는 질소가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 100sccm∼500sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to remove reaction byproducts. At this time, the purge gas may use nitrogen gas. That is, the flow rate of the purge gas may be maintained at 100 sccm to 500 sccm to flow for 3 to 10 seconds.
다음으로, Zr 전구체를 주입하여 시료 표면 상에 Zr 전구체를 흡착시킨다. 이때, Zr 전구체의 종류로는 Zr(NEtMe)4를 사용할 수 있다. 또한, Zr 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. 즉, 운반가스의 유량을 150sccm∼250sccm으로 유지하여 0.1초∼10초 동안 플로우 할 수 있다.Next, the Zr precursor is injected to adsorb the Zr precursor onto the sample surface. In this case, Zr (NEtMe) 4 may be used as a kind of Zr precursor. In addition, the carrier gas is used to inject the Zr precursor, in which the carrier gas may use argon (Ar) gas. That is, the flow rate of the carrier gas may be maintained at 150 sccm to 250 sccm to flow for 0.1 to 10 seconds.
다음으로, 미반응 Zr 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 200sccm∼400sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to purge the unreacted Zr precursor. In this case, the purge gas may use nitrogen (N 2 ) gas. That is, the flow rate of the purge gas may be maintained at 200 sccm to 400 sccm for 3 to 10 seconds to flow.
다음으로, 반응가스로 산화제인 오존(O3) 가스를 주입하여 흡착되어 있는 Zr 전구체를 분해시켜 지르코늄산화막(ZrO2)을 증착한다. 즉, 반응가스를 200sccm∼500sccm의 유량으로 유지하여 3초∼10초 동안 플로우 할 수 있다.Next, an ozone (O 3 ) gas as an oxidant is injected into the reaction gas to decompose the adsorbed Zr precursor to deposit a zirconium oxide film (ZrO 2 ). That is, the reaction gas may be maintained at a flow rate of 200 sccm to 500 sccm for 3 to 10 seconds to flow.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소가스를 사용할 수 있다. 즉, 퍼지가스의 유량을 50sccm∼200sccm으로 유지하여 3초∼10초 동안 플로우 할 수 있다. Next, a purge gas is injected to remove reaction byproducts. At this time, the purge gas may use nitrogen gas. That is, the flow rate of the purge gas may be maintained at 50 sccm to 200 sccm to flow for 3 to 10 seconds.
위와 같이, Ti 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클과 Zr 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 차례로 반복진 행하여 티타늄산화막과 지르코늄산화막이 혼합된 원하는 두께(본 발명의 제1 및 제2실시예에서는 2Å∼15Å)의 티타늄지르코늄산화막을 증착한다. 특히, 티타늄지르코늄산화막에서 티타늄산화막을 형성하기 위한 사이클의 횟수를 x라 하고, 지르코늄산화막을 형성하기 위한 사이클의 횟수를 y라 할때 x와 y의 비율 1:1∼9:1일 수 있다. 이는 캐패시터의 정전용량 감소를 최소화하기 위해 유전상수가 높은 티타늄산화막의 사이클 횟수가 지르코늄산화막의 사이클 횟수보다 높도록 하는 것이다.As above, the unit cycle consisting of Ti source (precursor) injection, purge gas injection, reaction gas injection, and purge gas injection, and Zr source (precursor) injection, purge gas injection, reaction gas injection, and purge gas injection The unit cycle is repeated in sequence to deposit a titanium zirconium oxide film having a desired thickness (2 to 15 kV in the first and second embodiments of the present invention) in which the titanium oxide film and the zirconium oxide film are mixed. In particular, when the number of cycles for forming the titanium oxide film in the titanium zirconium oxide film is x, and the number of cycles for forming the zirconium oxide film is y, the ratio of x and y may be 1: 1 to 9: 1. The cycle number of the titanium oxide film having a high dielectric constant is higher than that of the zirconium oxide film to minimize the capacitance reduction of the capacitor.
도 5b에 도시된 바와 같이, Ti 소스 주입, 퍼지가스주입, Zr 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 반복진행한다. 이때, 공정이 실시되는 기판의 온도는 200℃∼350℃의 온도로 유지되고 반응 챔버의 압력은 0.1torr∼1torr일 수 있다.As shown in FIG. 5B, a unit cycle consisting of a Ti source injection, a purge gas injection, a Zr source injection, a purge gas injection, a reaction gas injection, and a purge gas injection is repeatedly performed. At this time, the temperature of the substrate is subjected to the process is maintained at a temperature of 200 ℃ to 350 ℃ and the pressure of the reaction chamber may be 0.1torr ~ 1torr.
먼저, Ti 전구체를 주입하여 시료 표면 상에 Ti 전구체를 흡착시킨다. 이때, Ti 전구체의 종류로는 Ti(NEtMe)4 또는 Ti[OCH(CH3)2]4를 사용할 수 있다. 또한, Ti 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. First, the Ti precursor is injected to adsorb the Ti precursor onto the sample surface. In this case, Ti (NEtMe) 4 or Ti [OCH (CH 3 ) 2 ] 4 may be used as the kind of the Ti precursor. In addition, the carrier gas is used to inject the Ti precursor, in which the carrier gas may use argon (Ar) gas.
다음으로, 미반응 Ti 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. Next, a purge gas is injected to purge the unreacted Ti precursor. In this case, the purge gas may use nitrogen (N 2 ) gas.
다음으로, Zr 전구체를 주입하여 시료 표면 상에 Zr 전구체를 흡착시킨다. 이때, Zr 전구체의 종류로는 Zr(NEtMe)4를 사용할 수 있다. 또한, Zr 전구체를 주입하기 위해 운반가스를 사용하는데 이때, 운반가스는 아르곤(Ar)가스를 사용할 수 있다. Next, the Zr precursor is injected to adsorb the Zr precursor onto the sample surface. In this case, Zr (NEtMe) 4 may be used as a kind of Zr precursor. In addition, the carrier gas is used to inject the Zr precursor, in which the carrier gas may use argon (Ar) gas.
다음으로, 미반응 Zr 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용할 수 있다. Next, a purge gas is injected to purge the unreacted Zr precursor. In this case, the purge gas may use nitrogen (N 2 ) gas.
다음으로, 반응가스로 산화제인 오존(O3) 가스를 주입하여 흡착되어 있는 Ti 전구체 및 Zr 전구체를 분해시켜 티타늄지르코늄산화막을 증착한다. Next, an ozone (O 3 ) gas, which is an oxidant, is injected into the reaction gas to decompose the adsorbed Ti precursor and the Zr precursor to deposit a titanium zirconium oxide film.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소가스를 사용할 수 있다. Next, a purge gas is injected to remove reaction byproducts. At this time, the purge gas may use nitrogen gas.
위와 같이, Ti 소스(전구체) 주입, 퍼지가스주입, Zr 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입을 단위사이클(1 Cycle)로 하는 공정을 반복 수행하여 티타늄산화막과 지르코늄산화막이 혼합된 원하는 두께(본 발명의 제1 및 제2실시예에서는 2Å∼15Å)의 티타늄지르코늄산화막을 증착한다. As described above, the titanium oxide film and zirconium are repeatedly performed by performing a Ti source (precursor) injection, purge gas injection, Zr source (precursor) injection, purge gas injection, reaction gas injection, and purge gas injection as a unit cycle (1 cycle). A titanium zirconium oxide film having a desired thickness (2 to 15 kV in the first and second embodiments of the present invention) in which the oxide film is mixed is deposited.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 유전막을 포함하는 캐패시터의 제조방법을 나타내는 공정단면도이다.6A and 6B are cross-sectional views illustrating a method of manufacturing a capacitor including a dielectric film according to embodiments of the present invention.
도 6a에 도시된 바와 같이, 제1전극(61)을 형성한다. 여기서, 제1전극(61)은 전하저장전극(Storage Node) 또는 하부전극(Bottom Electrode)이라 일컫는다. 그리고, 제1전극(61)은 평판, 콘케이브(Concave) 또는 실린더(Cylinder)형일 수 있다. 또한, 제1전극(61)은 탄탈륨질화막(TaN), 텅스텐막(W), 텅스텐질화막(WN), 이리듐막(Ir), 이리듐산화막(IrO2), 백금막(Pt), 이리듐막(Ir)/이리듐산화막(IrO2) 및 스트론튬루테늄산화막(SrRuO3)의 그룹 중에서 선택된 어느 하나일 수 있다. 그리고, 제1전극(61)은 원자층증착법(Atomic Layer Deposition)으로 100Å∼200Å의 두께로 형성할 수 있다.As shown in FIG. 6A, the
이어서, 제1전극(61) 상에 유전막(62)을 형성한다. 유전막(62)은 지르코늄산화막과 루틸결정상을 갖는 티타늄산화막을 포함하는 삼중막으로 형성할 수 있는데, 삼중막은 제1티타늄산화막(TiO2), 지르코늄산화막과 제2티타늄산화막의 적층구조일 수 있다. 또는, 제1티타늄산화막(TiO2), 티타늄지르코늄산화막과 제2티타늄산화막의 적층구조일 수 있다. 여기서, 유전막(62)은 본 발명의 제1 및 제2실시예에 도시된 유전막과 동일한 유전막이다.Subsequently, a
이어서, 유전막(62) 상에 제2전극(63)을 형성한다. 여기서, 제2전극(62)은 플레이트전극(Plate) 또는 상부전극(Top Electrode)이라 일컫는다. 그리고, 제2전극(62)은 탄탈륨질화막(TaN), 텅스텐막(W), 텅스텐질화막(WN), 루테늄막(Ru), 루테늄산화막(RuO2), 이리듐막(Ir), 이리듐산화막(IrO2), 백금막(Pt), 루테늄막(Ru)/루테늄산화막(RuO2), 이리듐막(Ir)/이리듐산화막(IrO2) 및 스트론튬루테늄산화막(SrRuO3)의 그룹 중에서 선택된 어느 하나일 수 있다. 그리고, 제2전극(61)은 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.Subsequently, the
도 6b에 도시된 바와 같이, 열처리(100)를 실시한다. 여기서, 열처리(100)는 유전막(62) 형성시 결함을 제거하기 위해 통상 진행되는 제1열처리와 유전막(62)의 유전율을 증가시키기 위한 제2열처리로 나누어 진행할 수 있다. 즉, 아나타제(anatase)결정상을 갖는 티타늄산화막을 제2열처리를 통해 루틸결정상을 갖는 티타늄산화막(Rutile-TiO2)으로 바꿀 수 있다.As shown in FIG. 6B, the
여기서, 본 실시예에서는 제2전극(63)까지 모두 형성한 후 열처리(100)를 실시하였지만, 유전막(62) 형성 후 제2전극(63)을 형성하기 전에 열처리(100)를 실시할 수 있다.Here, in this embodiment, the
먼저, 제1열처리를 실시한다. 여기서, 제1열처리는 유전막의 누설전류 발생 최소화 및 막 내의 탄소, 불소 등의 불순물 및 산소 공공과 같은 결함을 제거하기 위한 것으로, 플라즈마 어닐(Plasma anneal) 또는 UV/O3 어닐로 실시할 수 있고, 제1열처리는 300℃∼450℃의 기판 온도를 유지하면서 실시할 수 있다.First, a first heat treatment is performed. Here, the first heat treatment is to minimize the leakage current of the dielectric film and to remove defects such as impurities such as carbon, fluorine, and oxygen vacancies in the film. The first heat treatment may be performed by plasma anneal or UV / O 3 annealing. The first heat treatment can be performed while maintaining a substrate temperature of 300 ° C to 450 ° C.
플라즈마 어닐은 O2, O3, N2O 및 N2/O2(질소와 산소의 혼합가스)의 그룹 중에서 선택된 어느 하나로 진행할 수 있고, 이때 가스는 100sccm∼200sccm의 유량을 사용할 수 있다. 또한, 플라즈마 파워는 50W∼300W, 챔버 압력은 0.1torr∼1torr로 유지하여 30초∼120초 동안 실시할 수 있다. 또한, UV/O3 어닐은 램프(lamp)의 강도(Intensity)를 15㎽/㎠∼30㎽/㎠로 유지하여 2분∼10분 동안 실시할 수 있다.The plasma annealing may proceed to any one selected from the group of O 2 , O 3 , N 2 O and N 2 / O 2 (mixed gas of nitrogen and oxygen), wherein the gas may use a flow rate of 100 sccm to 200 sccm. The plasma power may be maintained at 50 kPa to 300 kPa and the chamber pressure at 0.1 tor to 1 tor for 30 to 120 seconds. In addition, UV / O 3 annealing may be performed for 2 to 10 minutes while maintaining the intensity of the lamp at 15 kW /
이어서, 제2열처리를 실시한다. 여기서, 제2열처리는 유전막(62)의 유전상수를 증가시키기 위한 것으로 질소(N), 아르곤(Ar) 및 헬륨(He)의 그룹 중에서 선택된 어느 하나의 비활성 가스 분위기에서 급속열어닐(Rapid Thermal Anneal) 또는 퍼니스 어닐(Furnace anneal)을 진행할 수 있다. 급속열어닐의 경우 550℃∼750℃ 의 온도에서 30초∼120초 동안 진행할 수 있다. 또한, 퍼니스 어닐의 경우 500℃∼650℃의 온도에서 10분∼30분 동안 진행할 수 있다.Next, a second heat treatment is performed. Here, the second heat treatment is to increase the dielectric constant of the
위와 같이, 제2열처리를 실시함으로써 유전막(62) 내의 제1 및 제2티타늄산화막이 아나타제(anatase)결정상에서 루틸(Rutile)결정상으로 바뀐다. 티타늄산화막은 결정상에 따라 유전상수가 다른 특성을 나타내는데 통상 형성되는 아나타제결정상의 티타늄산화막의 유전율이 40인데 반해 루틸결정상의 티타늄산화막의 유전율은 100으로 유전상수가 2배이상 큰 특성을 갖기 때문에 유전막(62)의 유전상수를 크게 증가시킬 수 있다. 더욱이, 제1 및 제2티타늄산화막 사이에 유전율도 크고 에너지밴드갭도 큰 지르코늄산화막(ZrO2, 유전율 40, 밴드갭 5.5eV) 또는 티타늄산화막과 지르코늄산화막이 혼합된 티타늄지르코늄산화막을 형성함으로써 등가산화막두께를 8Å이하로 낮추면서도 누설전류 열화를 억제하고 소자의 동작 신뢰성을 확보할 수 있다.As described above, by performing the second heat treatment, the first and second titanium oxide films in the
도 7는 본 발명의 실시예들에 따른 유전막을 포함하는 캐패시터의 제조방법을 나타내는 단면도이다.7 is a cross-sectional view illustrating a method of manufacturing a capacitor including a dielectric film according to embodiments of the present invention.
도 7에 도시된 바와 같이, 제1전극(71)을 형성한다. 여기서, 제1전극(71)은 전하저장전극(Storage Node) 또는 하부전극(Bottom Electrode)이라 일컫는다. 그리고, 제1전극(71)은 평판, 콘케이브(Concave) 또는 실린더(Cylinder)형일 수 있다. 특히, 제1전극(71)은 루테늄계열의 막일 수 있고, 루테늄계열의 막은 루테늄 막(Ru), 루테늄산화막(RuO2), 루테늄/루테늄산화막일 수 있다. 또한, 제1전극(71)은 원자층증착법(Atomic Layer Deposition)으로 100Å∼200Å의 두께로 형성할 수 있다.As shown in FIG. 7, the
이어서, 제1전극(71) 상에 유전막(72)을 형성한다. 유전막(72)은 지르코늄산화막과 루틸결정상을 갖는 티타늄산화막을 포함하는 삼중막으로 형성할 수 있는데, 삼중막은 루틸결정상을 갖는 제1티타늄산화막(Rutile-TiO2), 지르코늄산화막과 루틸결정상을 갖는 제2티타늄산화막의 적층구조일 수 있다. 또는, 루틸결정상을 갖는 제1티타늄산화막(Rutile-TiO2), 티타늄지르코늄산화막과 루틸결정상을 갖는 제2티타늄산화막의 적층구조일 수 있다. 여기서, 유전막(72)은 본 발명의 제1 및 제2실시예에 도시된 유전막과 동일한 유전막이다.Subsequently, a
특히, 본 발명의 실시예는 제1전극(71)을 루테늄계열의 막으로 형성함으로써 유전막의 유전상수 증가를 위한 열처리를 실시하지 않고 루틸결정상의 제1 및 제2티타늄산화막을 형성할 수 있다. 즉, 루테늄계열인 제1전극(71)의 방향성에 기인하여 그 위에 형성되는 제1 및 제2티타늄산화막은 통상 형성되는 아나타제(anatase)결정상이 아닌 루틸결정상으로 형성된다.In particular, in the embodiment of the present invention, the
이어서, 유전막(72) 상에 제2전극(73)을 형성한다. 여기서, 제2전극(72)은 플레이트전극(Plate) 또는 상부전극(Top Electrode)이라 일컫는다. 그리고, 제2전극(72)은 탄탈륨질화막(TaN), 텅스텐막(W), 텅스텐질화막(WN), 루테늄막(Ru), 루테늄산화막(RuO2), 이리듐막(Ir), 이리듐산화막(IrO2), 백금막(Pt), 루테늄막(Ru)/ 루테늄산화막(RuO2), 이리듐막(Ir)/이리듐산화막(IrO2) 및 스트론튬루테늄산화막(SrRuO3)의 그룹 중에서 선택된 어느 하나일 수 있다. 그리고, 제2전극(71)은 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다. Subsequently, a
특히, 유전막(72) 형성 후 또는 제2전극(73) 형성 후 유전막(72)의 누설전류 발생 최소화 및 막 내의 탄소, 불소 등의 불순물 및 산소 공공과 같은 결함을 제거하기 위해 열처리를 실시할 수 있는데, 이때 열처리는 플라즈마 어닐(Plasma anneal) 또는 UV/O3 어닐로 실시할 수 있다. 열처리는 300℃∼450℃의 기판 온도를 유지하면서 실시할 수 있다.In particular, heat treatment may be performed after the
플라즈마 어닐은 O2, O3, N2O 및 N2/O2(질소와 산소의 혼합가스)의 그룹 중에서 선택된 어느 하나로 진행할 수 있고, 이때 가스는 100sccm∼200sccm의 유량을 사용할 수 있다. 또한, 플라즈마 파워는 50W∼300W, 챔버 압력은 0.1torr∼1torr로 유지하여 30초∼120초 동안 실시할 수 있다. 또한, UV/O3 어닐은 램프(lamp)의 강도(Intensity)를 15㎽/㎠∼30㎽/㎠로 유지하여 2분∼10분 동안 실시할 수 있다.The plasma annealing may proceed to any one selected from the group of O 2 , O 3 , N 2 O and N 2 / O 2 (mixed gas of nitrogen and oxygen), wherein the gas may use a flow rate of 100 sccm to 200 sccm. The plasma power may be maintained at 50 kPa to 300 kPa and the chamber pressure at 0.1 tor to 1 tor for 30 to 120 seconds. In addition, UV / O 3 annealing may be performed for 2 to 10 minutes while maintaining the intensity of the lamp at 15 kW /
위와 같이, 루테늄계열의 제1전극(71)을 형성하여 루틸결정상의 제1 및 제2티타늄산화막을 형성하면 유전상수를 증가시킬 수 있다. 즉, 티타늄산화막은 결정상에 따라 유전상수가 다른 특성을 나타내는데 통상 형성되는 아나타제결정상의 티타늄산화막의 유전율이 40인데 반해 루틸결정상의 티타늄산화막의 유전율은 100으로 유전상수가 2배이상 큰 특성을 갖기 때문에 유전막(72)의 유전상수를 크게 증가 시킬 수 있다. 더욱이, 루틸결정상의 제1 및 제2티타늄산화막 사이에 유전율도 크고 에너지밴드갭도 큰 지르코늄산화막(ZrO2, 유전율 40, 밴드갭 5.5eV) 또는 티타늄산화막과 지르코늄산화막이 혼합된 티타늄지르코늄산화막을 형성함으로써 등가산화막두께를 8Å이하로 낮추면서도 누설전류 열화를 억제하고 소자의 동작 신뢰성을 확보할 수 있다.As described above, when the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명에 의한 캐패티서 및 그의 제조방법은 유전율이 큰 루틸결정상의 티타늄산화막과 티타늄산화막 사이에 밴드갭이 큰 지르코늄산화막 또는 티타늄산화막과 지르코늄산화막이 혼합된 티타늄지르코늄산화막을 형성함으로써 등가산화막두께를 8Å이하로 낮추면서도 누설전류 열화를 억제하고 소자의 동작 신뢰성을 확보할 수 있는 효과가 있다.The capacitor according to the present invention and the method of manufacturing the same are equivalent oxide films by forming a zirconium oxide film having a large band gap or a titanium zirconium oxide film mixed with a titanium oxide film and a zirconium oxide film between a titanium oxide film and a titanium oxide film having a high dielectric constant. The thickness can be lowered to 8 kW or less, while suppressing leakage current deterioration and ensuring operational reliability of the device.
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Priority Applications (1)
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KR1020070049297A KR20080102626A (en) | 2007-05-21 | 2007-05-21 | Capacitor and method for fabricating the same |
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Family
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130071989A1 (en) * | 2011-09-21 | 2013-03-21 | Elpida Memory, Inc. | Single-sided non-noble metal electrode hybrid mim stack for dram devices |
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2007
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