KR20080101503A - 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치 및클럭 동기화 방법 - Google Patents

분산 제어 시스템에서 클럭 동기화를 위한 노드 장치 및클럭 동기화 방법

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KR20080101503A
KR20080101503A KR1020070048700A KR20070048700A KR20080101503A KR 20080101503 A KR20080101503 A KR 20080101503A KR 1020070048700 A KR1020070048700 A KR 1020070048700A KR 20070048700 A KR20070048700 A KR 20070048700A KR 20080101503 A KR20080101503 A KR 20080101503A
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masterclockcount
clockdiffcount
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왕사해
황성택
오윤제
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지안펭 젱
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삼성전자주식회사
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Abstract

본 발명은 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치에 있어서, 상위 노드 장치로부터 전달되는 클럭 정보를 수신하여 클럭 정보를 로컬 클럭에 전달하고, 상위 노드 장치와의 동기화 과정의 종료를 알리는 동기화 종료 정보를 마스터 포트에 전달하는 슬레이브 포트와, 슬레이브 포트로부터 클럭 정보를 수신하여, 노드 장치 내부의 클럭을 변경하는 로컬 클럭과, 슬레이브 포트로부터 동기화 종료 메시지를 전달받고, 로컬 클럭으로부터 변경된 클럭을 전달받아 하위 노드로 전달하는 적어도 하나 이상의 마스터 포트를 포함하며, 레이트 온리 보상의 경우, 노드 장치에서 상위 노드 장치로부터 주파수 보상 요소(FreqCompFactor)를 수신하고, 가중치(Weight Value)를 적용하여 노드 장치의 주파수 크기 요소(FreqScaleFactor)를 계산하고, 주파수 크기 요소를 사용하여 새로운 주파수 보상 요소를 생성하여 하위 노드 장치로 전달하는 것을 특징으로 한다.

Description

분산 제어 시스템에서 클럭 동기화를 위한 노드 장치 및 클럭 동기화 방법{NODE APPARATUS FOR CLOCK SYNCHRONIZATION IN DISTRIBUTED SYSTEM AND METHOD FOR CLOCK SYNCHRONIZATION}
본 발명은 분산제어 시스템에서 이더넷을 이용한 Boundary 클럭 동기화에 관한 것으로, 특히 다수의 노드 장치들이 연결되는 경우에도 클럭 동기를 유지하기 위한 노드 장치 및 그 동기 방법에 관한 것이다.
분산 제어 시스템은 일반적으로 하나 또는 다수개의 네트워크 통신 링크를 이용하여 서로 접속되는 노드의 모임으로 구성된다. 이러한 네트워크 통신 링크는 이더넷과 같은 패킷화 링크 또는 분산 제어 시스템 어플리케이션이 채용될 수 있는 하나 이상의 다양한 패킷화 링크일 수 있다. 이러한 분산 제어 시스템에서 최근 타임 의존적인 트래픽(time sensitive traffic)에 대한 지원의 필요성이 증가하고 있다. 이에 분산 제어 시스템에서는 각 노드에 상호 동기화된 클록을 필요로 한다.
일반적으로, 시간 동기는 영역 내의 하나의 그랜드 마스터 스테이션에 대한 자동 선택 또는 할당 과정과, 슬레이브 스테이션의 해당 그랜드 마스터 스테이션에 대한 시간 동기화 과정의 두 가지 과정을 거친다.
본 발명에서 관심을 가지는 것은 상기의 두 가지 과정 중에서 슬레이브 스테이션의 해당 그랜드 마스터 스테이션에 대한 시간 동기화 과정에 대한 것이다.
통상 시간 동기화는 GPS(Global Position System), PTP(Precision Time Protocol) 및 NTP(Network Time Protocol)를 사용한 시간 동기화 방법이 많이 사용된다. 이 중, IEEE 1588에서 표준화된 PTP 방법을 사용한 시간 동기화 방법이 레지던셜 이더넷에서 사용되기에 가장 적합한 방법으로 인식되고 있다. 본 발명의 시간 동기화 방법도 이러한 PTP 방법을 기반으로 한다.
도 1은 종래의 PTP 기반의 시간 동기화 방법에 대한 일실시예 동작 흐름도이다. 도 1의(a)에 도시한 바와 같이, 종래의 PTP 기반의 시간 동기화 방법은 기본적으로 타이밍 마스터(Master) 장치(11)와 슬레이브(Slave) 장치(12) 간의 시간 동기화 과정은 일정한 동기화 간격(시간적 간격, Sync Interval)을 두고 주기적으로 수행한다. 즉, n-1 번째 동기화 과정(Sync Process)(101)을 수행한 후 일정한 동기화 간격 후에 n 번째 동기화 과정을 수행한다.
이러한 각각의 동기화 과정(101, 102)은 도 1의(b)에 도시된 바와 같이 동기화(Sync) 메시지(111), 팔로우 업(Follow Up) 메시지(112), 지연 요청(Delay Request) 메시지(113) 및 지연 응답(Delay Response) 메시지(114)를 전송하는 과정을 포함한다.
여기서, 슬레이브 장치(12)는 타이밍 마스터 장치에서 동기화 메시지를 전송하는 시간인 T1, 슬레이브 장치(12)에서 동기화 메시지를 수신하는 시간인 T2, 슬레이브 장치(12)에서 지연 요청 메시지를 전송하는 시간인 T3 및 타이밍 마스터 장치(11)에서 지연 요청 메시지를 수신하는 시간인 T4의 4개의 시간 포인트를 알게 되고 이를 이용하여 마스터 장치(11)와의 시간 오프셋 값을 계산하게 된다. 시간 오프셋 값은 하기의 수학식 1을 사용하여 계산한다.
Toffset = [(T2-T1)-(T4-T3)]/2
시간 오프셋 값을 계산한 후에 슬레이브 장치(12)의 시간은 현재 슬레이브 장치(12)의 시간인 Tslave에서 시간 오프셋 값인 Toffset 값을 감산함으로써 타이밍 마스터 장치의 시간과 동기화할 수 있다.
도 2는 종래의 레지던셜(Residential) 이더넷(Ethernet) 시스템에서 다수의 스위칭 장치들이 연결된 구조에서 일 예시 시간 동기화 동작 흐름을 나타내는 도면이다. 도 2를 참조하면, 그랜드 마스터(Grand Master)가 아닌 스위칭 장치는 하나의 슬레이브 포트(Slave Port)를 가지고, 상기 슬레이브 포트에서 상위의 마스터 장치를 기준으로 시간을 동기화한다. 그리고, 슬레이브 포트는 동기화된 클럭을 해당 스위칭 장치 내의 다른 모든 포트들과 공유한다. 다른 모든 포트들은 모두 마스터 에이전트(Master Agent)로써 동작하고, 그들의 하위 장치(Slave Device)들과 동기화한다. 결국, 해당 도메인 내의 모든 장치들은 그랜드 마스터로부터 동기화된다. 이러한 방법을 기준 클럭 기반의 시간 동기화라고 한다.
도 2를 좀 더 상세히 살펴보면, 기준 클럭 기반의 시간 동기화 시스템은 전체 시스템의 시간 동기화를 위한 기준 클럭을 제공하는 그랜드 마스터(GM)(21)와, 슬레이브 포트(221, 225)와 마스터 에이전트 포트(222, 223, 224, 225, 226, 227, 228)를 포함하는 스위칭 장치(22)와, 최종 종단 장치인 슬레이브 장치(23)를 포함한다.
그랜드 마스터(21)는 제 1 스위칭 장치(22-1)의 슬레이브 포트(221)로 기준 클럭을 제공하고, 이렇게 제공된 기준 클럭은 슬레이브 포트(221)를 통해 제 1 스위칭 장치(22-1) 내의 다른 모든 포트(222, 223, 224)에 전달된다. 그리고, 제 1 스위칭 장치(22-1)의 각각의 마스터 포트(222, 223, 224)를 통해 해당 기준 클럭이 다른 하위 슬레이브 디바이스 및 슬레이브 포트(23-1, 225)로 입력된다. 제 2 스위칭 장치(22-2)의 동작은 제 1 스위칭 장치의 동작과 동일하므로 이에 대한 설명은 생략하기로 한다.
이와 같은 PTP는 점과 점 방식의 연결에 있어서는 서브-마이크로 초의 정확도를 갖게 된다. 참조문헌[1]에 의하면 수십 ns의 정확성을 제공할 수 있다고 한다.
그러나, 연속적인 스위칭 장치들로 이루어진 시스템에 있어서는, 그 스위칭 장치들의 수가 늘어감에 따라 에러 증폭이 발생하기 때문에 급격히 이러한 정확성이 감소하게 된다. 참조문헌[2]에서 개시한 바를 예로 들면, 1개의 스위치를 통해 동기화의 정확성(jitter)이 ±0.4μs인 경우, 스위치를 3개, 5개, 10개로 증가시킴에 따라 ±4μs, ±20μs, ±150μs로 급격히 그 정확도가 떨어지게 된다.
이러한 에러 증폭 문제점을 해결하기 위해, 참조문헌[2]에서는 투명한(transparent) 클럭 기반의 시간 동기가 제안되었다. 이 개념에서는, 모든 슬레이브 장치들이 그들의 이전 마스터 노드와 동기화되는 대신에, 그랜드 마스터 장치와 직접 동기화되는 것이다. 그리고 모든 중간 스위치들은 동기화 프레임들이 해당 장치 자신을 통과하는 시간을 측정하여, 그 정보를 전달함으로써 슬레이브 장치가 그랜드 마스터로부터의 이러한 측정 시간을 보상하는 것이다.
이처럼 중간 스위치들이 투명하게 동작함으로써 에러 증폭은 거의 무시될 수 있게 된다. 그러나 이 방법의 문제점 역시 존재한다. 즉, 모든 슬레이브 장치들이 그랜드 마스터와 직접 동기화할 필요가 있기 때문에, 그랜드 마스터와 중간 스위치들의 트래픽 부하가 연속적인 스위치의 수가 증가함에 따라 급격히 증가하는 문제점이 있다. 아마도 이러한 문제점들은 링크 가용성이 특정 목적이고 일반적으로 과하게 예비된 산업 환경에서는 문제가 아닐 수 있으나, 레지던셜 이더넷 시스템에 있어서는 심각한 문제점이 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 분산 제어 시스템에서 기본 클럭 기반의 시간 동기화 방법에 있어서, 다수의 스위치 홉이 존재하는 경우에 발생하는 동기화 에러를 줄이는 클럭 동기화를 위한 노드 장치 및 클럭 동기화 방법을 제공하고자 한다.
상기한 목적을 달성하기 위한 일 형태에 따르면, 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치에 있어서, 상위 노드 장치로부터 전달되는 클럭 정보를 수신하여 상기 클럭 정보를 로컬 클럭에 전달하고, 상기 상위 노드 장치와의 동기화 과정의 종료를 알리는 동기화 종료 정보를 마스터 포트에 전달하는 슬레이브 포트와, 상기 슬레이브 포트로부터 상기 클럭 정보를 수신하여, 상기 노드 장치 내부의 클럭을 변경하는 상기 로컬 클럭과, 상기 슬레이브 포트로부터 상기 동기화 종료 메시지를 전달받고, 상기 로컬 클럭으로부터 상기 변경된 클럭을 전달받아 하위 노드로 전달하는 적어도 하나 이상의 상기 마스터 포트를 포함하며, 레이트 온리 보상의 경우, 상기 노드 장치에서 상위 노드 장치로부터 주파수 보상 요소(FreqCompFactor)를 수신하고, 가중치(Weight Value)를 적용하여 상기 노드 장치의 주파수 크기 요소(FreqScaleFactor)를 계산하고, 상기 주파수 크기 요소를 사용하여 새로운 주파수 보상 요소를 생성하여 상기 하위 노드 장치로 전달하는 것을 특징으로 한다.
다른 형태에 따르면, 다수의 노드 장치로 연결된 분산 제어 시스템에서 클럭 동기화 방법에 있어서, 클럭 동기를 위해 임의의 노드 장치의 슬레이브 포트에서 상위의 노드 장치로부터 클럭 정보를 수신하는 과정과, 상기 임의의 노드 장치 내의 슬레이브 포트에서 상기 수신한 클럭 정보를 상기 임의의 노드 장치 내의 로컬 클럭으로 전달하는 과정과, 상기 로컬 클럭에서 상기 전달받은 클럭 정보에 따라 상기 임의의 노드 장치 내부의 클럭을 보정하는 과정과, 상기 임의의 노드 장치의 마스터 포트가 상기 슬레이브 포트로부터 동기화 종료 메시지를 수신함에 따라 상기 보정된 내부의 클럭을 하위의 노드 장치로 전달하는 과정을 포함하며, 레이트 온리 보상의 경우, 상기 임의의 노드 장치에서 상기 상위의 노드 장치로부터 주파수 보상 요소(FreqCompFactor)를 수신하고, 가중치(Weight Value)를 적용하여 상기 노드 장치 내의 주파수 크기 요소(FreqScaleFactor)를 계산하고, 상기 주파수 크기 요소를 사용하여 새로운 주파수 보상 요소를 생성하여 상기 하위 노드 장치로 전달하는 것을 특징으로 한다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
이하 첨부한 도면을 참조하여 본 발명을 구성하고 사용하는 장치 및 방법을 본 발명의 실시예를 참조하여 상세히 설명한다.
본 발명의 설명에 앞서, 본 명세서에서 사용되는 용어에 대해 먼저 상세히 살펴 보기로 한다.
그랜드 마스터(GM : Grand master)는 LAN 도메인 내의 모든 다른 장치들에게 기준 시간을 제공하는 기본이 되는 유일한 장치이다.
그리고 마스터 포트(Master port)는 로컬 내부 시간을 읽고, 다음 홉 장치에 동기를 제공하는 포트이다. 이것은 마스터 에이전트로 불리기도 하며, 그랜드 마스터의 경우 모든 포트가 마스터 포트이다.
그리고 슬레이브 포트는 이전 홉 장치로부터 동기를 제공받는 포트로, 그랜드 마스터가 아닌 장치들은 단 하나의 슬레이브 포트를 가진다.
일반적으로 모든 포트들은 마스터 포트가 될 수도 있고, 슬레이브 포트가 될 수도 있다. 따라서 마스터 포트와 슬레이브 포트의 결정은 일단 그랜드 마스터에 대한 선정이 이루어진 후에 결정하게 된다. 그랜드 마스터의 모든 포트들은 마스터 포트가 되고, 다른 장치들에서는 그랜드 마스터와 직접 또는 간접적으로 연결되는 포트를 슬레이브 포트로 정하고 나머지 포트들은 모두 마스터 포트가 된다.
그리고, 본 발명에서는 로컬 클럭(Local clock)이라는 개념을 사용한다. 여기서, 로컬 클럭은 각각의 시간 동기가 가능한 장치가 가지는 개별적인 클럭을 의미하는 것으로, 다른 주파수 제공 장치로부터 입력을 받고 시간을 출력한다. 그 적응 능력에 따라 오프 셋 온리, 레이트 온리 및 오프 셋과 레이트 보상 클럭의 3가지 타입으로 구분한다. 그 시간 오프 셋에 대응되어, 주파수 레이트 및 시간 오프 셋과 주파수 레이트 모두는 각각 변경될 수 있다. 여기서, 오프 셋 온리 보상 클럭의 동기화 결과는 너무 열악하기 때문에 이하에서는 이에 대한 고려는 하지 않기로 한다. 따라서, 시간 오프 셋과 주파수 레이트 보상 클럭과 주파수 레이트 온리 보상 클럭이 이하의 본 발명의 실시예에서 고려된다. 이하의 본 발명의 실시예에서는 이러한 보상 클럭에 대응하여 시간 동기화 방법을 각각 오프 셋과 레이트 보상 방법과 레이트 온리 보상 방법으로 부른다.
도 3은 종래의 기술에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 동작 흐름도이다.
도 3을 참조하면, 종래의 IEEE 1588 기술에 따른 다수의 스위칭 장치가 연결된 이더넷 시스템은 그랜드 마스터로 동작하는 디바이스 0(30), 스위칭 장치인 디바이스 1, 2, 3, 4(31, 32, 33, 34) 및 종단 장치인 슬레이브 장치(35)로 구성된다. 상기 디바이스 1, 2, 3, 4(31, 32, 33, 34)는 각각 상위 노드로부터 클럭을 전달받는 하나의 슬레이브 포트(31-1, 32-2, 33-1, 34-1)와 하위 노드로 클럭을 전달하는 다수의 마스터 포트(31-2, 32-2, 33-2, 34-2)(도 3에서는 하나의 디바이스당 하나의 마스터 포트만 도시함)와 상기 마스터 포트로 클럭을 제공하는 로컬 클럭(미도시)을 포함한다.
디바이스 1, 2, 3, 4(31, 32, 33, 34)의 동작을 살펴보면, 각각의 슬레이브 포트(31-1, 32-1, 33-1, 34-1)는 이전 홉의 디바이스와 동기화되며, 그에 따라 로컬 클럭을 조정한다. 그리고, 로컬 클럭은 다음 홉 디바이스로 동기화를 위하여 마스터 포트(31-2, 32-2, 33-2, 34-2)로 시간을 제공한다.
상기에서 설명한 종래의 전형적인 IEEE 1588 기본 클럭 기반의 시간 동기화 방법에 있어서, 다음 홉에 대한 동기화 과정은 각 디바이스 장치마다 독립적으로 이루어진다.
도 4는 종래의 기술에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 방법을 위한 일 예시 스위칭 장치의 구성도이다.
도 4를 참조하면, 종래의 기술에 따른 다수의 스위칭 장치가 연결된 IEEE 1588 시스템에서의 시간 동기화 방법을 위한 스위칭 장치는, 이전 홉 장치로부터 시간 정보를 제공받는 하나의 슬레이브 포트(42), 다음 홉 장치로 시간 정보를 제공하기 위한 마스터 포트들(43, 44, 45) 및 슬레이브 포트(42)로부터 레이트/오프 셋을 보정하기 위한 시간 정보(401)를 제공받아 해당 스위칭 장치의 내부의 클럭을 조정하고 이를 마스터 포트들(43, 44, 45)로 제공하여(402) 다음 홉 장치로 제공하도록 하는 로컬 클럭(41)을 포함한다.
상기의 도 3 및 도 4를 참조하면, Dev0(30)-Dev1(31), Dev1(31)-Dev2(32), Dev2(32)-Dev3(33) 사이의 시간 동기화 과정은 독립적이다. 그리고 그 동기화 과정의 시작시간은 국지적으로 각각의 마스터 포트에 의하여 결정된다. 예를 들면, Dev1(31)은 그랜드 마스터인 Dev0(30)에 비해 최대 에러를 가지는 시간 내에서 Dev2(32)에 동기화된다. 이 경우, Dev1(31)에 비해서, Dev2(32)는 시간 동기화의 정확성이 훨씬 나빠지게 된다. 이처럼 홉과 홉이 늘어날수록 축적되는 에러는 몇 번의 홉이 지나면, 급격히 증가하여 지수 함수적으로 에러가 증가하는 문제점이 있다.
반면, 본 발명은 본 발명의 특징에 따라, 상기의 도 3의 Dev1(31)이 그 시간 동기화 상태(시간과 레이트)를 알고 있다면, Dev2(32)와 동기화하는 과정에서 시간 동기화가 최소한의 에러를 가지도록 하거나, 그 에러를 보상하기 위해 그 동기화 정보를 Dev2(32)에 제공한다. 이 경우에는 Dev2(32)의 에러는 거의 증가하지 않는다. 본 발명의 핵심은 여기에 있다.
본 발명의 특징에 대하여 상세히 설명하면, 먼저 오프 셋과 레이트 보상 클럭에 있어서, 슬레이브의 시간 오프 셋이 시간 동기화 과정이 종료된 후 직접 그 시간을 변경함으로써 보상될 수 있기 때문에, 동기화 직후의 슬레이브 시간은 그 마스터 디바이스에서의 시간에 비해 훨씬 정확한 시간으로 여겨질 수 있다. 그래서 해당 시간에서의 다음 홉 장치에 대한 동기화 방법은, 비록 그랜드 마스터의 시간과 정확히 일치하지는 않더라도, 다음 홉 장치에 대해 정확한 시간을 제공할 수 있다.
하지만, 전술한 방법의 경우 레이트 온리 보상 클럭에 있어서는 개선된 효과를 갖지 않는다. 레이트 온리 보상 클럭에 있어서, 시간 오프셋은 직접적인 시간 조정 대신에 주파수 레이트를 조정함으로써 보상된다. 따라서 동기화 직후의 시간은 여전히 정확하지 않다. 그러나, 동기화 과정 직후의 조정된 주파수 레이트는 시간 오프셋에 대한 정확한 정보를 포함하고 있다. 만약 이 정보가 다음 홉 장치로 전달된다면, 다음 홉 장치는 이전 홉의 오프셋 에러를 고려하여 해당 주파수 레이트를 조정할 수 있게 된다.
도 5는 본 발명의 일 실시 예에 따른 오프셋 및 레이트 보상 동기화 방법의 일 예시 동작 흐름도이다.
도 5에 도시한 바와 같이, 본 발명의 일 실시 예에 따른 오프셋 및 레이트 보상 시간 동기화 동작에서는 본 발명의 특징에 따라 상기의 도 4와 비교해서 각각의 스위칭 장치마다 하나의 신호가 더 추가된다. 이때 추가되는 신호는 이전 홉의 동기화 과정이 종료되었음을 의미하는 'Pre_Sync_Finished'(500) 메시지이다.
이 메시지는 슬레이브 포트로부터 발생해서 해당 스위칭 장치 내의 모든 마스터 포트로 전달된다. 이전 홉 동기화 과정이 종료된 후(예를 들어 Dev0(50)과 Dev1(51) 간의 동기화 동작이 종료된 후), Dev1(51)의 'Pre_Sync_Finished'(500) 메시지가 슬레이브 포트에서 생성되어 다른 마스터 포트들로 알려지고, 가능한 한 빠른시간 내에 Dev2(52) 로의 다음 홉 동기화 과정이 시작된다.
시간 오프 셋이 바로 조정되기 때문에 Dev1(51)의 현재시간은 정확한 시간으로 취급한다. 그리고 Dev2(52)의 Dev1(51)과의 동기화 과정은 Dev1(51)이 Dev0(50)과 했던 것과 정확히 일치한다. 물론, Dev1(51)에서 Dev2(52)로의 에러 축적은 여전히 존재한다. 그러나 그것은 종래의 방법에 비하면 훨씬 개선된 것이다.
본 발명의 일 실시 예에 따르면, 홉과 홉간의 동기화 과정들은 도 5에서 예시하고 있는 것과 같다. 즉, 각각의 홉 간의 동기화 과정은 이전 홉의 동기화 과정이 종료된 후 이루어진다.
도 6은 본 발명의 일 실시 예에 따른 레이트 온리 시간 동기화 동작 흐름을 나타내는 도면이다.
도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 레이트 온리 동기화 방법은 상기의 도 4와 비교해서 각각의 스위칭 장치마다 두 개의 값을 전송하기 위한 신호(700)가 더 추가된다. 이때 추가되는 신호(700)는 이전 홉의 동기화 과정이 종료되었음을 의미하는 'Pre_Sync_Finished' 값과 주파수 보상을 위한 값인'FreqCompFactor(n,k)' 값을 포함한다. 여기서 n은 동기화 횟수를 의미하고, k는 홉의 수를 의미한다. 이러한 값들은 다음 홉으로의 전송을 위해서도 필요하다.
상기 FreqCompFactor 값과 보상된 주파수 값은 하기의 수학식 2 내지 수학식 6을 이용하여 계산한다.
FreqCompFactor(n, 1) = FreqScaleFactor(n, 1)
상기 수학식 2에서 FreqCompFactor(n,1)는 초기화 값을 의미한다. 즉, 첫번째 홉에서 주파수 보상 요소(FreqCompFactor)는 해당 디바이스의 주파수 크기 요소(FreqScaleFactor)와 동일함을 알 수 있다.
FreqCompFactor(n, k) = FreqCompFactor(n, k-1) * FreqScaleFactor(n, k), k = 2, 3, 4, ...
상기 수학식 3에서 FreqCompFactor(n, k)는 k번째 디바이스의 주파수 보상 요소의 값을 의미하는 것으로, 이전 홉에서의 주파수 보상 요소 값에 해당 디바이스의 주파수 크기 요소를 곱함으로써 얻어진다.
주파수 크기 요소(FreqScaleFactor)를 계산하는 방법에는 하기의 수학식 4를 사용하여 계산하는 방법이 있다.
FreqScaleFactor(n, k) = MasterClockCount(n,k) + ClockDiffCount(n,k)
/ SlaveClockCount(n,k)
상기 수학식 4에서 MasterClockCountn = MasterClockTimen - MasterClockTimen-1이고, SlaveClockCountn = SlaveClockTimen - SlaveClockTimen -1이고, ClockDiffCountn = MasterClockTimen - SlaveClockTimen이고, MasterClockTimen = MasterSyncTimen + MasterToSlaveDelay이고, MasterToSlaveDelay는 마스터에서 슬레이브로 전송시에 전송 지연 값이고, MasterSyncTime은 마스터에서 동기 메시지를 송신한 시간이고, SlaveClockTime은 슬레이브에서 동기 메시지를 수신한 시간이다.
상기 도 1에서 설명한 타이밍 마스터 장치에서 동기화 메시지를 전송하는 시간인 T1이 MasterSyncTime을 나타내고, 슬레이브 장치에서 동기화 메시지를 수신하는 시간인 T2는 SlaveClockTime을 나타낸다.
상기 수학식 4를 사용하여 주파수 크기 요소(FreqScaleFactor)를 계산할 수 있지만, 본 발명의 일 실시 예에 따른 동기화 방법에서는 본 발명의 특징에 따라 주파수 크기 요소(FreqScaleFactor)가 환경에 따라 달리 적용될 수 있는 방법을 제안한다. 즉, 마스터와 슬레이브간의 오차를 줄이는 과정에 있어 다음을 적용한다.
i)마스터 슬레이브간의 오프셋 값이 마스터쪽이 앞서고, 주파수(Frequency) 값 또한 마스터쪽이 빠른 제1경우
ii)마스터 슬레이브간의 오프셋 값이 마스터쪽이 앞서고, 주파수 값이 슬레이브쪽이 빠른 제2경우
iii)마스터 슬레이브간의 오프셋 값이 슬레이브쪽이 앞서고, 주파수 값 또한 슬레이브쪽이 빠른 제3경우
iv)마스터 슬레이브간의 오프셋 값이 슬레이브쪽이 앞서고, 주파수 값이 마스터쪽이 빠른 제4경우
위의 네 가지 경우에 있어서 각각 다른 가중치(weight value) a, b를 할당함으로서 주파수 크기 요소(FreqScaleFactor)가 급격하게 변함으로 인한 오차의 범위를 개선할 수 있으며, 서로 다른 a, b 값을 할당함으로서 주파수 크기 요소(FreqScaleFactor)를 미세 조정(fine tuning)시에 발생할 수 있는 동기화 시간 지연(마스터와 슬레이브의 클럭 동기가 이루어지기 위한 시간)을 개선 가능하도록 한다. 여기서 가중치 a와 b는 서로 다른 값이며, 각각 0 < a,b < 1 사이의 범위 값이 설정 가능하다. 본 발명에서는 동기화 시간 지연과 클럭 동기 시 발생할 수 있는 오차의 범위를 최소로 할 수 있는 바람직한 값으로 a=0.5, b=0.75를 사용한다.
상기의 네 가지 경우에 따라 가중치를 적용하여 계산하는 주파수 크기 요소 값은 하기의 수학식 5, 6, 7, 8을 이용하여 계산한다.
상세히 설명하면, 마스터와 슬레이브 간의 오프셋 값은 MasterClockCount 값과 SlaveClockCount 값을 비교하여 판단할 수 있다. MasterClockCount 값이 SlaveClockCount 값보다 큰 경우는 마스터 측의 오프셋 값이 슬레이브 측의 오프셋 값보다 앞서는 경우로 판단하고, MasterClockCount 값이 SlaveClockCount 값보다 크지 않은 경우는 슬레이브 측의 오프셋 값이 마스터 쪽의 오프셋 값보다 앞서는 경우로 판단한다.
또한 마스터와 슬레이브 간의 주파수(Frequency) 값은 ClockDiffCount 값을 0과 비교하여 판단할 수 있다. ClockDiffCount 값이 0보다 큰 경우는 마스터 측의 주파수 값이 슬레이브 측보다 빠른 경우로 판단하고, ClockDiffCount 값이 0보다 작거나 같은 경우는 슬레이브 측의 주파수 값이 마스터 측보다 빠른 경우로 판단한다. 따라서 ClockDiffCountn > 0, MasterClockCountn > SlaveClockCountn 경우는 상기의 제1경우로 판단하여 상기 주파수 크기 요소의 값은 하기의 수학식 5를 사용하여 계산하고,
FreqScaleFactorn = (MasterClockCountn + a * ClockDiffCountn) / SlaveClockCountn
ClockDiffCountn > 0, MasterClockCountn <= SlaveClockCountn 경우는 상기의 제4경우로 판단하여 상기 주파수 크기 요소의 값은 하기의 수학식 6을 사용하여 계산하고,
FreqScaleFactorn = (MasterClockCountn + b * ClockDiffCountn) / SlaveClockCountn
ClockDiffCountn <= 0, MasterClockCountn < SlaveClockCountn 경우 상기 제3경우로 판단하여 주파수 크기 요소의 값은 하기의 수학식 7을 사용하여 계산하고,
FreqScaleFactorn = (MasterClockCountn + a * ClockDiffCountn) / SlaveClockCountn
ClockDiffCountn <= 0, MasterClockCountn >= SlaveClockCountn 경우 상기 제2경우로 판단하여 주파수 크기 요소의 값은 하기의 수학식 8을 사용하여 계산한다.
FreqScaleFactorn = (MasterClockCountn + b * ClockDiffCountn) / SlaveClockCountn }
상기 수학식 5, 6, 7, 8에서 a, b는 가중치를 나타낸다.
Freq(n, k) = Freq(n-1, k) * FreqCompFactor(n, k)
상기 Freq(n,k)는 k번째 디바이스의 주파수 값을 위미하는 것으로 상기 수학식 9에 나타난 바와 같이, 상기 k번째 디바이스의 주파수 값은 이전 홉에서의 주파수 값에 해당 디바이스의 주파수 보상 요소를 곱함으로써 얻어진다.
이러한 주파수 크기 요소의 정의 및 연산 방법은 참고문헌[3]에서 상세히 설명하고 있다.
상기 도 6에 따른 본 발명의 실시예를 이용하면, 그랜드 마스터와 슬레이브 디바이스까지의 대부분의 에러가 보상되고 더욱 정확한 시간 동기화가 이루어진다. 또한 주파수 크기 요소에 가중치를 적용하여 빠른 동기의 제공과 함께 클럭 동기시 정밀도의 향상을 얻을 수 있다.
도 7은 본 발명의 일 실시 예에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 방법을 위한 스위칭 장치의 일 예시 구성도이다.
도 7을 참조하면, 본 발명에 따른 다수의 스위칭 장치가 연결된 IEEE 1588 이더넷 시스템에서의 시간 동기화 방법을 위한 스위칭 장치는, 이전 홉 장치로부터 시간 정보를 제공받는 슬레이브 포트(42), 다음 홉 장치로 시간 정보를 제공하기 위한 마스터 포트들(43, 44, 45) 및 슬레이브 포트(42)로부터 레이트/오프 셋을 보정하기 위한 시간 정보(401)를 제공받아 해당 스위칭 장치의 내부의 클럭을 조정하고 이를 마스터 포트들(43, 44, 45)로 제공하여(402) 다음 홉 장치로 제공하도록 하는 로컬 클럭(41)을 포함하는 종래의 스위칭 장치와 유사하다. 그러나, 본 발명에 따른 스위칭 장치는 상기한 도 5의 이전 홉의 동기화 완료 메시지(Pre_Sync_Finished)(900, 도 5의 500)를 슬레이브 포트(42)로부터 디바이스 장치 내부의 마스터 포트들(43, 44, 45)로 전송한다. 또는, 본 발명에 따른 스위칭 장치는 상기한 도 6의 이전 홉의 동기화 완료 메시지(Pre_Sync_Finished)와 주파수 보완 요소(FreCompFactor)가 결합된 메시지(900, 도 6의 700)를 슬레이브 포트(42)로부터 디바이스 장치 내부의 마스터 포트들(43, 44, 45)로 전송하며, 마스터 노드 와 슬레이브 노드간의 오차를 줄이는 과정에 오프셋 값과 주파수 값에 따른 4 가지 상황에 따른 가중치를 적용하여 다중 노드에서의 에러의 증가를 획기적으로 개선할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 가중치를 적용하여 주파수 크기 요소(FreqScaleFactor)를 계산하는 과정을 보여주는 흐름도이다.
도 8을 참조하면, 주파수 크기 요소는 본 발명의 특징에 따라 마스터와 슬레이브 간의 오프셋 값과 주파수 값을 비교하여 4가지 경우에 따라 다르게 가중치를 적용하여 계산한다.
상기의 주파수 값은 ClockDiffCountn 값을 사용하여 비교하고, 상기 오프셋 값은 MasterClockCountn 값과 SlaveClockCountn 값을 비교하여 판단한다. 도 8을 참조하여 설명하면, 먼저 810단계에서 ClockDiffCountn 값이 0보다 큰지 비교하여 0보다 큰 경우에는 820단계로 진행한다. 820단계에서는 MasterClockCountn 값과 SlaveClockCountn 값을 비교하여 MasterClockCountn 값이 SlaveClockCountn 값 보다 큰경우 840단계로 진행하여 주파수 크기 요소 값(FreqScaleFactorn)은 가중치 a를 사용하여 FreqScaleFactorn = (MasterClockCountn + a * ClockDiffCountn) / SlaveClockCountn 이고, 상기 820단계에서 MsterClockCountn 값이 SlaveClockCountn 값보다 크지 않은 경우 850단계로 진행하여 주파수 크기 요소 값(FreqScaleFactorn)은 가중치 b를 사용하여 FreqScaleFactorn = (MasterClockCountn + b * ClockDiffCountn) / SlaveClockCountn 로 설정한다.
상기 810단계에서 ClockDiffCountn 값이 0보다 작거나 같은 경우에는 830단계로 진행하여 MasterClockCountn 값과 SlaveClockCountn 값을 비교하여 MasterClockCountn 값이 SlaveClockCountn 값보다 작은 경우 860단계로 진행하여 주파수 크기 요소 값(FreqScaleFactorn)은 가중치 a를 사용하여 FreqScaleFactorn = (MasterClockCountn + a * ClockDiffCountn) / SlaveClockCountn 이 되고, 상기 830단계에서 MsterClockCountn 값이 SlaveClockCountn 값보다 작지 않은 경우 870단계로 진행하여 주파수 크기 요소 값(FreqScaleFactorn)은 가중치 b를 사용하여 FreqScaleFactorn = (MasterClockCountn + b * ClockDiffCountn) / SlaveClockCountn 로 설정된다.
상기와 같이 마스터 노드 와 슬레이브 노드 간에 오프셋 값과 주파수 값에 따른 가중치를 적용하여 다수의 노드로 구성된 분산 제어 시스템에서 빠른 동기를 제공하고 에러의 증가를 획기적으로 개선하여 정밀도를 향상시킬 수 있다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은 IEEE 1588 시스템에서의 클럭 기반의 시간 동기화 방법에 있어서, 다수의 스위치 홉이 존재하는 경우에 발생하는 동기화 에러를 억제할 수 있으며, 주파수 온리 보상 방법에 있어 주파수 보상 요소(FreqCompFactor)를 결정하는 각각의 주파수 크기 요소(FreqScaleFactor)에 가중치(Weight Value)를 적용하여 주파수 크기 요소가 급격하게 변함으로써 발생하는 오차를 줄일 수 있어 빠른 동기의 제공과 함께 클럭 동기 시 정밀도가 향상되는 효과가 있다.
[참조문헌]
[1] "IEEE 1588 - Precise Time Synchronization as the Basis for Real Time Applications in Automation", http://www.industrialnetworking.com/ support/general_faqs_info/Precise_Time_Sync.pdf
[2] Jurgen Jasperneite, Khaled Shehab, Karl Weber, "Enhancements to the Time Synchronization Standard IEEE-1588 for a System of Cascaded Bridges", 5th IEEE International Workshop on Factory Communication Systems (WFCS'2004)
[3] "A Frequency Compensated Clock for Precision Synchronization Using IEEE 1588 Protocol and its Application to Ethernet" (Proceedings of the Workshop on IEEE 1588, Gaithersburg, U.S., 24 September 2003)
도 1은 종래의 IEEE 1588 표준을 따르는 PTP(Precision Time Protocol) 기반의 일 예시 시간 동기화 동작 흐름도
도 2는 종래의 레지던셜(Residential) 이더넷(Ethernet) 시스템에서 다수의 스위칭 장치들이 연결된 구조에서 일 예시 시간 동기화 동작 흐름을 나타내는 도면
도 3은 종래의 기술에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 동작 흐름도
도 4는 종래의 기술에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 방법을 위한 일 예시 스위칭 장치의 구성도
도 5는 본 발명의 일 실시 예에 따른 오프셋 및 레이트 보상 동기화 방법의 일 예시 동작 흐름도
도 6은 본 발명의 일 실시 예에 따른 레이트 온리 시간 동기화 동작 흐름을 나타내는 도면
도 7은 본 발명의 일 실시 예에 따른 다수의 스위칭 장치가 연결된 레지던셜 이더넷 시스템에서의 시간 동기화 방법을 위한 스위칭 장치의 일 예시 구성도
도 8은 본 발명의 일 실시 예에 따른 가중치를 적용하여 주파수 크기 요소(FreqScaleFactor)를 계산하는 과정을 보여주는 흐름도

Claims (10)

  1. 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치에 있어서,
    상위 노드 장치로부터 전달되는 클럭 정보를 수신하여 상기 클럭 정보를 로컬 클럭에 전달하고, 상기 상위 노드 장치와의 동기화 과정의 종료를 알리는 동기화 종료 정보를 마스터 포트에 전달하는 슬레이브 포트와,
    상기 슬레이브 포트로부터 상기 클럭 정보를 수신하여, 상기 노드 장치 내부의 클럭을 변경하는 상기 로컬 클럭과,
    상기 슬레이브 포트로부터 상기 동기화 종료 메시지를 전달받고, 상기 로컬 클럭으로부터 상기 변경된 클럭을 전달받아 하위 노드로 전달하는 적어도 하나 이상의 상기 마스터 포트를 포함하며,
    레이트 온리 보상의 경우, 상기 노드 장치에서 상위 노드 장치로부터 주파수 보상 요소(FreqCompFactor)를 수신하고, 가중치(Weight Value)를 적용하여 상기 노드 장치의 주파수 크기 요소(FreqScaleFactor)를 계산하고, 상기 주파수 크기 요소를 사용하여 새로운 주파수 보상 요소를 생성하여 상기 하위 노드 장치로 전달하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치.
  2. 제 1항에 있어서, 상기 노드 장치에서의 새로운 주파수 보상 요소는 하기의 수학식 10을 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치.
    FreqCompFactor(n, k) = FreqCompFactor(n, k-1) * FreqScaleFactor(n, k), k = 2, 3, 4, ...
    상기 n은 동기화 횟수, 상기 k는 홉의 수, 상기 FreqCompFactor는 주파수 보상 요소, 상기 FreqScaleFactor는 주파수 크기 요소임.
  3. 제 1항에 있어서, 가중치를 적용하여 계산하는 주파수 크기 요소는 하기의 네 가지 경우에 따라 수학식 11, 12, 13, 14를 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화를 위한 노드 장치.
    (ClockDiffCountn > 0, MasterClockCountn > SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+a*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn > 0, MasterClockCountn <= SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+b*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn <= 0, MasterClockCountn < SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+a*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn <= 0, MasterClockCountn >= SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+b*ClockDiffCountn)/SlaveClockCountn
    상기 수학식 11, 12, 13, 14에서 a, b는 가중치(Weight Value)이고, FreqScaleFactor은 주파수 크기 요소이고, ClockDiffCountn = MasterClockTimen - SlaveClockTimen이고, MasterClockCountn = MasterClockTimen - MasterClockTimen -1이고, SlaveClockCountn = SlaveClockTimen - SlaveClockTimen -1이고, MasterClockTimen = MasterSyncTimen + MasterToSlaveDelay이고, MasterToSlaveDelay는 마스터에서 슬레이브로 전송시에 전송 지연 값이고, MasterSyncTime은 마스터에서 동기 메시지를 송신한 시간이고, SlaveClockTime은 슬레이브에서 동기 메시지를 수신한 시간.
  4. 제 3항에 있어서, 상기 가중치 a, b는 a=0.5 b=0.75인 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기를 위한 노드 장치.
  5. 제 1항에 있어서, 상기 노드 장치에서의 주파수는 하기의 수학식 9를 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기를 위한 노드 장치.
    Freq(n, k) = Freq(n-1, k) * FreqCompFactor(n, k)
    상기 Freq는 주파수이고, 상기 n은 동기화 횟수를 의미하고, k는 홉의 수, FreqCompFactor은 주파수 보상 요소.
  6. 다수의 노드 장치로 연결된 분산 제어 시스템에서 클럭 동기화 방법에 있어서,
    클럭 동기를 위해 임의의 노드 장치의 슬레이브 포트에서 상위의 노드 장치로부터 클럭 정보를 수신하는 과정과,
    상기 임의의 노드 장치 내의 슬레이브 포트에서 상기 수신한 클럭 정보를 상기 임의의 노드 장치 내의 로컬 클럭으로 전달하는 과정과,
    상기 로컬 클럭에서 상기 전달받은 클럭 정보에 따라 상기 임의의 노드 장치 내부의 클럭을 보정하는 과정과,
    상기 임의의 노드 장치의 마스터 포트가 상기 슬레이브 포트로부터 동기화 종료 메시지를 수신함에 따라 상기 보정된 내부의 클럭을 하위의 노드 장치로 전달하는 과정을 포함하며,
    레이트 온리 보상의 경우, 상기 임의의 노드 장치에서 상기 상위의 노드 장치로부터 주파수 보상 요소(FreqCompFactor)를 수신하고, 가중치(Weight Value)를 적용하여 상기 노드 장치 내의 주파수 크기 요소(FreqScaleFactor)를 계산하고, 상기 주파수 크기 요소를 사용하여 새로운 주파수 보상 요소를 생성하여 상기 하위 노드 장치로 전달하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화 방법.
  7. 제 6 항에 있어서, 상기 노드 장치에서의 새로운 주파수 보상 요소는 하기의 수학식 16을 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화 방법.
    FreqCompFactor(n, k) = FreqCompFactor(n, k-1) * FreqScaleFactor(n, k), k = 2, 3, 4, ...
    상기 n은 동기화 횟수, 상기 k는 홉의 수, 상기 FreqCompFactor는 주파수 보상 요소, 상기 FreqScaleFactor는 주파수 크기 요소임.
  8. 제 6항에 있어서, 가중치를 적용하여 계산하는 주파수 크기 요소는 하기의 네 가지 경우에 따라 수학식 17, 18, 19, 20를 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화 방법.
    (ClockDiffCountn > 0, MasterClockCountn > SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+a*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn > 0, MasterClockCountn <= SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+b*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn <= 0, MasterClockCountn < SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+a*ClockDiffCountn)/SlaveClockCountn
    (ClockDiffCountn <= 0, MasterClockCountn >= SlaveClockCountn 경우)
    FreqScaleFactorn=(MasterClockCountn+b*ClockDiffCountn)/SlaveClockCountn
    상기 수학식 17, 18, 19, 20에서 a, b는 가중치(Weight Value)이고, FreqScaleFactor은 주파수 크기 요소이고, ClockDiffCountn = MasterClockTimen - SlaveClockTimen이고, MasterClockCountn = MasterClockTimen - MasterClockTimen-1이고, SlaveClockCountn = SlaveClockTimen - SlaveClockTimen-1이고, MasterClockTimen = MasterSyncTimen + MasterToSlaveDelay이고, MasterToSlaveDelay는 마스터에서 슬레이브로 전송시에 전송 지연 값이고, MasterSyncTime은 마스터에서 동기 메시지를 송신한 시간이고, SlaveClockTime은 슬레이브에서 동기 메시지를 수신한 시간.
  9. 제 8항에 있어서, 상기 가중치 a, b는 a=0.5 b=0.75인 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화 방법.
  10. 제 6항에 있어서, 상기 노드 장치에서의 주파수는 하기의 수학식 12를 사용하여 계산하는 것을 특징으로 하는 분산 제어 시스템에서 클럭 동기화 방법.
    Freq(n, k) = Freq(n-1, k) * FreqCompFactor(n, k)
    상기 Freq는 주파수이고, 상기 n은 동기화 횟수를 의미하고, k는 홉의 수, FreqCompFactor는 주파수 보상 요소.
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