KR102278867B1 - 네트워크 디바이스들의 클록들을 동기화하는 방법 - Google Patents

네트워크 디바이스들의 클록들을 동기화하는 방법 Download PDF

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Abstract

본 발명은 바람직하게는 채널 액세스 방법에 의해 비결정론적 네트워크(1)에서 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법에 관한 것이고, 비결정론적 네트워크(1)에 액세스하기 위해 네트워크 디바이스에 요구되는 시간을 결정하는 것이 가능하지 않고, 각각의 네트워크 디바이스(100, 200)는 적어도 하나의 클록을 포함하고, 제 1 네트워크 디바이스(100)의 제 1 클록 및 제 2 네트워크 디바이스(200)의 제 2 클록(VCXOa)은 오프셋만큼 다르고, 오프셋은 드리프트에 의해 시간에 걸쳐 변하고, 제 2 네트워크 디바이스(200)의 제 2 클록(VCXOa)는 제 1 네트워크 디바이스(100)의 제 1 클록과 동기화되어야 하고, 제 2 네트워크 디바이스(200)의 제 2 클록(VCXOa)은 제 2 네트워크 디바이스(200)의 임의의 다른 클록들로부터 개별적으로 및 임의의 다른 네트워크 디바이스의 임의의 다른 클록으로부터 개별적으로 적응되고, 제 1 네트워크 디바이스(100)의 클록과 제 2 네트워크 디바이스의 클록(VCXOa) 사이의 드리프트가 결정 및 보상된다.

Description

네트워크 디바이스들의 클록들을 동기화하는 방법{METHOD OF SYNCHRONISING CLOCKS OF NETWORK DEVICES}
본 발명은 네트워크 디바이스들의 클록들을 동기화하는 방법에 관한 것이다.
특히 비결정론적 네트워크에서, 낮은 레이턴시 시간에 민감한 데이터를 송신하기 위해, 동기화된 송신기 및 수신기를 유지할 것이 요구된다. 특히, 데이터의 전달을 위해 사용된 데이터 클록들이 동기화되어야 한다.
다양한 프로토콜들이 클록들의 동기화를 달성하기 위해 이용 가능하다; 몇몇 예들은 NTPv3(네트워크 시간 프로토콜), IEEE1588(정밀 시간 프로토콜; PTP) 또는 그의 파생들 802.1AS(브리지된 근거리망들에서 시간에 민감한 애플리케이션들에 대한 타이밍 및 동기화) 및 802.11v(무선 LAN)이다. 유선 네트워크에서 데이터 클록들을 동기화하기 위한 해결책들은 동시에 발생하도록 유지되는 시스템 클록으로부터 데이터 클록을 도출된다.
두 개의 클록들을 동기화하기 위해, 두 개의 값들 또는 파라미터들은 특별한 중요성이 있다: 오프셋 및 드리프트. 오프셋은 두 개의 클록들 사이의 순간 차이(instantaneous difference)이다. 드리프트는 시간에 걸친 이러한 오프셋의 증가이다. 오프셋은 일반적으로 지연 시간(송신 지연 시간 또는 전달 지연 시간이라고도 칭해짐)을 또한 고려한다. 이러한 지연 시간은 송신기와 수신기 사이에 데이터를 송신하기 위해 걸린 시간이다. 오프셋 및 드리프트는 클록들이 동기화되도록 0이 되어야 한다. 특히, 슬레이브 클록의 오프셋 및 드리프트는 이러한 슬레이브 클록을 마스터 클록과 동기화하기 위해 0으로 조정된다.
유선 네트워크들에 대해 알려진 구현들에서, 드리프트는 오프셋을 보상하고 제어-루프를 생성하기 위해 사용된다. 이러한 제어-루프의 수렴 시간은 지연 시간을 포함하여 절대 오프셋에 따른다. 일반적으로, 슬레이브 시스템 클록의 오프셋이 0이 될 때까지 드리프트할 시간인, 일정한 시간이 잠금 상태에 도달하기 위해 요구된다. 오프셋이 큰 경우, 초기 드리프트는 긴 시간이 걸린다. 따라서, 두 개의 클록들이 동기화될 때까지 긴 시간이 걸릴 수 있다.
자주 사용된 해결책은 슬레이브 시스템 클록의 하드 조정이다. 그러나, 이는 이러한 시스템 클록으로부터 도출되는 클록들에 대한 (안정성) 결과들을 가질 수 있다. 또한, 시스템 클록의 사용은, 예를 들면, 모든 도출된 클록들(주변 장치들이라고도 지칭함)이 동기화를 요구하는 클록만을 대신하여 "가변적인" 주파수를 갖는, 원치 않는 거동을 잠재적으로 도입한다.
더욱이, 이들 알려진 구현들은 유선 네트워크들을 위해 설계되고 일반적으로 비결정론적 네트워크들과 호환되지 않는다. 비결정론적 네트워크들에서, 채널 액세스 방법은 동일한 다지점 송신 매체에 접속된 수 개의 단말들이 그를 통해 송신하게 하고 그의 용량을 공유하게 한다. 수개의 네트워크 디바이스들은 동일한 매체를 공유한다. 특히, 비결정론적 네트워크들은 무선 네트워크들, 버스 네트워크들, 환상 네트워크들(ring networks), 성형 네트워크들(star networks) 또는 반이중 점-대-점 링크들(half-duplex point-to-point links)이다.
비결정론적 네트워크들의 매체를 공유하는 이러한 다수의 네트워크 디바이스들에 의해, 네트워크 디바이스가 매체에 액세스할 수 있는지의 여부를 결정하는 것이 가능하지 않다. 더욱이, 네트워크 디바이스가 데이터 송신에서 가변적인(비결정론적) 레이턴시를 도입하는 비결정론적 네트워크를 통해 데이터를 송신할 수 있는지의 여부를 예측하는 것이 어렵거나 심지어 불가능할 수 있다.
이러한 종류의 네트워크들의 비결정론성 때문에, 비결정론적 네트워크들은 더 많은 비결정론적 네트워크들과 네트워크 디바이스들의 클록들을 동기화하는 상이한 방법이 필요하다. 따라서, 본 발명의 목적은 단시간에 및 네트워크 디바이스들에 대해 안정성 문제들 없이 비결정론적 네트워크에서 네트워크 디바이스들의 클록들을 동기화하는 방법을 제공하는 것이다.
본 발명의 개시
본 발명에 따라, 독립 청구항 제 1 항의 특징들을 갖고, 바람직하게는 비결정론적 네트워크에서, 네트워크 디바이스들의 클록들을 동기화하는 방법이 제안된다.
본 발명에 따라, 복수의 네트워크 디바이스들을 포함하는 비결정론적 네트워크에서 적어도 제 1 네트워크 디바이스의 클록 및 제 2 네트워크 디바이스의 클록이 동기화되어야 한다.
비결정론적 네트워크들은 (다수의) 채널 액세스 방법에 의한 특히 네트워크들, 즉, 비결정론적 네트워크에 액세스하기 위해 네트워크 디바이스에 대해 요구되는 시간을 결정하는 것이 불가능한 네트워크들이다. 바람직하게는, 네트워크 디바이스가 비결정론적 네트워크에 액세스할 수 있는지의 여부를 결정하는 것이 가능하지 않다. 더욱이, 네트워크 디바이스가 비결정론적 네트워크(가변적인, 예측가능하지 않은 레이턴시)를 통해 데이터를 송신할 수 있는지의 여부를 확실성을 갖고 결정하는 것이 가능하지 않다.
각각의 네트워크 디바이스는 적어도 하나의 클록, 특히 적어도 두 개의 클록들을 포함한다. 특히, 네트워크 디바이스의 하나의 클록은 CPU 클록, 즉, 대응하는 네트워크 디바이스의 마스터 클록이다. 특히, 네트워크 디바이스의 다른 클록은 데이터 클록, 특히 시간에 민감한 데이터 클록이다. 이러한 데이터 클록은 데이터 전달을 위해 사용된다.
특히, 네트워크 디바이스들 중 하나는 마스터이다. 이러한 마스터는 다른 네트워크 디바이스들(슬레이브들로 생각되는)이 동기화되어야 하는 마스터 시간 기반을 포함한다. 비결정론적 네트워크를 통해 데이터를 송신하기 위해, 슬레이브들의 데이터 클록들은 마스터의 클록과 동기화되어야 한다.
특히, 제 1 네트워크 디바이스는 마스터인 것으로 생각되고 제 2 네트워크 디바이스는 슬레이브인 것으로 생각된다. 제 1 네트워크 디바이스의 제 1 클록은 마스터 클록인 것으로 생각된다. 제 2 네트워크 디바이스의 제 2 클록은 슬레이브 클록인 것으로 생각된다. 슬레이브 클록은 슬레이브의 이러한 제 2 클록을 마스터의 마스터 클록에 적응시키기 위해 조정된다. 마스터의 마스터 클록은 데이터 클록, 시간에 민감한 마스터 클록 및/또는 CPU 클록일 수 있다.
본 발명의 이점들
본 발명의 본질은 세 개의 상이한 양태들을 포함한다. 본 발명의 제 1 양태는 네트워크가 비결정론적이라는 것이다. 특히, 제 1 양태는 슬레이브의 슬레이브 클록이 데이터 송신에서 가변적인(비결정론적) 레이턴시를 도입하는 비결정론적 네트워크의 마스터 클록과 동기화되어야 한다는 것을 포함한다.
본 발명의 제 2 양태는 이러한 슬레이브 클록이 비결정론적 네트워크의 임의의 다른 클록으로부터 분리된다는 것이다. 본 발명의 이러한 양태에 따라, 모든 네트워크 디바이스들의 모든 클록들은 서로 분리된다. 특히, 단일 네트워크 디바이스의 각각의 클록은 상기 네트워크 디바이스의 모든 다른 클록으로부터 분리되고, 뿐만 아니라 임의의 다른 네트워크 디바이스의 임의의 다른 클록으로부터 분리된다.
슬레이브의 슬레이브 클록(즉, 제 2 네트워크 디바이스의 제 2 클록)은 마스터의 마스터 클록(즉, 제 1 네트워크 디바이스의 제 1 클록)과 동기화된다. 따라서, 이러한 슬레이브 클록은 제 2 네트워크 디바이스의 임의의 다른 클록들로부터 독립적으로 및 개별적으로 및 임의의 다른 네트워크 디바이스의 임의의 다른 클록으로부터 개별적으로 적응된다. 따라서, 슬레이브 클록은 네트워크 디바이스의 임의의 다른 클록으로부터 분리된다.
본 발명에 따라, 이러한 슬레이브 클록은 각각 슬레이브의 시스템 클록 또는 로컬 클록으로부터, 특히 슬레이브의 CPU 클록으로부터 분리된다. 따라서, 슬레이브의 로컬/시스템 클록은 본 발명에 따른 방법의 과정에서 조정되지 않고 슬레이브 클록 및 마스터 클록을 동기화하기 위해 적응될 필요가 없다. 이는 슬레이브의 시스템 및 로컬/시스템 클록으로부터 도출된 다른 클록들에 대해 더 많은 안정성을 제공한다. 클록들의 이러한 분리는 다수의 이점들 및 가능성들을 제공한다. 따라서, 데이터 클록에 대한 평탄한 조정들이 행해질 수 있다. 상이한 레이트들의 다수의 데이터 클록들을 갖는 것이 또한 가능하다.
본 발명의 제 3 양태는 클록의 동기화가 안정된 상황을 통해 달성된다는 것이다. 특히, 슬레이브 클록 및 마스터 클록을 동기화하기 위해, 슬레이브 클록과 마스터 클록 사이의 드리프트가 결정되고 보상된다. 보상된 이러한 드리프트에 의해, 슬레이브 클록 및 마스터 클록은 상기 안정된 상황에 있다.
슬레이브 클록을 그에 따라 조정함으로써, 드리프트가 보상된다. 특히, 이러한 드리프트 보상은 슬레이브 클록의 단일 갱신에서 달성된다. 이러한 갱신에 의해, 슬레이브 클록은 안정된 상황으로 강제된다. 이러한 갱신에 대하여, 제어 신호와 클록 편차 사이의 관계가 인지되어야 한다. 특히, 이러한 제어 신호는, 슬레이브 클록이 특히 클록 편차에 의해 조정되는 신호이다. 이러한 갱신 후, 마스터 클록 및 슬레이브 클록은 안정된 상황에 있고, 따라서, 이들 두 개의 클록들 사이에 드리프트가 존재하지 않는다.
따라서, 본 발명은 두 개의 클록들이 최종적으로 수렴하고 동기화될 때까지 그들을 적응시키기 위해 계속적인 드리프트 보상 또는 계속적인 제어-루프를 사용하지 않는다. 본 발명은 오히려 단계 기반 방식을 사용한다. 본 발명에 따라, 드리프트는 직접 결정되고 명확하게 보상된다. 이러한 방식으로, 클록들의 동기화는 단시간에 달성될 수 있다.
동기화는 특히, 적절한 데이터, 특히 적절한 메시지들 및/또는 요청들을 교환함으로써 달성된다. 이러한 데이터는 특히 데이터 패킷들, 즉 적절한 동기화 패킷들의 형태로 교환된다.
특히, 시각(Time of Day; TOD)은 마스터 클록의 절대 시간으로서 사용된다. 시각은 년, 월, 일, 시, 분, 초, 및 나노초 정보를 포함한다. 시각을 사용하여, 시간에 민감한 데이터가 상이한 비결정론적 네트워크들 사이에 또한 송신될 수 있다.
바람직하게는, 마스터 클록과 슬레이브 클록 사이의 오프셋이 보상된다. 드리프트를 결정하고 드리프트에 대해 보상한 후, 마스터 클록 및 슬레이브 클록은 안정된 상황에 있다. 그러나, 두 개의 클록들 사이에 (초기) 오프셋이 일반적으로 존재할 것이다. 이러한 오프셋은 특별히 결정 및 보상된다. 특히, (전달) 지연 시간 또한 보상된다. 특히, 지연 시간은 구체적으로 설정되어야 하지는 않지만, 오프셋과 함께 자동으로 보상된다.
오프셋 및 지연은 갱신 매커니즘을 통해 슬레이브 클록을 설정함으로써 보상된다. 이러한 갱신 메커니즘은 데이터 클록의 주기 시간을 고려한다. 데이터 클록의 하나 이상의 완료 주기 시간들이 스킵된다. 여기서, 안정된 상황이 유지되고 마스터 클록과 슬레이브 클록 사이에 드리프트가 존재하지 않는다.
오프셋, 특히 지연 보상된 오프셋은 이제 마스터 클록의 주기 내에 있다. 드리프트가 제로인 것에 의해, 클록들이 이제 잠금 상태가 되고, 마스터 클록과 슬레이브 클록이 동기화된다. 시간에 걸쳐 이러한 동기화를 유지하기 위해, 적응식 보상이 수행될 수 있다.
바람직하게는, 클록들은 단계-기반 방식으로 동기화된다. 이러한 단계-기반 방식의 제 1 단계인, 분석 단계에서, 두 개의 클록들의 드리프트가 결정된다. 제 2 단계인, 드리프트 보상 단계에서, 드리프트가 보상된다. 특히, 드리프트는 상기에 기술된 슬레이브 클록의 단일 갱신에 대해 보상된다. 이러한 드리프트 보상 단계에서 드리프트 보상 후, 마스터 클록 및 슬레이브 클록은 안정된 상황에 있고, 따라서 이들 두 개의 클록들 사이에 드리프트가 존재하지 않는다. 제 3 단계인, 오프셋 보정 단계에서, 오프셋이 결정 및 보상된다. 특히, 또한 (전달) 지연 시간이 이러한 오프셋 보상 단계에서 보상된다. 클록들은 이제 잠금 상태이고, 마스터 클록 및 슬레이브 클록은 동기화된다. 시간에 걸쳐 이러한 동기화를 유지하기 위해, 적응식 보상은 제 4 단계, 적응식 보상 단계에서 수행될 수 있다.
상기에 언급된 바와 같이, 본 발명은, 두 개의 클록들이 최종적으로 수렴하고 동기화될 때까지 그들을 적응시키기 위해, 처음에 동기화, 계속적인 드리프트 보상, 또는 제어-루프를 달성하기 위해 적응식 방식을 사용하지 않고, 바람직하게는 상기 단계-기반 방식을 사용한다. 이러한 결정론적 방식에 따라, 드리프트뿐만 아니라 오프셋이 직접 결정되고 명확하게 보상된다. 이러한 방식으로, 클록들의 동기화가 단시간에 달성될 수 있다.
바람직하게는, 슬레이브 클록에 적용된 변경은 슬레이브 클록의 정수배이다. 이러한 방식에서, 클록-에지들은 제자리에 고정되고 단지 카운터 값(시간)만이 변화한다. 드리프트를 사용하여 최대 요구된 보정 시간은 슬레이브 클록의 주기 시간의 절반이다.
예를 들면, 슬레이브 클록의 주기 시간이 1s이고 오프셋이 5.5s인 경우, 다섯 개의 주기들이 스킵된다. 이는, 슬레이브 클록의 주기의 다섯 배(상기 언급된 슬레이브 클록의 정수배인)의 변화가 적용된다. 따라서, 시간 1s의 다섯배, 즉, 5s의 변화가 적용된다. 따라서, 보정된 오프셋은 단지 1초의 절반(5.5s 빼기 5s)이고, 이는 슬레이브 클록의 주기 시간의 절반이다.
바람직하게는, 슬레이브 클록(즉, 제 2 네트워크 드라이브의 제 2 클록)은 데이터 클록, 특히 시간에 민감한 데이터 클록이다. 슬레이브는 비결정론적 네트워크를 통해 데이터를 송신하기 위해 이러한 데이터 클록을 사용한다. 더욱이, 마스터 클록은 시간에 민감한 마스터 클록으로서 설계된다. 본 발명에 따라 서로로부터 클록들의 각각을 분리함으로써, 슬레이브의 데이터 클록은 슬레이브의 임의의 다른 클록으로부터 분리될 수 있다.
바람직하게는, 데이터 클록은 슬레이브의 시스템/로컬 클록으로부터, 특히 슬레이브의 CPU 클록으로부터 분리될 수 있다. 따라서, 데이터 클록에 의해 특징화되는, 슬레이브의 시간에 민감한 데이터 도메인은, 시스템 클록, 로컬 클록, 또는 CPU 클록에 의해 특징화되는, 슬레이브의 로컬 클록 도메인으로부터 개별적으로 분리 및 조정될 수 있다.
바람직하게는, 시간에 민감한 데이터는 비결정론적 네트워크를 통해 송신된다. 특히, 시간 임계적 데이터는 비결정론적 네트워크를 통해 송신된다. 특히, 제 2 네트워크 디바이스는 비결정론적 네트워크를 통해 상기 시간에 민감한 데이터를 송신한다. 예를 들면, 시간에 민감한 데이터는 제 2 네트워크 디바이스로부터 제 3 네트워크 디바이스로 송신될 수 있다. 제 3 네트워크 디바이스는 제 2 네트워크 디바이스와 동일한 방식으로 제 1 네트워크 디바이스, 즉, 마스터와 동기화된다. 이러한 방식으로, 제 2 및 제 3 네트워크 디바이스의 클록들이 또한 동기화된다. 따라서, 마스터 클록과 동기화되는 슬레이브 클록은 특히 시간에 민감한 데이터 클록이다. 일반적으로 마스터 클록 또는 마스터는 특히 시간에 민감한 데이터 마스터 클록 디바이스이다.
시간 임계적 데이터는 낮은 레이턴시 및/또는 시간에 민감한 데이터일 수 있다. 시간에 민감한 데이터는 또한 이벤트 구동된 데이터, 예를 들면, 측정 또는 투표 데이터(voting data)일 수 있다. 이러한 데이터는 예를 들면, 비결정론적 네트워크를 통해 전자 제어 유닛들(ECU) 사이에 송신될 수 있다.
바람직하게는, 슬레이브 클록과 마스터 클록 사이의 드리프트를 결정하는 것은 다음 단계들을 포함한다. 마스터는 슬레이브에 두 개의 동기화 메시지들을 송신한다. 마스터는 제 1 송신 시간에 제 1 동기화 메시지를 전송한다. 슬레이브는 제 1 수신 시간에 상기 제 1 동기화 메시지를 수신한다. 마스터는 제 2 송신 시간에 제 2 동기화 메시지를 전송한다. 슬레이브는 제 2 수신 시간에 제 2 동기화 메시지를 수신한다. 마스터 클록과 슬레이브 클록 사이의 드리프트는 제 1 및 제 2 수신 시간뿐만 아니라 제 1 및 제 2 송신 시간을 고려하여 결정된다.
바람직하게는, 드리프트는 제 1 및 제 2 수신 시간의 차이를 제 1 및 제 2 송신 시간 사이의 차이로 나눈 것으로 결정된다. 특히, 드리프트는 다음 수식에 의해 결정된다:
Figure 112017057377719-pct00001
바람직하게는, 슬레이브 클록과 마스터 클록 사이의 오프셋은 지연/응답 요청에 의해 결정된다. 마스터는 제 3 송신 시간에 제 3 동기화 메시지를 송신하고, 슬레이브는 제 3 수신 시간에 제 3 동기화 메시지를 수신한다. 나중에, 슬레이브는 제 4 송신 시간에 지연 요청을 송신하고 마스터는 제 4 수신 시간에 지연 요청을 수신한다. 오프셋 및 지연 시간은 제 3 수신 시간, 제 3 송신 시간, 제 4 송신 시간 및 제 4 수신 시간에 의해 결정된다.
본 발명은 여기서 첨부하는 도면들을 참조하여 예로서 더 기술될 것이다.
도 1은 본 발명에 따른 방법의 바람직한 실시예를 실행하도록 설계되는 제 1, 제 2, 및 제 3 네트워크 디바이스를 갖는 비결정론적 네트워크를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 방법의 바람직한 실시예를 플로차트로서 개략적으로 도시하는 도면.
도 1에서, 무선 네트워크로서 설계되는 비결정론적 네트워크는 1로서 개략적으로 도시되고 지정된다.
제 1 네트워크 디바이스는 마스터(100)이다. 마스터(100)는 마스터 클록을 나타내고 특히 시간에 민감한 마스터 클록 디바이스로서 구성된다. 무선 네트워크(1)에서 모든 다른 네트워크 디바이스들은 마스터 클록(100)에 의해 동기화되어야 한다. 마스터에 의해 분배된, 시간 또는 시간 신호 각각은 절대 시간이다. 특히, 마스터(100)의 이러한 절대 시간은 시각(TOD)이다.
이러한 특별한 예에서, 무선 네트워크에 참여하는 두 개의 다른 네트워크 디바이스들, 제 2 네트워크 디바이스(200) 및 제 3 네트워크 디바이스(300)가 존재한다. 제 2 네트워크 디바이스(200) 및 제 3 네트워크 디바이스(300)는 유사하게 구성되고 동일한 구성 요소들을 포함한다. 하기에, 제 2 네트워크 디바이스(200) 및 그의 구성 요소들만이 상세히 설명된다. 유사하게 제 3 네트워크 디바이스(300)에 대해 설명이 유효하다. 제 3 네트워크 디바이스(300)에 대한 참조들이 후속 기술에서 괄호들 안에 제공된다.
네트워크 디바이스들(200(300))의 각각은 로컬 클록 도메인(210(310))을 포함한다. 로컬 클록 도메인(210(310))은 네트워크 디바이스들(200(300))의 시스템 클록 및/또는 로컬 클록을 각각 나타낸다. 로컬 클록 도메인(210(310)) 내에서 내부 소프트웨어(IS)가 실행된다. 특히, 내부 소프트웨어(IS)는 네트워크 디바이스들(200(300))의 운영 체계이다. 시스템/로컬 클록(XO)은 특히 발진기로 제공된다. 이러한 시스템/로컬 클록(XO)은 특히 네트워크 디바이스들(200(300))의 CPU 클록이다.
또한, 네트워크 디바이스들(200(300))은 시간에 민감한 데이터 클록 도메인들(201a, 201b(301a, 301b))을 포함한다. 각각의 시간에 민감한 데이터 클록 도메인(201a, 201b)은 시간에 민감한 데이터 클록이라고 불리는 그 자신의 클록을 포함한다. 특히, 이러한 시간에 민감한 데이터 클록은 또한 제어된 수정 발진기(VCXOa, VCXOb) 각각에 의해 제공된다. 시간에 민감한 데이터 클록 도메인들(201a, 201b(301a, 301b))의 시간에 민감한 데이터 클록들(VCXOa, VCXOb)이 로컬 클록 도메인(210(310))의 시스템 클록(XO)으로부터 분리된다.
특히, 시간에 민감한 데이터 클록 도메인들(201a, 201b, 301a, 301b)이 동일한 방식으로 모두 구성되고 동일한 구성 요소들을 포함한다.
이러한 예에서, 제 2 네트워크 디바이스(200)와 제 3 네트워크 디바이스(300) 사이의 시간에 민감한 데이터는 무선 네트워크(1)를 통해 교환되어야 한다. 이러한 데이터 교환에 대하여, 제 2 및 제 3 네트워크 디바이스들(200, 300)은 제 1 네트워크 디바이스(100)와 동기화되어야 한다. 따라서, 네트워크 디바이스들(100, 200, 300)은 본 발명에 따라 방법의 바람직한 실시예를 실행하도록 구성된다.
로컬 클록 도메인들(210, 310)의 시스템/로컬 클록들은 마스터 클록(100)과 동기화되지 않는다. 대신에, 시간에 민감한 데이터 클록 도메인들(201a, 201b, 301a, 301b)의 시간에 민감한 데이터 클록들(VCXOa/VCXOb)이 마스터 클록(100)과 동기화된다. 따라서, 로컬 클록 도메인들(210, 310)의 시스템/로컬 클록들은 시간에 민감한 데이터 클록 도메인들(201a, 201b, 301a, 301b)의 조정 가능한 클록들로부터 분리된다.
제어 로직, 예를 들면, 로컬 클록 도메인(210(310))에서 구동하는 운영 체계(IS)에 의해 및 시간 임계적 부분들, 즉, 시간에 민감한 데이터 클록 도메인(201a, 201b(301a, 301b))에서 구동하는 시간에 민감한 데이터에 의해, 별개의 이점들이 달성될 수 있고 책임들이 분할될 수 있다. 이러한 방식으로, 단일 네트워크 디바이스(200(300))에서 상이한 레이트들에서 다수의 시간에 민감한 데이터 클록들을 달성하고 로컬/시스템 클록(XO)이 안정되게 유지한다는 것을 확실하게 하는 것이 가능하다.
시간에 민감한 데이터는 예를 들면, 투표 데이터의 측정과 유사한 이벤트 구동 데이터일 수 있다. 예를 들면, 시간에 민감한 데이터는 측정들, 오디오, 비디오, 센서들, 및/또는 모터 위치 지정에 관련된 데이터를 포함할 수 있다.
도 1의 특별한 예에서, 제 2 및 제 3 네트워크 디바이스들(200, 300)은 무선 네트워크(1)를 통해 서로와 통신하는 전자 제어 유닛들(EC)이다. 특히, 제 2 네트워크 디바이스(200)는 센서들에 의해 송신된 신호들을 수신한다. 시간에 민감한 데이터 클록 도메인들(201a, 201b)의 각각은 아날로그 대 디지털 컨버터(A/Da, A/Db)를 각각 포함한다. 아날로그 대 디지털 컨버터(A/Da, A/Db)는 센서들에 의해 수신된 측정 신호들을 디지털화한다. 이들 디지털화된 신호들은 각각 시간에 민감한 데이터 또는 시간 임계적 데이터이고, 무선 네트워크(1)를 통해 제 3 네트워크 디바이스(300)와 교환될 것이다.
특히, 제 3 네트워크 디바이스(300)는 제 2 네트워크 디바이스(200)에 의해 전송된 수신된 시간에 민감한 데이터를 처리한다. 아날로그 대 디지털 컨버터(A/Da, A/Db)에 의해, 시간에 민감한 데이터 클록 도메인들(301a, 301b)은 디지털화된 신호들을 아날로그 신호들로 다시 변환할 수 있다. 이들 디지털화된 신호들은 제 3 네트워크 디바이스(300)의 출력일 수 있고 다른 구성 요소들을 제어하기 위해 사용될 수 있다.
다음의 특별한 예에서, 시간에 민감한 데이터 클록 도메인(201a) 및 시간에 민감한 데이터 클록 도메인(301a) 사이의 시간에 민감한 데이터는 무선 네트워크(1)를 통해 교환되어야 한다. 이러한 데이터 교환에 대하여, 시간에 민감한 데이터 클록 도메인(201a) 및 시간에 민감한 데이터 클록 도메인(301a)의 시간에 민감한 데이터 클록들(VCXOa)은 본 발명에 따른 방법의 바람직한 실시예에 따라 마스터 클록(100)과 동기화되어야 한다. 다음에, 시간에 민감한 데이터 클록 도메인(201a)의 시간에 민감한 데이터 클록(VCXOa)이 마스터 클록(100)과 동기화되는 방법이 설명된다. 다음의 설명은 유사하게 시간에 민감한 데이터 클록 도메인(201a)의 동기화에 대해 유효하다.
간략함의 이유로, 다음의 설명에서 시간에 민감한 데이터 클록은 슬레이브 클록(VCXOa)이라 칭해지고, 시간에 민감한 데이터 클록 도메인(201a)은 슬레이브(201a)라고 칭해진다. 교환되어야 하는 시간에 민감한 데이터는 간단하게 교환 데이터라고 칭해진다.
마스터(100)는 적절한 데이터, 특히 적절한 신호들, 메시지들 및/또는 요청들을, 슬레이브로 송신한다. 바람직하게는, 이러한 데이터는 데이터 패킷들의 형태로 교환된다. 다음의 설명에서, 이들 적절한 데이터 및/또는 적절한 데이터 패킷들은 동기화 데이터라고 칭해진다.
마스터(100)는 이들 동기화 데이터를 슬레이브(201a)의 타임스탬프 섹션(Ta)으로 송신 또는 전송하고 그 반대도 마찬가지다. 이들 신호들에 의해, 마스터 클록(100)과 슬레이브 클록(VCXOa) 사이의 오프셋뿐만 아니라 드리프트는 본 발명에 따라 결정된다. 타임스탬프 섹션(Ta)은 로컬 클록 도메인(210)에서 서보 제어(SCa)와 통신한다. 서보 제어(SCa)는 슬레이브 클록(VCXOa)을 제어 및 조정하고 드리프트 및 오프셋에 대해 보상한다.
본 발명에 따른 슬레이브 클록(VCXOa)과 마스터 클록(100)의 동기화 방법은 도 2에 관하여 상세히 설명될 것이다.
시간에 민감한 데이터 클록 도메인(201a)의 슬레이브 클록들(VCXOa)이 마스터 클록(100)과 동기화되는 경우, 교환 데이터는 제 2 및 제 3 네트워크 디바이스(200, 300) 사이에 교환될 수 있다. 슬레이브(201a)의 슬레이브 클록(VCXOa)은 동기화된 시간 또는 시간 신호를 아날로그 대 디지털 컨버터(A/Da)로 송신한다. 아날로그 대 디지털 컨버터(A/Da)는 타임스탬프에 따라 교환 데이터를 샘플 섹션(Sa)에 송신한다. 샘플 섹션(Sa)은 교환 데이터를 로컬 클록 도메인(210)의 패킷화 섹션(P)으로 송신한다. 패킷화 섹션(P)에서, 교환 데이터가 송신을 위해 준비된다. 특히 교환 데이터는 패킷들로 분할된다.
교환 데이터는 데이터 송신 클록 도메인(220)을 통해 제 3 네트워크 디바이스(300)로 전송된다. 데이터 송신 클록 도메인(220)은 자신의 클록, 물리적 패킷 변환 및/또는 물리적 데이터 변환을 위해 사용되는 데이터 송신 클록을 포함한다. 교환 데이터 외에, 마스터(100)로 및 마스터(100)로부터의 동기화 데이터 또한 데이터 송신 클록 도메인(220)에서 전송 및 수신된다.
네트워크 디바이스(300)는 그의 송신 클록 도메인(320)을 통해 전송된 교환 데이터를 수신한다. 로컬 클록 도메인(310)의 패킷화 섹션(P)에서, 교환 데이터는 파싱, 즉 구문 분석(syntactic analysis)에 의해 언팩될 수 있다. 언팩된 교환 데이터는 패킹화 섹션(P)으로부터 시간에 민감한 데이터 클록 도메인(301a)의 샘플 센셕(Sa) 및 디지털 대 아날로그 컨버터(D/Aa)로 송신된다. 슬레이브(301a)의 슬레이브 클록(VCXOa)은 동기화된 시간 또는 시간 신호를 디지털 대 아날로그 컨버터(D/Aa)로 송신한다.
상기 설명은 시간에 민감한 데이터 클록 도메인들(201b, 301b)의 타임스탬프 섹션(Tb), 서보 제어(SCb), 샘플 섹션(Sb), 및 전압 제어된 수정 발진기(VCXOb)에 대해 유사한 방식으로 유효하다.
모든 시간에 민감한 데이터 클록들(VCXOa, VCXOb)은 마스터, 특히 마스터의 절대 시간과 관계가 있다. 이러한 관계는 로컬 클록 도메인(210(310))에서 서보 제어들(SCa, SCb)에 의해 유지된다. 마스터의 절대 시간으로서 시각에 의해, 다수의 비결정론적 네트워크들 사이, 특히 다수의 무선 네트워크들 사이에 시간에 민감한 데이터를 송신하는 것이 가능하다. 이들 비결정론적 네트워크들, 특히 무선 네트워크들의 각각은 도 1에 도시된 무선 네트워크(1)와 유사하게 구성될 수 있다. 각각의 무선 네트워크는 그의 자신의 마스터 클록을 제공받는다.
도 2는 슬레이브 클록(VCXOa) 및 마스터 클록(100)이 동기화되는 본 발명의 바람직한 실시예를 플로차트로서 개략적으로 도시한다. 클록들(VCXOa, 100)은 단계 기반 방식으로 동기화된다. 도 2의 플로차트는 일반적으로 제 1 네트워크 디바이스(100)와 제 2 네트워크 디바이스(200) 사이, 및 특히 시간에 민감한 마스터 클록 디바이스(100)와 시간에 민감한 데이터 클록 도메인(201)의 슬레이브 사이에 각각 교환된 동기화 데이터를 나타낸다.
수직 축들은 마스터 및 슬레이브가 언제 동기화 데이터를 서로에게 송신하는지를 나타내는 시간 축들이다. 왼쪽 시간 축은 마스터를 나타내고, 오른쪽 시간 축은 슬레이브를 나타낸다.
도 2a는, 마스터 클록과 슬레이브 클록 사이의 드리프트가 결정되는, 본 발명에 따른 방법의 바람직한 실시예의 제 1 단계(분석 단계)를 나타낸다.
제 1 송신 시간(T1master)에, 마스터는 제 1 동기화 메시지(sync1)를 동기화 데이터로서 슬레이브로 송신한다. 제 1 수신 시간(T1slave)에, 슬레이브는 제 1 동기화 메시지(sync1)를 수신한다.
제 2 송신 시간(T2master)에, 마스터는 제 2 동기화 메시지(sync2)를 동기화 데이터로서 슬레이브로 송신한다. 제 2 수신 시간(T2slave)에, 슬레이브는 제 2 동기화 메시지(sync2)를 수신한다.
드리프트는 제 1 수신 시간(T1slave), 제 2 수신 시간(T2slave), 제 1 송신 시간(T1master) 및 제 2 송신 시간(T2master)을 고려하여 결정된다. 바람직하게는, 드리프트는 수신 시간차와 송신 시간차 사이의 비율로서 결정된다. 바람직하게는, 드리프트는 다음 수식에 따라 결정된다:
Figure 112017057377719-pct00002
제 2 단계(드리프트 보상 단계)에서, 드리프트는 슬레이브에서 보상된다. 특히, 타임스탬프 섹션(Ta)은 이러한 결정된 드리프트를 서보 제어(SCa)로 송신한다. 서보 제어(SCa)는 그에 따라서 전압 제어된 수정 발진기(VXCOa)를 제어해서, 드리프트가 보상된다. 슬레이브 및 마스터는 안정된 상황에 있다.
동기화 메시지들 중에, 마스터는 팔로우-업 메시지들을 슬레이브로 또한 송신할 수 있다. 팔로우-업 메시지들은, 마스터가 동기화 메시지들을 슬레이브로 전송한 정확한 시간인, 정보를 포함한다. 따라서, 제 1 팔로우-업 메시지(follow1)는 정확한 제 1 송신 시간(T1master)을 포함한다. 제 2 팔로우-업 메시지는 정확한 제 2 송신 시간(T2master)을 포함한다.
도 2b는, 마스터 클록(100)과 슬레이브 클록(VXCOa) 사이의 오프셋이 결정 및 보상되는, 본 발명에 따른 방법의 바람직한 실시예의 제 3 단계(오프셋 보정 단계)를 나타낸다.
제 3 송신 시간(T3master)에, 마스터는 제 3 동기화 메시지(sync3)를 동기화 데이터로서 슬레이브로 송신한다. 제 3 수신 시간(T3slave)에, 슬레이브는 제 3 동기화 메시지(sync3)를 수신한다.
제 3 송신 시간(T3master) 및 제 3 수신 시간(T3slave) 사이에 다음의 관계가 존재한다:
Figure 112017057377719-pct00003
Tdelay는 지연 시간, 즉, 마스터와 슬레이브 사이에 데이터(특히 동기화 데이터)를 송신하기 위해 걸리는 시간이다.
정확한 제 3 송신 시간(T3master)이 제 3 팔로우-업 메시지(follow3) 중에 전달될 수 있다.
제 4 송신 시간(T4slave)에, 슬레이브는 지연 요청(delay1)을 마스터에 송신한다. 제 4 수신 시간(T4master)에, 마스터는 지연 요청(delay1)을 수신한다. 수신 시간(T4master)에 지연 요청을 수신한 후, 마스터는 지연 요청(delay1)에 대한 응답으로서 지연 응답(delay2)을 슬레이브로 (즉각적으로) 송신한다.
지연 시간과 제 4 수신 시간(T4master) 사이에 다음의 관계가 존재한다:
Figure 112017057377719-pct00004
여기서:
Figure 112017057377719-pct00005
이러한 관계는 지연이 대칭적이라는 것, 즉 마스터로부터 슬레이브로의 데이터 송신에 대한 평균 시간이 슬레이브로부터 마스터로의 데이터 송신에 대한 평균 시간과 동일하다는 것 및 이러한 평균 시간이 일정하거나 시간에 따라 무시해도 좋을 정도로 변한다는 것이라는 가정에 대응한다.
상기 관계들에 의해, 오프셋이 결정될 수 있다. 오프셋은 바람직하게는 제 3 수신 시간(T3slave), 제 3 송신 시간(T3master), 제 4 송신 시간(T4slave), 및 제 4 수신 시간(T4master)을 고려하여 결정된다. 바람직하게는, 오프셋은 다음 수식들에 따라 결정된다:
Figure 112017057377719-pct00006
여기서:
Figure 112017057377719-pct00007
결정된 오프셋(및 그에 따른 지연)에 의해, 오프셋(및 그에 따른 지연)은 드리프트와 유사하게 보상될 수 있다. 본 발명에 따른 방법에 의해, 슬레이브 클록에 대한 드리프트, 오프셋 및 지연을 매우 순조롭고 빠르게 보정하는 것이 가능하다.
드리프트가 제 2 수신 시간(T2slave) 후 빠르게 보상될 수 있는 경우 또는 단지 최소 드리프트가 결정된 경우, 제 3 동기화 메시지(sync3)를 송신하는 것이 필요하지 않을 것이다. 이러한 경우, 제 2 송신 시간(T2master) 및 제 2 수신 시간(T2slave)은 지연 및 오프셋 계산에 대한 입력으로서 사용된다. 이러한 경우, 제 3 송신 시간(T3master)이 제 2 송신 시간(T2master)으로 교체되고, 제 3 수신 시간(T3slave)이 상기 수식들에서 제 2 수신 시간(T2slave)으로 교체된다:
Figure 112017057377719-pct00008
여기서:
Figure 112017057377719-pct00009
따라서, 오프셋은 제 2 수신 시간(T2slave), 제 2 송신 시간(T2master), 제 4 송신 시간(T4slave), 및 제 4 수신 시간(T4master)을 고려하여 결정된다.
본 발명에 따른 방법에 의해, 슬레이브는 보정 기간 내에 있도록 설정되고, 슬레이브 및 마스터의 클록들은 동기화된다. 시간에 걸쳐 동기화를 유지하기 위해, 적응식 보상이 제 4 단계(적응식 보상 단계)에서 적용될 수 있다. 이러한 적응식 보상은 드리프트를 사용하여 주기적 오프셋에서 마지막에 보상을 처리한다. 적응식 보상 중에, 제어된 수정 발진기(VXCOa)는 그에 따라 서보 제어(SCa)에 의해 제어된다.
본 발명에 따라 로컬 클록 도메인(210)의 시스템/로컬 클록(VXCO) 및 시간에 민감한 데이터 클록 도메인(201a)의 조정 가능한 슬레이브 클록(VXCOa)의 분할 및 분리에 의해, 서보 제어(SCa)는 동기화 데이터의 수신 시간들에 의해 영향받지 않거나 트리거되지 않는다. 동기화 데이터는 오프셋 및 드리프트를 결정하기 위한 정보를 전달한다. 서보 제어(SCa)는 그 자신의 도메인, 시간에 민감한 데이터 클록 도메인(201a)로부터 분리된 로컬 클록 도메인, 및 데이터 송신 클록 도메인(220)에서 구동한다. 서보 제어(SCa)는 오프셋 및 드리프트 정보를 사용한다. 이러한 분리는 네트워크 지터 수행으로부터 더 독립적인 서보 제어(SCa)를 수행한다.
예를 들면, 마스터 클록의 절대 시간이 35.7초이고 슬레이브 클록의 시간이 25s인 경우, -10.7s의 (오프셋+Tdelay) 값은 오프셋 및 지연 시간에 대해 결정된다. 슬레이브 클록의 주파수는 예를 들면
Figure 112017057377719-pct00010
이고 대응하는 주기 시간은:
Figure 112017057377719-pct00011
.
따라서, 오프셋(및 지연 시간)을 보상하기 위해,
Figure 112017057377719-pct00012
의 보정이 결정되고, 즉, 513608 주기들의 조정이 적용되어야 한다.
드리프트를 보상하기 위해,
Figure 112017057377719-pct00013
의 보정이 결정된다.
본 발명에 따른 방법에 의해, 마스터 클록과 슬레이브 클록 사이의 동기화가 적응식 방식, 계속적인 드리프트 보상, 또는 제어-루프에 의한 것보다 빠른 짧은 시간량 안에 달성될 수 있다.
본 발명에 따라 마스터 클록에 대해 슬레이브 클록을 잠금하기 위해, 세 개의 동기화 메시지들, (적어도) 하나의 팔로우-업 메시지, 하나의 지연 요청/응답 시퀀스 및 마지막 주기 내에서 드리프트에 대한 시간이 필요하다.
예를 들면, 1초당 네 번, 예를 들면, 각각 250ms로 전송된 동기화 메시지들에 의해, 세 개의 동기화 메시지들이 750ms의 시간을 필요로 한다.
지연 요청 및 지연 응답은 지연 시간 각각에서 교환된다. 따라서, 하나의 지연 요청/응답 시퀀스는 지연 시간들의 두 배의 시간들이 필요하다. 일반적인 지연 시간은 1ms이다.
20 ppm(parts per million)의 드리프트에 의해, 마지막 주기 내 드리프트에 대한 시간은:
Figure 112017057377719-pct00014
따라서, 슬레이브 클록 및 마스터 클록을 동기화하기 위한 시간은 979,8ms이다.
드리프트가 제 2 수신 시간(T2slave)후 빠르게 보상될 수 있는 경우 또는 단지 최소 드리프트가 결정된 경우, 및 따라서,제 3 동기화 메시지(sync3)를 송신할 필요가 없는 경우, 동기화는 더 빠르게 달성될 것이다. 이러한 경우, 단지 두 개의 동기화 메시지들이 전송되어야 한다. 따라서, 슬레이브 클록 및 마스터 클록을 동기화하기 위한 시간은 250ms 내지 729.8ms로 감소된다.

Claims (12)

  1. 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법으로서,
    각각의 네트워크 디바이스(100, 200)는 적어도 하나의 클록을 포함하고,
    제 1 네트워크 디바이스(100)는 적어도 하나의 클록을 포함하고, 제 2 네트워크 디바이스(200)는 적어도 2 개의 클록(XO, VCXOa, VCXOb)을 포함하고,
    상기 제 1 네트워크 디바이스(100)의 제 1 클록 및 상기 제 2 네트워크 디바이스(200)의 제 2 클록(VCXOa)은 오프셋만큼 다를 수 있고, 상기 오프셋은 드리프트로 인해 시간에 걸쳐 변할 수 있고,
    상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa)은 상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 동기화되어야 하는, 상기 방법에 있어서,
    상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa)은 상기 제 2 네트워크 디바이스(200)의 임의의 다른 클록들로부터 개별적으로 및 임의의 다른 네트워크 디바이스의 임의의 다른 클록으로부터 개별적으로 적응되고,
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 드리프트가 결정 및 보상되는 것을 특징으로 하는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 오프셋이 결정 및 보상되는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 상기 드리프트는 제 1 단계에서 결정되고,
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 상기 결정된 드리프트는 제 2 단계에서 보상되고,
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 상기 오프셋은 제 3 단계에서 결정 및 보상되는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  4. 제 3 항에 있어서,
    상기 오프셋을 보상하기 위해, 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa)에 변경이 적용되고, 상기 변경은 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa)의 주기의 정수배인, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa)은 데이터 클록인, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  6. 제 5 항에 있어서,
    상기 제 2 네트워크 디바이스(200)는 상기 데이터 클록(VCXOa) 및 시스템 클록(XO)을 포함하고, 상기 데이터 클록(VCXOa)은 상기 제 1 네트워크 디바이스 (100)의 상기 제 1 클록과 동기화하기 위해 상기 시스템 클록(XO)과는 별개로 조정되고, 상기 시스템 클록(XO)으로부터 분리된, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  7. 제 6 항에 있어서,
    상기 데이터 클록(VCXOa)을 특징으로 하는 상기 제 2 네트워크 디바이스(200)의 시간에 민감한 데이터 도메인(201a)은, 상기 시스템 클록(XO)을 특징으로 하는 상기 제 2 네트워크 디바이스(200)의 로컬 클록 도메인(210)으로부터 분리되고 상기 제 2 네트워크 디바이스(200)의 상기 로컬 클록 도메인(210)과는 별개로 조정되는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 네트워크 디바이스(200)는 네트워크를 통해 시간에 민감한 데이터를 송신하는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  9. 제 8 항에 있어서,
    상기 네트워크는 무선 네트워크, 버스 네트워크, 환상 네트워크(ring network), 성형 네트워크(star network), 또는 반이중 점-대-점 링크인, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 네트워크 디바이스(100)의 상기 클록 및 상기 제 2 네트워크 디바이스(200)의 상기 클록(VCXOa) 사이의 상기 드리프트를 결정하는 단계는 다음의 단계들:
    상기 제 1 네트워크 디바이스(100)가 제 1 송신 시간(T1master)에 제 1 동기화 메시지(sync1)를 송신하고 상기 제 2 네트워크 디바이스(200)가 제 1 수신 시간(T1slave)에 상기 제 1 동기화 메시지(sync1)를 수신하는 단계;
    상기 제 1 네트워크 디바이스(100)가 제 2 송신 시간(T2master)에 제 2 동기화 메시지(sync2)를 송신하고, 상기 제 2 네트워크 디바이스(200)가 제 2 수신 시간(T2slave)에 상기 제 2 동기화 메시지(sync2)를 수신하는 단계; 및
    상기 제 1 네트워크 디바이스(100)의 상기 제 1 클록과 상기 제 2 네트워크 디바이스(200)의 상기 제 2 클록(VCXOa) 사이의 상기 드리프트가 상기 제 1 수신 시간(T1slave), 상기 제 2 수신 시간(T2slave), 상기 제 1 송신 시간(T1master), 및 상기 제 2 송신 시간(T2master)를 고려하여 결정되는 단계를 포함하는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  11. 제 10 항에 있어서,
    상기 드리프트는 상기 제 1 수신 시간(T1slave)과 상기 제 2 수신 시간(T2slave) 사이의 차이를 상기 제 1 송신 시간(T1master)과 상기 제 2 송신 시간(T2master) 사이의 차이로 나눈 것으로서 결정되는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 네트워크 디바이스(100)의 클록 및 상기 제 2 네트워크 디바이스(200)의 상기 클록(VCXOa) 사이의 상기 오프셋을 결정하는 단계는 다음의 단계들:
    상기 제 1 네트워크 디바이스(100)가 제 3 송신 시간(T3master)에 제 3 동기화 메시지(sync3)를 송신하고 상기 제 2 네트워크 디바이스(200)가 제 3 수신 시간(T3slave)에 상기 제 3 동기화 메시지(sync3)를 수신하는 단계,
    상기 제 2 네트워크 디바이스(200)가 제 4 송신 시간(T4slave)에 지연 요청(delay1)을 송신하고, 상기 제 1 네트워크 디바이스(100)가 제 4 수신 시간(T4master)에 상기 지연 요청(delay1)을 수신하는 단계, 및
    상기 오프셋 및 지연 시간이 상기 제 3 수신 시간(T3slave), 상기 제 3 송신 시간(T3master), 상기 제 4 송신 시간(T4slave), 및 상기 제 4 수신 시간(T4master)에 의해 결정되는 단계를 포함하는, 네트워크 디바이스들(100, 200)의 클록들을 동기화하는 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170373881A1 (en) * 2016-06-27 2017-12-28 Qualcomm Incorporated Systems and methods for controlling isochronous data streams
EP3826240A1 (en) * 2016-08-02 2021-05-26 Maxcess Americas, Inc. Web handling system
US10334358B2 (en) * 2017-06-08 2019-06-25 Dts, Inc. Correcting for a latency of a speaker
US10897667B2 (en) 2017-06-08 2021-01-19 Dts, Inc. Correcting for latency of an audio chain
WO2020001504A1 (zh) * 2018-06-26 2020-01-02 华为技术有限公司 一种同步方法及装置
CN110649983B (zh) 2018-06-26 2021-08-03 华为技术有限公司 一种同步方法及装置
TWI780243B (zh) * 2018-10-23 2022-10-11 智邦科技股份有限公司 時鐘同步裝置及時鐘同步方法
JP6684409B1 (ja) * 2018-10-29 2020-04-22 豊美 中村 時刻同期システム
WO2020236164A1 (en) 2019-05-22 2020-11-26 Vit Tall Llc Multi-clock synchronization in power grids
CN113595668B (zh) * 2019-06-24 2022-08-02 腾讯科技（深圳）有限公司 一种时钟漂移处理的方法、网络功能网元及存储介质
DE102019125529B4 (de) * 2019-09-23 2021-04-01 Beckhoff Automation Gmbh Verfahren zur Zeitsynchronisation in einem Ethernet-basierten Netzwerk
US11265834B2 (en) * 2019-10-10 2022-03-01 Acer Incorporated Base stations and methods for time-sensitive networking (TSN) clock information delivery
JP7439474B2 (ja) 2019-11-25 2024-02-28 富士電機株式会社 プログラマブルコントローラシステムおよびモジュール
RU2738446C1 (ru) * 2020-05-18 2020-12-14 федеральное государственное бюджетное образовательное учреждение высшего образования "МИРЭА-Российский технологический университет" Синхронизация сетевого устройства для беспроводной связи, в частности сетевого терминала, в беспроводной сети
US11599090B2 (en) * 2020-09-30 2023-03-07 Rockwell Automation Technologies, Inc. System and method of network synchronized time in safety applications
CN113259081B (zh) * 2021-07-05 2021-09-28 中国人民解放军国防科技大学 一种跨时间域的数据同步系统及方法
RU2770459C1 (ru) * 2021-07-29 2022-04-18 Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации Система синхронизации ведомых генераторов
RU2771086C1 (ru) * 2021-07-29 2022-04-26 Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации Способ синхронизации ведомых генераторов

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100238917A1 (en) * 2009-03-17 2010-09-23 Silverman Matthew Aaron Clock synchronization

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3433071B2 (ja) * 1997-10-29 2003-08-04 富士通株式会社 クロック周波数同期装置
JP2000332802A (ja) * 1999-05-24 2000-11-30 Sony Corp 通信方法、通信システム、通信端末および中継装置
CA2401999A1 (en) * 2000-03-01 2001-09-13 Geir Monsen Vavik Transponder, including transponder system
EP1182457A1 (en) * 2000-08-17 2002-02-27 Mallinckrodt Baker B.V. Method and reagent for the analysis of blood samples, in particular for veterinary applications
US20020129290A1 (en) 2001-03-06 2002-09-12 Bruno Couillard Method and system for time synchronization
US7050420B2 (en) * 2001-03-21 2006-05-23 Broadcom Corporation System for maintaining synchronization between multiple asynchronous communication links
US7191354B2 (en) * 2001-03-29 2007-03-13 Nokia Corporation Method for synchronizing a first clock to a second clock, processing unit and synchronization system
JP2003022224A (ja) * 2001-07-09 2003-01-24 Fujitsu Ltd ネットワークを介して相互接続された複数の機器の連携動作の制御
JP2003158512A (ja) * 2001-11-21 2003-05-30 Nec Corp デジタル信号処理方式及びデータ処理装置
US7379480B2 (en) * 2003-01-16 2008-05-27 Rockwell Automation Technologies, Inc. Fast frequency adjustment method for synchronizing network clocks
US7613212B1 (en) * 2003-06-10 2009-11-03 Atrica Israel Ltd. Centralized clock synchronization for time division multiplexed traffic transported over Ethernet networks
US7415044B2 (en) * 2003-08-22 2008-08-19 Telefonaktiebolaget Lm Ericsson (Publ) Remote synchronization in packet-switched networks
JP2005253033A (ja) 2004-02-06 2005-09-15 Nippon Telegr & Teleph Corp <Ntt> 網同期装置、クロック伝達方法およびクロック伝達パケット網
US7768931B2 (en) * 2004-10-07 2010-08-03 Westerngeco L.L.C. Hardware-based network packet timestamps: improved network clock synchronization
EP2187619A1 (en) * 2008-11-05 2010-05-19 Harris Corporation Improved method, system and apparatus for synchronizing signals
US7971418B2 (en) * 2009-07-09 2011-07-05 Deere & Company Header with extendible cutter bar
EP2290870B1 (en) * 2009-09-01 2012-12-05 EPFL Ecole Polytechnique Fédérale de Lausanne Method for estimating and correcting a drift between clocks of a receiving transceiver and a corresponding emitting transceiver, and receiver for implementing said method
US8630314B2 (en) * 2010-01-11 2014-01-14 Faro Technologies, Inc. Method and apparatus for synchronizing measurements taken by multiple metrology devices
US8775849B2 (en) * 2010-05-10 2014-07-08 Ikanos Communications, Inc. Systems and methods for transporting time-of-day information in a communication system
US8316155B2 (en) * 2010-12-17 2012-11-20 Microsoft Corporation Distributed robust clock synchronization
WO2012118178A1 (ja) * 2011-03-03 2012-09-07 日本電気株式会社 同期システム、同期方法、第一の同期装置、第二の同期装置及びコンピュータプログラム
KR101176798B1 (ko) * 2011-04-15 2012-08-24 주식회사 다산네트웍스 슬레이브 장치와 마스터 장치 간의 클락 동기화 방법
CN102853226A (zh) * 2011-06-29 2013-01-02 鸿富锦精密工业（深圳）有限公司 支撑装置
CN102237997B (zh) * 2011-07-08 2014-05-28 山东大学 一种链状以太网节点间的实时同步及动态补偿方法
JP2014146877A (ja) * 2013-01-28 2014-08-14 Ricoh Co Ltd 通信システム、及び時刻同期方法
CN104184571B (zh) * 2013-05-20 2019-04-23 中兴通讯股份有限公司 从时钟设备的时间修正方法及装置
DE102014105241A1 (de) * 2013-12-05 2015-06-11 Deutsche Post Ag Verriegelungseinheit, Gehäuse mit Verriegelungseinheit und Verfahren zum Entriegeln von ein oder mehreren Türen des Gehäuses
US11776053B2 (en) * 2014-09-07 2023-10-03 Codrut Radu Radulescu Synchronized exchange system
US10009862B1 (en) * 2017-09-06 2018-06-26 Texas Instruments Incorporated Bluetooth media device time synchronization

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100238917A1 (en) * 2009-03-17 2010-09-23 Silverman Matthew Aaron Clock synchronization

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