KR20080097005A - Semiconductor memory device and method of forming the same - Google Patents

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KR20080097005A KR1020070042054A KR20070042054A KR20080097005A KR 20080097005 A KR20080097005 A KR 20080097005A KR 1020070042054 A KR1020070042054 A KR 1020070042054A KR 20070042054 A KR20070042054 A KR 20070042054A KR 20080097005 A KR20080097005 A KR 20080097005A
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이호욱
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Abstract

A semiconductor memory device and a method for forming the same are provided to improve the TRDL (Last Data into Row free charge Time) fault of the semiconductor memory device by increasing the contact area of the storage electrode and storage contact. A semiconductor memory device comprises a bit line arranged on the semiconductor substrate task(BL); a storage contact which is arranged in order to contact with the side of the bit line(160); a storage electrode contacting with the upper side of the bit line and upper side of the storage contact. The upper side of the bit line is lower than that of the upper side of the storage contact. The top (upper portion) of the bit line comprises the mask pattern(155).

Description

반도체 메모리 소자 및 그 형성방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}Semiconductor memory device and method for forming the same {SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}

도 1은 6F2 셀 구조의 DRAM을 설명하기 위하여 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a DRAM having a 6F2 cell structure.

도 2a 내지 2i는 본 발명의 실시예에 따른 반도체 메모리 소자 및 그 형성방법을 설명하기 위한 단면도들이다.2A through 2I are cross-sectional views illustrating a semiconductor memory device and a method of forming the same according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

122: 스토리지 콘택 패드 125: 비트라인 콘택 패드122: storage contact pad 125: bitline contact pad

135: 비트 라인 콘택 140: 비트 라인 배선135: bit line contact 140: bit line wiring

155: 마스크 패턴 160: 스토리지 콘택155: mask pattern 160: storage contact

170: 스토리지 전극 180: 유전막170: storage electrode 180: dielectric film

190: 플레이트 전극190: plate electrode

본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 동작 특성이 향상된 반도체 메모리 소자 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of forming the same, and more particularly, to a semiconductor memory device having improved operating characteristics and a method of forming the same.

일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터를 갖는 단위 셀들의 집합으로 구성된다. 고집적의 디램 소자를 개발하기 위해서, 칩 크기의 감소가 중요하게 인식되고 있다. 칩 크기의 감소는 새로운 셀(cell) 구조에 의하여 실현될 수 있다. 새로운 셀 구조로서 6F2 구조가 제안되고 있다.In general, a DRAM is composed of a set of unit cells having one transistor and one capacitor. In order to develop a highly integrated DRAM device, reduction of chip size is important. The reduction in chip size can be realized by a new cell structure. As a new cell structure, a 6F2 structure has been proposed.

상기 6F2 구조는 커패시터의 스토리지 전극과 스토리지 콘택이 정확히 정렬(align)되지 않는다. 즉, 상기 스토리지 전극의 중심이 상기 스토리지 콘택의 중심과 일치하지 않는다. 따라서, 상기 스토리지 전극과 상기 스토리지 콘택의 접촉 면적이 중요시되고 있다. 상기 접촉 면적이 작아지면 접촉 저항이 증가하는 문제점이 발생한다. 상기 접촉 저항의 증가에 의하여, 신호 지연으로 동작 특성을 저하시키는 TRDL(Last Data into Row free charge Time) 불량이 유발될 수 있다.The 6F2 structure does not exactly align the storage electrode and the storage contact of the capacitor. That is, the center of the storage electrode does not coincide with the center of the storage contact. Therefore, the contact area between the storage electrode and the storage contact is important. If the contact area is small, there is a problem that the contact resistance increases. Increasing the contact resistance may cause a failure of last data into row free charge time (TRDL), which degrades operating characteristics due to signal delay.

본 발명의 목적은 접촉 저항이 감소된 반도체 메모리 소자 및 그 형성방법에 관한 것이다.SUMMARY OF THE INVENTION The present invention relates to a semiconductor memory device having a reduced contact resistance and a method of forming the same.

상기 반도체 메모리 소자는 반도체 기판 상에 일 방향으로 배열된 비트 라인, 상기 비트 라인의 측면과 접하도록 배열된 스토리지 콘택 및 상기 비트 라인의 상부면 및 상기 스토리지 콘택의 상부면과 접하는 스토리지 전극을 포함하되, 상기 비트 라인의 상부면은 상기 스토리지 콘택의 상부면보다 낮다.The semiconductor memory device may include a bit line arranged in one direction on a semiconductor substrate, a storage contact arranged to contact a side surface of the bit line, and a storage electrode contacting an upper surface of the bit line and an upper surface of the storage contact. The upper surface of the bit line is lower than the upper surface of the storage contact.

상기 비트 라인의 상부(upper portion)는 마스크 패턴을 포함하되, 상기 마스크 패턴은 상기 스토리지 콘택에 대하여 식각 선택성을 가질 수 있다.An upper portion of the bit line may include a mask pattern, and the mask pattern may have an etch selectivity with respect to the storage contact.

상기 마스크 패턴은 실리콘 질화막을 포함하며, 상기 스토리지 콘택은 폴리 실리콘을 포함할 수 있다.The mask pattern may include a silicon nitride layer, and the storage contact may include polysilicon.

상기 반도체 메모리 소자는 상기 비트 라인에 대하여 층간 이격되어 직교하는 워드 라인을 더 포함하되, 상기 반도체 기판은 상기 비트 라인 및 상기 워드 라인에 대하여 사선 방향으로 장축이 향하는 활성 영역을 포함할 수 있다.The semiconductor memory device may further include a word line that is orthogonally spaced apart from each other with respect to the bit line, and the semiconductor substrate may include an active region having a long axis directed diagonally with respect to the bit line and the word line.

상기 비트 라인은 비트 라인 배선 및 상기 비트 라인 배선의 양측에 배치된 스페이서를 포함하되, 상기 스토리지 콘택은, 상기 스페이서에 접하도록, 상기 비트 라인 사이에 자기 정렬되어 배치될 수 있다.The bit line may include a bit line wiring and a spacer disposed at both sides of the bit line wiring, and the storage contact may be arranged in a self-aligned manner between the bit lines to contact the spacer.

상기 반도체 메모리 소자의 형성방법은 반도체 기판 상에 일 방향으로 배열된 예비 비트 라인을 형성하는 것, 상기 예비 비트 라인의 측면과 접하는 스토리지 콘택을 형성하는 것, 상기 예비 비트 라인의 상부(upper portion)를 리세스하여 비트 라인을 형성하는 것 그리고 상기 비트 라인의 상부면 및 상기 스토리지 콘택의 상부면에 접하는 스토리지 전극을 형성하는 것을 포함하되, 상기 비트 라인들의 상부면은 상기 스토리지 콘택들의 상부면보다 낮게 형성된다.The method of forming the semiconductor memory device may include forming a preliminary bit line arranged in one direction on a semiconductor substrate, forming a storage contact in contact with a side surface of the preliminary bit line, and an upper portion of the preliminary bit line. Forming a bit line by recessing and forming a storage electrode in contact with an upper surface of the bit line and an upper surface of the storage contact, wherein the upper surface of the bit lines is lower than the upper surface of the storage contacts. do.

상기 예비 비트 라인들의 상부(upper portion)는 마스크 패턴을 포함하되, 상기 예비 비트 라인들의 상부를 리세스하는 것은 상기 마스크 패턴의 일부를 리세스하는 것을 포함할 수 있다.An upper portion of the preliminary bit lines may include a mask pattern, and recessing an upper portion of the preliminary bit lines may include recessing a portion of the mask pattern.

상기 마스크 패턴은 상기 스토리지 콘택에 대하여 식각 선택성이 있는 물질로 형성될 수 있다.The mask pattern may be formed of a material having an etching selectivity with respect to the storage contact.

상기 마스크 패턴은 실리콘 질화막으로 형성되며, 상기 스토리지 콘택은 폴 리 실리콘으로 형성될 수 있다.The mask pattern may be formed of a silicon nitride layer, and the storage contact may be formed of polysilicon.

상기 마스크 패턴의 일부를 리세스하는 것은 상기 스토리지 콘택을 마스크로 건식 식각 공정을 진행하는 것을 포함할 수 있다.Recessing a portion of the mask pattern may include performing a dry etching process using the storage contact as a mask.

상기 마스크 패턴의 일부를 리세스하는 것은 인산을 포함하는 용액을 사용하는 습식 식각을 진행하는 것을 포함할 수 있다.Recessing a portion of the mask pattern may include performing wet etching using a solution containing phosphoric acid.

상기 마스크 패턴의 일부를 리세스하는 것은 선택비를 가지는 슬러리를 사용하는 화학적 기계적 연마 공정을 진행하는 것을 포함할 수 있다.Recessing a portion of the mask pattern may include proceeding a chemical mechanical polishing process using a slurry having a selectivity.

상기 스토리지 콘택을 형성하는 것은 상기 예비 비트 라인을 덮는 콘택 물질막을 형성하는 것 그리고 상기 콘택 물질막에 평탄화 공정을 진행하여 상기 예비 비트 라인의 상부면을 노출하는 것을 포함하되, 상기 예비 비트 라인은 비트 라인 배선 및 상기 비트 라인 배선의 양측에 형성된 스페이서를 포함하며, 상기 스토리지 콘택은 상기 스페이서에 접하도록 형성될 수 있다.Forming the storage contact includes forming a contact material film covering the preliminary bit line and performing a planarization process on the contact material film to expose an upper surface of the preliminary bit line, wherein the preliminary bit line is a bit. And a spacer formed on both sides of a line wiring and the bit line wiring, and the storage contact may be formed to contact the spacer.

이하, 본 발명의 실시예에 따른 반도체 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, a semiconductor memory device and a method of forming the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. The invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.

도 1은 6F2 셀 구조의 DRAM을 설명하기 위하여 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a DRAM having a 6F2 cell structure.

도 1을 참조하면, 6F2 셀 구조 중 사선 배치 형태(diagonal array type)의 구조를 나타내고 있다. 일 방향으로 워드 라인들(WL)이 배열된다. 상기 워드 라인들(WL)에 직교하는 비트 라인들(BL)이 배열된다. 상기 워드 라인(WL)과 상기 비트 라인(BL)에 대하여 사선 방향으로 활성 영역들(ACT)이 배열된다. 상기 워드 라인들(WL) 상호 간의 거리는 최소 선폭F의 2배이고, 상기 비트 라인들(BL) 상호 간의 거리는 최소 선폭F의 3배이다. 따라서, 8F2 셀 구조에 비해 축소된 셀 크기가 구현될 수 있다. 상기 비트 라인들(BL)과 상기 워드 라인들(WL) 사이의, 상기 활성 영역들(ACT)의 양단에 실린더 형태의 스토리지 전극(SE)이 배치된다.Referring to FIG. 1, a structure of a diagonal array type of the 6F2 cell structure is illustrated. Word lines WL are arranged in one direction. Bit lines BL orthogonal to the word lines WL are arranged. Active regions ACT are arranged in an oblique direction with respect to the word line WL and the bit line BL. The distance between the word lines WL is two times the minimum line width F, and the distance between the bit lines BL is three times the minimum line width F. Thus, a reduced cell size can be realized compared to the 8F2 cell structure. A cylindrical storage electrode SE is disposed at both ends of the active regions ACT between the bit lines BL and the word lines WL.

도 2a 내지 2h는 본 발명의 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도들이다. 도 2a 내지 2h는 도 1의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도들이다.2A through 2H are cross-sectional views illustrating a method of forming a semiconductor memory device in accordance with an embodiment of the present invention. 2A-2H are cross-sectional views taken along the line II ′ of FIG. 1.

도 2a를 참조하면, 반도체 기판(100)에 활성 영역을 정의하는 소자분리막(105)이 형성된다. 상기 소자분리막(105)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 방법으로 형성될 수 있다. 상기 반도체 기판(100) 상에 상기 워드 라인들(WL)을 형성한 후, 상기 워드 라인들(WL) 사이를 채우는 제 1 층간 절연막(110)이 형성된다.Referring to FIG. 2A, an isolation layer 105 defining an active region is formed on the semiconductor substrate 100. The device isolation layer 105 may be formed by a shallow trench isolation (STI) method. After forming the word lines WL on the semiconductor substrate 100, a first interlayer insulating layer 110 is formed between the word lines WL.

도 2b를 참조하면, 상기 제 1 층간 절연막(110)을 관통하는 스토리지 콘택 패드(storage contact pad,122) 및 비트라인 콘택 패드(125)가 형성된다. 상기 스토리지 콘택 패드(122)는 상기 활성 영역의 소오스 영역에 접촉하며, 상기 비트라인 콘택 패드(125)는 상기 활성 영역의 공통 드레인 영역에 접촉한다. Referring to FIG. 2B, a storage contact pad 122 and a bit line contact pad 125 penetrating the first interlayer insulating layer 110 are formed. The storage contact pads 122 contact the source region of the active region, and the bitline contact pads 125 contact the common drain region of the active region.

도 2c를 참조하면, 상기 스토리지 콘택 패드(122) 및 상기 비트라인 콘택 패드(125)를 덮는 제 2 층간 절연막(130)이 형성된다. 상기 제 2 층간 절연막(130)에 상기 비트라인 콘택 패드(125)를 노출하는 콘택 홀을 형성한 후, 상기 콘택 홀을 채우는 비트 라인 콘택(135)이 형성된다. 상기 제 2 층간 절연막(130) 상에 상기 워드 라인들(WL)과 교차하는 비트 라인 배선(140) 및 마스크 패턴(155)이 형성된다. 상기 비트 라인 배선(140), 상기 마스크 패턴(155) 및 상기 비트 라인 콘택(135)은 동시에 형성될 수 있다. 상기 제 2 층간 절연막(130) 상에 상기 마스크 패턴(155)을 노출하는 제 3 층간 절연막(150)이 형성된다.Referring to FIG. 2C, a second interlayer insulating layer 130 covering the storage contact pad 122 and the bit line contact pad 125 is formed. After forming a contact hole exposing the bit line contact pad 125 in the second interlayer insulating layer 130, a bit line contact 135 filling the contact hole is formed. The bit line wiring 140 and the mask pattern 155 that cross the word lines WL are formed on the second interlayer insulating layer 130. The bit line wiring 140, the mask pattern 155, and the bit line contact 135 may be simultaneously formed. A third interlayer insulating layer 150 exposing the mask pattern 155 is formed on the second interlayer insulating layer 130.

도 2d를 참조하면, 상기 제 3 층간 절연막(150)을 일부 리세스하여 상기 마스크 패턴(157)의 상부 측면을 노출시킨다. 상기 마스크 패턴(155)의 상부 측면을 덮는 제 1 스페이서(157)가 형성된다. 상기 제 1 스페이서(157)를 형성하는 것은 상기 마스크 패턴(155)을 콘포멀(conformal)하게 덮는 실리콘 질화막을 형성하는 것 그리고 상기 실리콘 질화막에 이방성 식각 공정을 진행하는 것을 포함할 수 있다.Referring to FIG. 2D, a portion of the third interlayer insulating layer 150 is recessed to expose the upper side surface of the mask pattern 157. The first spacer 157 is formed to cover the upper side surface of the mask pattern 155. Forming the first spacer 157 may include forming a silicon nitride film conformally covering the mask pattern 155 and performing an anisotropic etching process on the silicon nitride film.

도 2e를 참조하면, 상기 마스크 패턴(155) 및 상기 제 1 스페이서(157)를 마스크로 제 2, 제 3 층간 절연막(130,150)에 식각 공정을 진행하여, 상기 스토리지 콘택 패드(122)가 노출된다. 상기 마스크 패턴(155) 및 상기 제 1 스페이서(157)는 상기 제 2, 제 3 층간 절연막(130,150)에 대하여 식각 선택성을 가질 수 있다. 예를 들면, 상기 마스크 패턴(155) 및 상기 스페이서(157)는 실리콘 질화막을 포함하며, 상기 제 2, 제 3 층간 절연막(130,150)은 실리콘 산화막을 포함할 수 있다. 상기 스토리지 콘택 패드(122)가 노출되면서, 상기 비트 라인 배선(140)의 측면을 덮는 제 2 스페이서(159)가 형성될 수 있다. 이에 의해, 예비 비트 라인(bl)은 상기 마스크 패턴(155), 상기 비트 라인 배선(140), 상기 제 1 스페이서(157) 및 상기 제 2 스페이서(159)를 포함한다.Referring to FIG. 2E, the storage contact pads 122 are exposed by etching the second and third interlayer insulating layers 130 and 150 using the mask pattern 155 and the first spacer 157 as a mask. . The mask pattern 155 and the first spacer 157 may have an etch selectivity with respect to the second and third interlayer insulating layers 130 and 150. For example, the mask pattern 155 and the spacer 157 may include a silicon nitride layer, and the second and third interlayer insulating layers 130 and 150 may include a silicon oxide layer. As the storage contact pad 122 is exposed, a second spacer 159 covering the side surface of the bit line interconnection 140 may be formed. As a result, the preliminary bit line bl includes the mask pattern 155, the bit line wiring 140, the first spacer 157, and the second spacer 159.

도 2f를 참조하면, 상기 예비 비트 라인(bl) 사이에 자기 정렬(self-align)되는 스토리지 콘택(160)이 형성된다. 상기 스토리지 콘택(160)을 형성하는 것은 상기 예비 비트 라인(bl)을 덮는 콘택 물질막을 형성하는 것 그리고 상기 콘택 물질막에 평탄화 공정을 진행하여 상기 예비 비트 라인(bl)의 상부면을 노출하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 스토리지 콘택(160)의 상부면은 상기 예비 비트 라인들(bl)의 상부면보다 약간 낮게 형성될 수 있다. 상기 스토리지 콘택(160)은 폴리 실리콘으로 형성될 수 있다.Referring to FIG. 2F, a storage contact 160 is self-aligned between the preliminary bit lines bl. Forming the storage contact 160 includes forming a contact material film covering the preliminary bit line bl and exposing a top surface of the preliminary bit line bl by performing a planarization process on the contact material film. It may include. The top surface of the storage contact 160 may be slightly lower than the top surfaces of the preliminary bit lines bl by the planarization process. The storage contact 160 may be formed of polysilicon.

도 2g를 참조하면, 상기 예비 비트 라인들(bl)의 상부(upper portion)를 식각하여 비트 라인(BL)이 형성된다. 이에 의해, 상기 비트 라인(BL)의 상부면은 상기 스토리지 콘택(160)의 상부면보다 낮을 수 있다. 상기 식각된 예비 비트 라인(bl)의 상부는 상기 마스크 패턴들(155)의 일부 및 상기 제 1 스페이서(157)의 일부일 수 있다.Referring to FIG. 2G, a bit line BL is formed by etching an upper portion of the preliminary bit lines bl. As a result, an upper surface of the bit line BL may be lower than an upper surface of the storage contact 160. An upper portion of the etched preliminary bit line bl may be part of the mask patterns 155 and part of the first spacer 157.

상기 마스크 패턴(155) 및 상기 제 1 스페이서(157)는 상기 스토리지 콘택(160)에 대하여 식각 선택성(etch selectivity)을 가질 수 있다. 여기서, a가 b에 대하여 식각 선택성(etch selectivity)을 가진다는 것은 b의 식각을 최소화하면서 a를 식각하는 것이 가능하거나 그 역을 의미한다. 예를 들면, 상기 마스크 패턴들(155) 및 상기 제 1 스페이서(157)는 실리콘 질화막을 포함하며, 상기 스토리지 콘택(160)은 폴리 실리콘을 포함할 수 있다.The mask pattern 155 and the first spacer 157 may have an etch selectivity with respect to the storage contact 160. Here, having a etch selectivity with respect to b means that it is possible to etch a while minimizing the etching of b. For example, the mask patterns 155 and the first spacer 157 may include a silicon nitride layer, and the storage contact 160 may include polysilicon.

상기 마스크 패턴(155)의 일부 및 상기 제 1 스페이서(157)의 일부를 식각하는 것은 상기 스토리지 콘택(160)을 마스크로 건식 식각 공정을 진행하는 것을 포함할 수 있다. 또는, 상기 마스크 패턴들(155)의 일부 및 상기 제 1 스페이서(157)의 일부를 식각하는 것은 인산(H3PO4)을 포함하는 용액을 사용하는 습식 식각 공정을 진행하는 것을 포함할 수 있다. 또는, 상기 마스크 패턴들(155)의 일부 및 상기 제 1 스페이서(157)의 일부를 식각하는 것은 선택비를 가지는 슬러리(slurry)를 사용하는 화학적 기계적 연마 공정을 진행하는 것을 포함할 수 있다.Etching a portion of the mask pattern 155 and a portion of the first spacer 157 may include performing a dry etching process using the storage contact 160 as a mask. Alternatively, etching part of the mask patterns 155 and part of the first spacer 157 may include performing a wet etching process using a solution containing phosphoric acid (H 3 PO 4 ). . Alternatively, etching part of the mask patterns 155 and part of the first spacer 157 may include performing a chemical mechanical polishing process using a slurry having a selectivity.

도 2h를 참조하면, 상기 비트 라인(BL)의 상부면 및 상기 스토리지 콘택(160)의 상부면에 접하는 실린더 형태의 스토리지 전극(170)이 형성된다. 상기 스토리지 콘택(160)과 상기 스토리지 전극(170)은 셀 구조로 인하여 정확하게 정렬되지 않을 수 있다. 따라서, 상기 스토리지 콘택(160)과 상기 스토리지 전극(170)의 접촉 면적은 상기 예비 비트 라인(bl)의 식각에 의하여 증가한다. 즉, 상기 스토리지 콘택(160)의 측면과 상기 스토리지 전극(170)이 접촉할 수 있다. 상기 접촉 면적이 증가함으로써, 접촉 저항이 감소할 수 있다. 이에 따라, 반도체 메모리 소자의 TRDL(Last Data into Row free charge Time) 불량을 개선할 수 있다.Referring to FIG. 2H, a cylindrical storage electrode 170 is formed to contact the upper surface of the bit line BL and the upper surface of the storage contact 160. The storage contact 160 and the storage electrode 170 may not be aligned correctly due to the cell structure. Therefore, the contact area between the storage contact 160 and the storage electrode 170 is increased by etching the preliminary bit line bl. That is, the side of the storage contact 160 and the storage electrode 170 may contact. By increasing the contact area, the contact resistance can be reduced. As a result, the failure of the last data into row free charge time (TRDL) of the semiconductor memory device can be improved.

도 2i를 참조하면, 상기 스토리지 전극(170)을 콘포멀하게 덮는 유전막(180)이 형성된다. 상기 유전막(180) 상에 플레이트 전극(190)이 형성된다. 이에 의해, 커패시터는 상기 스토리지 전극(170), 상기 유전막(180) 및 상기 플레이트 전극(190)을 포함한다.Referring to FIG. 2I, a dielectric layer 180 conformally covering the storage electrode 170 is formed. The plate electrode 190 is formed on the dielectric layer 180. As a result, the capacitor includes the storage electrode 170, the dielectric layer 180, and the plate electrode 190.

도 2i를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 소자를 설명한다. 도 2i는 도 1의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도이다.Referring to FIG. 2I, a semiconductor memory device according to an embodiment of the present invention will be described. FIG. 2I is a cross sectional view taken along the line II ′ of FIG. 1; FIG.

반도체 기판(100)에 활성 영역을 정의하는 소자분리막(105)이 제공된다. 상기 소자분리막(105)을 덮는 제 1 층간 절연막(110)이 제공된다. 상기 제 1 층간 절연막(110)에 상기 활성 영역에 접촉하는 스토리지 콘택 패드(122) 및 비트라인 콘택 패드(125)가 배치된다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(130)이 제공된다. 상기 비트라인 콘택 패드(125)과 접촉하는 비트 라인 콘택(135)이 배치된다. 상기 제 2 층간 절연막(130) 상에 비트 라인(BL)이 배열된다. 상기 비트 라인(BL)은, 위에서 설명된 바와 같이, 비트 라인 배선(140), 마스크 패턴(155), 제 1 스페이서(157) 및 제 2 스페이서(159)를 포함할 수 있다.An isolation layer 105 is provided on the semiconductor substrate 100 to define an active region. A first interlayer insulating film 110 covering the device isolation film 105 is provided. The storage contact pad 122 and the bit line contact pad 125 contacting the active region are disposed on the first interlayer insulating layer 110. A second interlayer insulating layer 130 is provided on the first interlayer insulating layer 110. A bit line contact 135 in contact with the bit line contact pad 125 is disposed. The bit line BL is arranged on the second interlayer insulating layer 130. As described above, the bit line BL may include a bit line wiring 140, a mask pattern 155, a first spacer 157, and a second spacer 159.

상기 비트 라인(BL) 사이에 자기 정렬(self-align)되는 스토리지 콘택(160)이 배치된다. 상기 마스크 패턴(155) 및 상기 제 1 스페이서(157)는 상기 스토리지 콘택(160)에 대하여 식각 선택성(etch selectivity)을 가질 수 있다. 예를 들면, 상기 마스크 패턴(155) 및 상기 제 1 스페이서(157)는 실리콘 질화막을 포함하며, 상기 스토리지 콘택(160)은 폴리 실리콘을 포함할 수 있다.The self-aligned storage contact 160 is disposed between the bit lines BL. The mask pattern 155 and the first spacer 157 may have an etch selectivity with respect to the storage contact 160. For example, the mask pattern 155 and the first spacer 157 may include a silicon nitride layer, and the storage contact 160 may include polysilicon.

상기 비트 라인(BL)의 상부면은 상기 스토리지 콘택(160)의 상부면보다 낮다. 상기 스토리지 콘택(160)의 상부면과 상기 비트 라인(BL)의 상부면에 접하는 실린더 형태의 스토리지 전극(170)이 배치된다. 상기 비트 라인들(BL)의 상부면이 상기 스토리지 콘택(160)의 상부면보다 낮으므로, 상기 스토리지 전극(170)과 상기 스토리지 콘택(160)의 접촉 면적이 증가할 수 있다. 이에 따라, 상기 스토리지 전극(170)과 상기 스토리지 콘택(160)의 접촉 저항이 감소할 수 있다. 상기 스토리지 전극(170)을 콘포멀하게 덮는 유전막(180)이 제공된다. 상기 유전막(180)을 덮는 플레이트 전극(190)이 제공될 수 있다. 상기 스토리지 전극(170)의 표면적이 증가하여, 상기 스토리지 전극(170)과 상기 플레이트 전극(190) 간의 커패시턴스가 증가할 수 있다.An upper surface of the bit line BL is lower than an upper surface of the storage contact 160. A storage electrode 170 having a cylindrical shape is disposed on the upper surface of the storage contact 160 and the upper surface of the bit line BL. Since upper surfaces of the bit lines BL are lower than upper surfaces of the storage contact 160, the contact area between the storage electrode 170 and the storage contact 160 may increase. Accordingly, the contact resistance between the storage electrode 170 and the storage contact 160 may decrease. A dielectric layer 180 conformally covering the storage electrode 170 is provided. The plate electrode 190 may be provided to cover the dielectric layer 180. As the surface area of the storage electrode 170 is increased, capacitance between the storage electrode 170 and the plate electrode 190 may increase.

본 발명의 실시예에 따르면, 상기 스토리지 콘택과 상기 스토리지 전극의 접촉 면적이 증가함으로써, 접촉 저항이 감소할 수 있다. 이에 따라, 반도체 메모리 소자의 TRDL(Last Data into Row free charge Time) 불량이 개선될 수 있다.According to the exemplary embodiment of the present invention, the contact resistance of the storage contact and the storage electrode is increased, thereby reducing the contact resistance. Accordingly, the failure of the last data into row free charge time (TRDL) of the semiconductor memory device may be improved.

또한, 상기 스토리지 전극과 상기 플레이트 전극 간의 커패시턴스가 증가할 수 있다.In addition, capacitance between the storage electrode and the plate electrode may increase.

Claims (13)

반도체 기판 상에 일 방향으로 배열된 비트 라인;Bit lines arranged in one direction on the semiconductor substrate; 상기 비트 라인의 측면과 접하도록 배열된 스토리지 콘택; 및A storage contact arranged to abut the side of the bit line; And 상기 비트 라인의 상부면 및 상기 스토리지 콘택의 상부면과 접하는 스토리지 전극을 포함하되,A storage electrode in contact with an upper surface of the bit line and an upper surface of the storage contact; 상기 비트 라인의 상부면은 상기 스토리지 콘택의 상부면보다 낮은 반도체 메모리 소자.And an upper surface of the bit line is lower than an upper surface of the storage contact. 청구항 1에 있어서,The method according to claim 1, 상기 비트 라인의 상부(upper portion)는 마스크 패턴을 포함하되,An upper portion of the bit line includes a mask pattern, 상기 마스크 패턴은 상기 스토리지 콘택에 대하여 식각 선택성을 가지는 반도체 메모리 소자.The mask pattern may have an etch selectivity with respect to the storage contact. 청구항 2에 있어서,The method according to claim 2, 상기 마스크 패턴은 실리콘 질화막을 포함하며, 상기 스토리지 콘택은 폴리 실리콘을 포함하는 반도체 메모리 소자.The mask pattern may include a silicon nitride layer, and the storage contact may include polysilicon. 청구항 1에 있어서,The method according to claim 1, 상기 비트 라인에 대하여 층간 이격되어 직교하는 워드 라인을 더 포함하되,Further comprising a word line orthogonal spaced apart with respect to the bit line, 상기 반도체 기판은 상기 비트 라인 및 상기 워드 라인에 대하여 사선 방향으로 장축이 향하는 활성 영역을 포함하는 반도체 메모리 소자.The semiconductor substrate may include an active region having a long axis directed diagonally with respect to the bit line and the word line. 청구항 1에 있어서,The method according to claim 1, 상기 비트 라인은 비트 라인 배선 및 상기 비트 라인 배선의 양측에 배치된 스페이서를 포함하되,The bit line includes a bit line wiring and a spacer disposed on both sides of the bit line wiring, 상기 스토리지 콘택은, 상기 스페이서에 접하도록, 상기 비트 라인 사이에 자기 정렬되어 배치되는 반도체 메모리 소자.And the storage contact is arranged in self alignment between the bit lines to be in contact with the spacer. 반도체 기판 상에 일 방향으로 배열된 예비 비트 라인을 형성하는 것;Forming preliminary bit lines arranged in one direction on the semiconductor substrate; 상기 예비 비트 라인의 측면과 접하는 스토리지 콘택을 형성하는 것;Forming a storage contact in contact with a side of the spare bit line; 상기 예비 비트 라인의 상부(upper portion)를 리세스하여 비트 라인을 형성하는 것; 그리고Recessing an upper portion of the preliminary bit line to form a bit line; And 상기 비트 라인의 상부면 및 상기 스토리지 콘택의 상부면에 접하는 스토리지 전극을 형성하는 것을 포함하되,Forming a storage electrode in contact with an upper surface of the bit line and an upper surface of the storage contact; 상기 비트 라인들의 상부면은 상기 스토리지 콘택들의 상부면보다 낮게 형성되는 반도체 메모리 소자의 형성방법.The upper surface of the bit lines is formed lower than the upper surface of the storage contacts. 청구항 6에 있어서,The method according to claim 6, 상기 예비 비트 라인들의 상부(upper portion)는 마스크 패턴을 포함하되,An upper portion of the preliminary bit lines includes a mask pattern, 상기 예비 비트 라인들의 상부를 리세스하는 것은 상기 마스크 패턴의 일부를 리세스하는 것을 포함하는 반도체 메모리 소자의 형성방법.Recessing an upper portion of the preliminary bit lines includes recessing a portion of the mask pattern. 청구항 7에 있어서,The method according to claim 7, 상기 마스크 패턴은 상기 스토리지 콘택에 대하여 식각 선택성이 있는 물질로 형성되는 반도체 메모리 소자의 형성방법.And the mask pattern is formed of a material having an etch selectivity with respect to the storage contact. 청구항 8에 있어서,The method according to claim 8, 상기 마스크 패턴은 실리콘 질화막으로 형성되며, 상기 스토리지 콘택은 폴리 실리콘으로 형성되는 반도체 메모리 소자의 형성방법.The mask pattern is formed of a silicon nitride film, and the storage contact is formed of polysilicon. 청구항 8에 있어서,The method according to claim 8, 상기 마스크 패턴의 일부를 리세스하는 것은 상기 스토리지 콘택을 마스크로 건식 식각 공정을 진행하는 것을 포함하는 반도체 메모리 소자의 형성방법.And recessing a portion of the mask pattern comprises performing a dry etching process using the storage contact as a mask. 청구항 8에 있어서,The method according to claim 8, 상기 마스크 패턴의 일부를 리세스하는 것은 인산을 포함하는 용액을 사용하는 습식 식각을 진행하는 것을 포함하는 반도체 메모리 소자의 형성방법.And recessing a portion of the mask pattern comprises performing wet etching using a solution containing phosphoric acid. 청구항 8에 있어서,The method according to claim 8, 상기 마스크 패턴의 일부를 리세스하는 것은 선택비를 가지는 슬러리를 사용하는 화학적 기계적 연마 공정을 진행하는 것을 포함하는 반도체 메모리 소자의 형성방법.Recessing a portion of the mask pattern comprises a chemical mechanical polishing process using a slurry having a selectivity. 청구항 6에 있어서,The method according to claim 6, 상기 스토리지 콘택을 형성하는 것은:Forming the storage contact is: 상기 예비 비트 라인을 덮는 콘택 물질막을 형성하는 것; 그리고Forming a contact material film covering the preliminary bit line; And 상기 콘택 물질막에 평탄화 공정을 진행하여 상기 예비 비트 라인의 상부면을 노출하는 것을 포함하되,Performing a planarization process on the contact material layer to expose an upper surface of the preliminary bit line, 상기 예비 비트 라인은 비트 라인 배선 및 상기 비트 라인 배선의 양측에 형성된 스페이서를 포함하며, 상기 스토리지 콘택은 상기 스페이서에 접하도록 형성되는 반도체 메모리 소자의 형성방법.The preliminary bit line includes a bit line wiring and a spacer formed on both sides of the bit line wiring, and the storage contact is formed to contact the spacer.
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