KR20060108432A - Dram device and methodp of forming the same - Google Patents

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KR20060108432A
KR20060108432A KR1020050030809A KR20050030809A KR20060108432A KR 20060108432 A KR20060108432 A KR 20060108432A KR 1020050030809 A KR1020050030809 A KR 1020050030809A KR 20050030809 A KR20050030809 A KR 20050030809A KR 20060108432 A KR20060108432 A KR 20060108432A
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forming
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이미진
전정식
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삼성전자주식회사
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Abstract

본 발명은 디램 장치 및 그 형성 방법에 관한 것으로, 비트라인 구조물 측벽을 덮는 스페이서를 비트라인 콘택트 패드 상부까지 확장하여 형성함으로써 스토리지 콘택트 플러그 형성시 비트라인 콘택트 패드와 단락이 발생하는 것을 방지할 수 있어 디램 장치의 신뢰성을 향상시킬 수 있다. The present invention can be prevented from the dynamic random access memory device and relates to the method for forming, by forming a spacer that covers the bit line structure side wall extends up to the upper bit line contact pad storage contact plug formed when the bit line contact pad and the short circuit it is possible to improve the reliability of the dynamic random access memory device.
디램 , 비트라인 콘택트 패드, 스토리지 콘택트 플러그, 스페이서 DRAM, the bit line contact pad, a storage contact plug, the spacers

Description

디램 장치 및 그 형성방법{DRAM DEVICE AND METHODP OF FORMING THE SAME} Dynamic random access memory device and a method {DRAM DEVICE AND METHODP OF FORMING THE SAME}

도 1은 종래 기술을 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도, Ⅰ-Ⅰ 'cross-sectional view of the direction of Fig. 2 to Fig. 1 to explain the prior art,

도 2는 디램 장치의 레이아웃(layout)을 나타내는 도면, 2 is a view showing a layout (layout) of the DRAM device,

도 3내지 도 8은 본 발명의 실시예에 따른 디램 장치의 형성 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도, 3 to 8 are cross-sectional view of FIG. Ⅰ-Ⅰ 'direction of the two-for explaining a method of forming a dynamic random access memory device according to an embodiment of the invention,

도 9 및 도 10은 본 발명의 실시예의 변형예를 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도이다. 9 and 10 are a cross-sectional view of FIG. Ⅰ-Ⅰ 'direction of the second embodiment for explaining a modified example of the present invention.

♧도면의 주요부분에 대한 부호의 설명♧ ♧ 2. Description of the Related Art ♧

10, 100 : 반도체 기판 12, 120 : 소자 분리막 10, 100: semiconductor substrate 12, 120: element isolation film

14, 140 : 드레인 영역 16, 160 : 소스 영역 14, 140: drain region 16, 160: the source region

18, 180 : 제1 층간절연막 20, 200 : 비트라인 콘택트 패드 18, 180: first interlayer insulating film 20, 200: the bit line contact pad

22, 220 : 스토리지 콘택트 패드 24, 240 : 제2 층간절연막 22, 220: Storage contact pads 24, 240: second interlayer insulating film

26, 260 : 배리어 금속막 패턴 28, 280 : 비트라인 콘택트 플러그 26, 260: barrier metal film pattern 28, 280: the bit line contact plug

30, 300 : 비트라인 패턴 32, 320 : 하드 마스크 패턴 30, 300: the bit line patterns 32, 320: hard mask pattern

33, 330 : 비트라인 구조물 34, 340 : 스페이서 33, 330: bit line structures 34, 340: spacer

360 : 제3 층간절연막 38, 380 : 스토리지 콘택트 플러그 360: third interlayer insulating film 38, 380: storage contact plug

AR : 활성영역 BL : 비트라인 AR: an active region BL: bitline

WL : 워드라인 DC : 비트라인 콘택트 플러그 WL: wordline DC: a bit line contact plug

BC : 스토리지 콘택트 패드 BC: Storage contact pads

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 디램 장치 및 그 형성 방법에 관한 것이다. The present invention relates to the semiconductor device and a method, and more particularly, to a dynamic random access memory device and a method.

반도체 장치의 초고집적화로 디자인 룰은 지속적으로 감소하고 있다. A second high integration of the semiconductor device design rule has been constantly decreasing. 디자인 룰이 감소하는 것은 반도체 장치에서 단위 메모리 셀이 차지하는 면적이 줄어드는 것을 의미한다. To the design rules decrease means that decreases the area occupied by the unit memory cell of a semiconductor device. 특히, 6F²구조를 갖는 디램은 비트라인 콘택트 패드에 대한 스토리지 콘택트 플러그의 오정렬 마진(miss align margin)이 부족하므로 스토리지 콘택트 플러그와 비트라인 콘택트 패드간에 단락(short)이 발생하는데 취약하다. In particular, a DRAM having a structure 6F² misalignment margin of the storage contact plug (miss align margin) is insufficient for the bit line contact pad because it is vulnerable to a short circuit (short) to occur between the storage contact plug and the bit line contact pad. 첨부된 도면을 참조하여 구체적으로 설명한다. With reference to the accompanying drawings will be described in detail.

도 1은 종래 기술을 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도이다. 1 is a cross-sectional view of Ⅰ-Ⅰ 'direction in Fig. 2 for explaining the prior art. 단, 스토리지 콘택트 플러그 상에 위치하는 커패시터의 도시는 생략하였다. However, the capacitor shown positioned on a storage contact plug is omitted.

반도체 기판(10)상에 소자분리막(12)을 형성하여 활성영역(미도시)을 정의한다. To form a device isolation film 12 on the semiconductor substrate 10 to define an active region (not shown). 상기 반도체 기판상에 복수개의 서로 평행한 워드라인(미도시)을 형성한다. To form a plurality of mutually parallel word lines (not shown) on the semiconductor substrate. 상기 워드라인을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 활성영역에 불순물 도핑 영역, 즉 소스 영역(16)과 드레인 영역(14)을 형성한다. Proceeds to an ion implantation process using the word lines as an ion implantation mask to form an impurity doped region, that is, the source region 16 and drain region 14 in the active region. 상기 워드라인이 형성된 상기 반도체 기판(10) 전면상에 제1 층간절연막(18)을 형성한다. To form a first interlayer insulating film 18 on the entire surface of the semiconductor substrate 10 is formed of the word line. 상기 제1 층간절연막(18)에 대해 평탄화 공정을 실시한다. The first subjected to the flattening process on the interlayer insulating film 18. 상기 워드라인사이의 상기 제1 층간절연막(18)의 소정 부분들을 식각하여 콘택트 홀(미도시)을 형성하고 도전물질을 채우고 평탄화하여 비트라인 콘택트 패드(20) 및 스토리지 콘택트 패드(22)를 형성한다. Forming the first interlayer insulating film 18, the bit line contact pad 20 and a storage contact pad 22 to form a contact hole (not shown) by etching a predetermined portion of the planarization fill the conductive material between the word line do. 이때, 상기 비트라인 콘택트 패드(20)는 상기 드레인 영역(14)에 접하고, 상기 스토리지 콘택트 패드는 상기 소스 영역(16)에 접한다. At this time, the bit line contact pad 20 is in contact with the drain region 14, the storage contact pad abuts to the source region 16. 상기 콘택트 패드가 형성된 반도체 기판의 결과물 전면상에 제2 층간절연막(24)을 형성한다. A second interlayer insulating film 24 on the entire surface of the resultant semiconductor substrate in which the contact pads formed. 상기 제2 층간절연막(24)의 상부면을 평탄화한다. The second planarizing the upper surface of the interlayer insulating film 24. 상기 제2 층간절연막(24)을 패터닝하여 상기 비트라인 콘택트 패드(20) 상부면의 중앙 부분을 노출시키는 비트라인 콘택트 홀(미도시)을 형성한다. The second is to pattern the interlayer insulating film 24 to form a bit line contact hole (not illustrated) for exposing the central portion of the top surface of the bit line contact pad 20.

상기 비트라인 콘택트 홀이 형성된 반도체 기판 결과물 전면에 배리어 금속막, 도전막 및 하드 마스크를 차례로 형성한다. To form the bit line contact hole is formed over the semiconductor substrate results in turn the barrier metal film, conductive film and the hard mask. 상기 배리어 금속막, 상기 도전막, 상기 하드 마스크가 형성된 반도체 기판 결과물 전면에 대하여 사진공정과 식각공정을 실시하여 비트라인 구조물 상부와 상기 제2 층간절연막(24)을 노출시킨다. The barrier metal film, thereby exposing the conductive film, the hard mask is performed by photolithography process and etching process with respect to the semiconductor substrate formed by the front output bitline and the upper structure and the second interlayer insulating film 24. 배리어 금속막 패턴(26)은 상기 비트라인 콘택트 플러그(28) 하부를 둘러싸는 요철모양으로 형성된다. A barrier metal film pattern 26 is formed in the concave-convex shape surrounding the bit line contact plug 28 is lower. 이어서 상기 비트라인 구조물(33) 상부 측벽에 스페이서(34)를 형성한다. Then to form the bit line structure 33, the spacers 34 to the upper side wall. 상기 스페이서(34)가 형성된 반도체 기판 결과물 전면에 제3 층간절연막(미도시)을 형성한다. To form a third interlayer insulating film (not shown) on the semiconductor substrate resultant entire surface of the spacer 34 is formed. 상기 제3 층간절연막 및 상기 제2 층간절연막을 패터닝하여 상기 스페이서(34), 상기 제1 층간절연막(18) 및 상기 스토리지 콘택트 패드(22)를 노출시키는 스토리지 콘택트 홀(미도시)을 형성한다. To form a storage contact hole (not shown) for the third interlayer insulating film and the second pattern the interlayer insulating film to expose the spacers 34, the first interlayer insulating film 18 and the storage contact pad 22. 이어서 상기 스토리지 콘택트 홀에 도전물질 예를 들어 도핑된 폴리 실리콘 등을 침적하여 스토리지 콘택트 플러 그(38)를 형성한다. Followed by depositing the polysilicon, such as doped conductive material, for example in the storage contact hole to form a storage contact plug 38.

상기 종래 기술에 의하여 형성된 디램 장치의 구조에 있어서 문제점은 다음과 같다. In the structure of the dynamic random access memory device formed by the above prior art problems are as follows. 비트라인 콘택트 패드(20)와 스토리지 콘택트 패드(22)사이의 공간이 매우 작기 때문에 스토리지 콘택트 패드(22)상에 형성되는 스토리지 콘택트 플러그의 오정렬 마진이 부족하게 된다. Since the space between the bit line contact pad 20 and the storage contact pad 22 is very small misalignment margin of the storage contact plug formed on the storage contact pad 22 is insufficient. 따라서, 도 1의 비트라인 콘택트 패드 상부 양쪽 끝부분의 원안에 도시되어 있는 바와 같이 스토리지 콘택트 플러그(38)와 비트라인 콘택트 패드(20)간에 단락이 발생할 수 있다. Accordingly, it is a short-circuit occurs between the storage contact plug 38 and the bit line contact pad 20 as shown in the bit line contact pad of the circle at each end of the top of FIG.

본 발명이 이루고자 하는 기술적 과제는 디램 장치 특히, 6F²구조를 갖는 디램에서 스토리지 콘택트 플러그와 비트라인 콘택트 패드간의 단락을 방지하여 높은 신뢰성을 갖는 디램 장치 및 그 형성 방법을 제공하는데 있다. The present invention is to provide a dynamic random access memory device and a method having a high reliability by preventing the dynamic random access memory devices in particular, short circuit between the storage contact plug and the bit line contact pad in a DRAM having a structure 6F².

상술한 기술적 과제를 달성하기 위한 본 발명에 의한 디램 장치는 반도체 기판; Dynamic random access memory device according to the present invention for achieving the above-mentioned technical problems is a semiconductor substrate; 상기 반도체 기판을 덮는 제1 층간절연막; The first interlayer insulating film covering the semiconductor substrate; 상기 제1 층간절연막을 관통하여 상기 반도체 기판에 접하는 비트라인 콘택트 패드 및 스토리지 콘택트 패드; Wherein the bit line contact pad and a storage contact pads in contact with the semiconductor substrate 1 through the interlayer insulating film; 상기 제1 층간절연막, 상기 비트라인 콘택트 패드 및 상기 스토리지 콘택트 패드를 덮는 제2 층간절연막; The first interlayer insulating film, the second interlayer insulating film covering the bit line contact pad and the contact pad storage; 상기 제2 층간절연막을 관통하여 상기 비트라인 콘택트 패드상에 형성되는 비트라인 구조물; Bit line structures to pass through the second interlayer insulating film formed on the bit line contact pad; 상기 비트라인 구조물 측벽과 상기 비트라인 콘택트 패드 상부면을 덮는 스페이서; A spacer for covering the bit line side wall structure and the bit line contact pad top surface; 상기 스페이서 및 제2 층간절연막을 덮는 제3층간절연막; The third interlayer insulating film covering the spacer and the second interlayer insulating film; 그리고 상기 제2 층간절연막 및 상기 제3 층간절연막을 관통하여 상기 스토리 지 콘택트 패드에 접하는 스토리지 콘택트 플러그를 포함한다. And it includes the second interlayer insulating film and the third storage contact plug in contact with the storage contact pad by passing through the interlayer insulating film.

따라서, 본 발명에 의한 디램 장치는 상기 비트라인 콘택트 패드 상부의 양쪽 끝부분을 상기 스페이서가 덮고 있어 상기 스토리지 콘택트 플러그와 상기 비트라인 콘택트 패드간의 단락 발생을 방지할 수 있고, 상기 디램 장치의 신뢰성을 향상시킬 수 있다. Thus, the DRAM device according to the present invention can prevent a short circuit occurs between the I wherein the spacers cover the both ends of the upper portion of the bit line contact pad, the storage contact plug and the bit line contact pad, the reliability of the dynamic random access memory device, It can be improved.

상기 디램 장치에서 상기 스페이서는 상기 제2 층간절연막 및 상기 제3 층간절연막에 대하여 식각 선택비가 큰 물질로 형성되는 것이 바람직하다. In the dynamic random access memory device wherein the spacer is preferably formed in the second interlayer insulating film and the third etching selection ratio of a material with respect to the interlayer insulating film.

상술한 기술적 과제를 달성하기 위한 본 발명에 의한 디램 장치의 형성 방법은 반도체 기판상에 제1 층간절연막을 형성하는 단계; Method of forming a dynamic random access memory device according to the present invention for achieving the above-mentioned technical problem is to form a first interlayer insulating film on a semiconductor substrate; 상기 제1 층간절연막을 관통하여 상기 반도체 기판에 접하는 비트라인 콘택트 패드 및 스토리지 콘택트 패드를 형성하는 단계; The method comprising passing through the first interlayer insulating film to form a bit line contact pad and a storage contact pads in contact with the semiconductor substrate; 상기 제1 층간절연막, 상기 비트라인 콘택트 패드 및 상기 스토리지 콘택트 패드상에 제2 층간절연막을 형성하는 단계; Forming a first interlayer insulating film, the second interlayer insulating film on the bit line contact pad and the contact pad storage; 상기 제2 층간절연막을 패터닝하여 상기 비트라인 콘택트 패드를 노출시키는 비트라인 콘택트 홀을 형성하는 단계; Forming a bit line contact holes exposing the bit line contact pad by patterning the second interlayer insulating film; 상기 노출된 비트라인 콘택트 패드상에 비트라인 구조물을 형성하는 단계; Forming a bit line structure on the exposed bit line contact pad; 상기 비트라인 구조물 측벽과 상기 비트라인 콘택트 패드 상부면을 덮는 스페이서를 형성하는 단계; Forming the bit line side wall structure and the bit line contact pad spacer for covering an upper surface; 상기 스페이서 및 제2 층간절연막을 덮는 제3 층간절연막을 형성하는 단계; Forming a third interlayer insulating film covering the spacer and the second interlayer insulating film; 상기 제3 층간절연막 및 제2 층간절연막을 패터닝하여 상기 스토리지 콘택트 패드 및 상기 제1 층간절연막을 노출시키는 스토리지 콘택트 홀을 형성하는 단계; Forming a contact hole for storage by patterning the third interlayer insulating film and the second interlayer insulating film exposing the contact pads of storage and the first interlayer insulating film; 그리고 상기 스토리지 콘택트 홀을 도전물질로 매립하여 스토리지 콘택트 플러그를 형성하는 단계를 포함한다. And a step of forming a storage contact plug by filling the contact hole with a conductive material storage.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있게 하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Or less, in order to make the invention may be modified in ordinary skill in the art to easily carry out the spirit of the present invention belongs, with reference to the accompanying drawings the preferred embodiments of the present invention will be described. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. However, the invention is not limited to the embodiments set forth herein may be embodied in different forms. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. Rather, the embodiments are described here examples are being provided to make this disclosure to be thorough and complete, and to be delivered the spirit of the invention fully to those skilled in the art. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. In the figures, the dimensions of layers and regions are exaggerated for clarity. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. In addition, this layer is between the case that is mentioned that in the other layer or the semiconductor substrate "a" it may be formed directly on the other layer or the semiconductor substrate, or they may be interposed in the third layer. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. The part indicated by the same reference numerals throughout the specification denote like elements.

도 2는 6F²구조를 갖는 디램의 일반적인 레이아웃을 나타내는 도면이다. 2 is a view showing the general layout of a DRAM having a structure 6F².

도 3내지 도 8은 본 발명의 실시예에 따른 디램 장치의 형성 방법을 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도이다. Figures 3 to 8 is a cross-sectional view of FIG. Ⅰ-Ⅰ 'direction of the two-for explaining a method of forming a dynamic random access memory device according to an embodiment of the invention.

도 2 및 도 3을 참조하면, 반도체 기판(100)상에 소자분리막(120)을 형성하여 활성영역(AR)을 정의한다. FIG When 2 and 3, to form a device isolation film (120) on the semiconductor substrate 100 to define an active region (AR). 상기 소자분리막(120)은 얕은 트렌치 격리(Shallow Trench Isolation;STI) 방법에 의해 형성될 수 있다. The device isolation film 120 may be shallow trench isolation; it can be formed by (Shallow Trench Isolation STI) method. 도 3에 도시되지는 않았지만 상기 반도체 기판(100)상에 복수개의 서로 평행한 워드라인(WL)을 형성한다. Although not shown in Figure 3 to form a plurality of mutually parallel word lines (WL) on the semiconductor substrate 100. 상기 워드라인(WL)은 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑막 패턴과 측벽을 덮는 스페이서를 구비하도록 형성될 수 있다. The word line (WL) may be formed with a spacer which covers the gate insulating film, a gate electrode and a cache pingmak pattern and side walls are sequentially stacked. 상기 워드라인(WL)을 이온주입 마 스크로 이용하여 이온주입 공정을 진행하여 상기 활성영역(AR)에 불순물 도핑 영역 즉, 소스 영역(160)과 드레인 영역(140)을 형성한다. To form the word line (WL), the ion implantation mask impurity doped region in said active region (AR) to proceed to the ion implantation process that is used as a source region 160 and drain region 140. 상기 워드라인(WL)이 형성된 상기 반도체 기판(100) 전면상에 제1 층간절연막(180)을 형성한다. To form a first interlayer insulating film 180 on the entire surface of the semiconductor substrate 100, the word line (WL) is formed. 상기 제1 층간절연막(180)에 대해 평탄화 공정을 실시한다. The first subjected to the flattening process on the interlayer insulating film 180. The 이때, 상기 워드라인(WL)의 상부면인 캐핑막을 노출시킬 수 있다. At this time, it is possible to prevent exposure of the capping top surface of said word line (WL). 상기 워드라인(WL)사이의 상기 제1 층간절연막(180)의 소정 부분들을 식각하여 콘택트 홀(미도시)을 형성하고 도전물질을 채우고 평탄화하여 비트라인 콘택트 패드(200) 및 스토리지 콘택트 패드(BC,220)를 형성한다. The word line (WL) of the first interlayer insulating film 180, a predetermined portion of the etching with contact holes (not shown) is formed and the planarized fill the conductive material a bit line contact pad 200 and a storage contact pads (BC them of between to form, 220). 이때, 상기 비트라인 콘택트 패드(200)는 상기 드레인 영역(140)에 접하고, 상기 스토리지 콘택트 패드(BC,220)는 상기 소스 영역(160)에 접한다. At this time, the bit line contact pad 200 is in contact with the drain region 140, the storage contact pads (BC, 220) abuts on the source region 160. 또한, 상기 콘택트 패드(200,220)는 자기 정렬 콘택트(self align contact;SAC) 형성 방법으로 형성될 수 있다. Further, the contact pads (200 220) is self-aligned contact; may be formed in a (self align contact SAC) forming method. 상기 콘택트 패드(200,220)가 형성된 반도체 기판의 결과물 전면상에 제2 층간절연막(240)을 형성한다. A second interlayer insulating film 240 on the entire surface of the resultant semiconductor substrate having the contact pads (200 220) is formed. 상기 제2 층간절연막(240)의 상부면을 평탄화한다. The second planarizing the top surface of the interlayer insulating film 240. 상기 제2 층간절연막(240)을 패터닝하여 상기 비트라인 콘택트 패드(200) 상부면의 중앙 부분을 노출시키는 비트라인 콘택트 홀(280h)을 형성한다. The second is formed on the dielectric interlayer 240, the bit line contact hole (280h) for exposing the patterned central portion of the top surface of the bit line contact pad 200 a.

도 4를 참조하면, 상기 비트라인 콘택트 홀이 형성된 반도체 기판의 결과물 전면에 배리어 금속막(250), 도전막(270) 및 하드 마스크(310)를 차례로 형성한다. 4, is formed on the entire surface of the resultant semiconductor substrate, a bit line contact hole is formed, the barrier metal film 250, the conductive film 270 and the hard mask 310 in order.

도 5를 참조하면, 상기 배리어 금속막, 상기 도전막, 상기 하드 마스크가 형성된 반도체 기판의 결과물 전면에 대하여 사진공정과 식각공정을 실시하여 하드 마스크 패턴(320), 비트라인 패턴(300), 비트라인 콘택트 플러그(280) 및 배리어 금속막 패턴(265)을 형성한다. 5, the barrier metal film, the conductive film, the hard mask is formed by performing a photolithography process and etching process with respect to the resultant entire surface of the semiconductor substrate, the hard mask pattern 320, the bit line pattern 300, a bit It forms a line contact plug 280 and the barrier metal film pattern (265). 이때, 상기 제2 층간절연막(240)이 노출된다. At this time, the second interlayer insulating film 240 is exposed. 상기 배리어 금속막 패턴(265)은 상기 비트라인 콘택트 플러그(280) 하부를 둘러싸는 요철모양으로 형성되어 있다. The barrier metal film pattern 265 is formed in the concave-convex shape surrounding the bit line contact plug 280 is lower.

도 6을 참조하면, 도 5에 나타나는 반도체 기판의 결과물을 형성한 후 식각공정을 추가적으로 실시하여, 상기 비트라인 콘택트 플러그(280)와 상기 제2 층간절연막(240)사이에 개재하고 있는 배리어 금속막을 식각한다. Referring to Figure 6, the embodiment additionally after the formation of the product of the semiconductor substrate etching process shown in Figure 5, the metal barrier films that are interposed between the bit line contact plug 280 and the second interlayer insulating film 240, etched. 이때, 식각되는 상기 배리어 금속막과 접하고 있는 상기 제2 층간절연막(240)의 일부도 함께 식각하여 상기 비트라인 콘택트 패드(200) 상부의 양쪽 끝부분을 상기 비트라인 구조물(330)과 상기 제2 층간절연막(240)사이에 노출시킨다. At this time, the portion also at both ends of the bit upper line contact pad 200 by etching portions together in the second interlayer insulating film 240 in which the etching of the barrier in contact with the metal layer and the bit line structure 330 and the second It is exposed between the interlayer insulating layer 240. 이때, 새로운 배리어 금속막 패턴(260)이 형성된다. At this time, the new barrier metal film pattern 260 is formed. 따라서, 상기 배리어 금속막 패턴(260), 상기 비트라인 콘택트 플러그(280), 상기 비트라인 패턴(300) 및 상기 하드 마스크 패턴(320)의 적층 구조로 형성된 비트라인 구조물(330)이 상기 비트라인 콘택트 패드(200)상에 형성된다. Thus, the barrier metal film pattern 260, the bit line contact plug 280, the bit line pattern 300 and the bit line structure 330 is a bit line formed of a laminated structure of the hard mask pattern 320, It is formed on the contact pad 200. 그리고, 상기 비트라인 구조물(330)은 제2 층간절연막(240)과는 격리된 상태로 형성된다. In addition, the bit line structure 330 is formed in a state of being isolated as the second interlayer insulating film 240. 상기 비트라인 구조물(330) 하부의 상기 배리어 금속막 패턴(260)은 도 5에서 나타나는 배리어 금속막 패턴(도 5의 참조부호:265)의 모양과 달리 상기 비트라인 콘택트 플러그(280) 밑에만 형성된다. The bit line structure 330 of the bottom of the barrier metal film pattern 260 is a barrier metal film pattern (see Fig. 5 reference numeral 265) shown in FIG. 50 000, unlike the shape of the bit line contact plug 280 under formation do.

도 7을 참조하면, 상기 비트라인 구조물(330) 측벽에 스페이서(340)를 형성한다. 7, to form the bit line structure 330 to sidewall spacers 340. The 상기 스페이서(340) 및 상기 제2 층간절연막(240)을 덮는 제3 층간절연막(360)을 형성한다. To form a third interlayer insulating film 360 covering the spacer 340 and the second interlayer insulating film 240. 상기 스페이서(340)는 통상적으로 실리콘산화물로 형성되는 상기 제2 층간절연막(240) 및 상기 제3 층간절연막(360)에 비하여 식각 선택비가 큰 물질 예를 들어 실리콘질화물 등으로 형성된다. The spacer 340 is typically, for the second interlayer insulating film 240 and the third etching selection ratio of a material as compared to the interlayer insulating film 360, for example formed of silicon oxide is formed of silicon nitride or the like. 따라서, 종래의 형성 공정에서는 비트라인 콘택트 패드 상부의 양쪽 끝부분을 배리어 금속막과 제2 층간절연막이 덮게 되는데 비하여 본 발명에 의하면 상기 비트라인 구조물(330) 상부의 측벽을 덮는 상기 스페이서(340)가 상기 비트라인 구조물(330)의 하부까지 내려와서 상기 비트라인 콘택트 패드(200) 상부의 양쪽 끝부분을 덮게 된다. Accordingly, the spacer 340 according to the present invention than in the conventional step of forming a barrier to both ends of the upper bit line contact pad, there is cover the metal film and the second interlayer insulating film covering the side wall of the upper portion of the bit line structure 330 is come down to the lower portion of the bit line structure 330 is to cover the both ends of the bit line contact pad 200 thereon.

도 8을 참조하면, 상기 제3 층간절연막(360) 및 상기 제2 층간절연막(240)을 패터닝하여 상기 스페이서(340), 상기 제1 층간절연막(180) 및 상기 스토리지 콘택트 패드(220)를 노출시키는 스토리지 콘택트 홀(미도시)을 형성한다. 8, the third interlayer insulating film 360 and the second by patterning the interlayer insulating film 240, the spacer 340, the first interlayer insulating film 180 and expose the storage contact pad 220 to form a storage contact hole (not shown) for. 상기 스토리지 콘택트 홀에 도전물질 예를 들어 도핑된 폴리 실리콘 등을 침적하여 스토리지 콘택트 플러그(380)를 형성한다. Wherein the conductive material in the contact hole e. G. Storage depositing the doped polysilicon, such as to form a storage contact plug 380.

따라서, 본 발명에 의하여 형성된 디램 장치의 구조는 도 1에서 설명된 종래 기술에 의하여 형성된 디램 장치의 구조와 달라진다. Therefore, different to the structure of the dynamic random access memory device formed by the structure of the prior art described in Figure 1 of the dynamic random access memory device formed by the present invention. 다시 도 8을 참조하면, 도 1의 원안에 도시되어 있는 것과는 달리 상기 비트라인 콘택트 패드(200) 상부의 양쪽 끝부분을 상기 스페이서(340)가 덮고 있으므로 상기 비트라인 콘택트 패드(200)와 상기 스토리지 콘택트 플러그(380)간에 단락이 발생하지 않게 된다. Since the re Referring to Figure 8, is shown in the circle with both ends of the bit line contact pad 200 above the spacer 340, unlike those in the first, covering the bit line contact pad 200 and the storage It is not a short circuit occurs between the contact plug 380.

도 9 및 도 10은 본 발명의 실시예에서 상기 비트라인 콘택트 홀의 높이를 달리하는 변형예를 설명하기 위한 도 2의 Ⅰ-Ⅰ'방향의 단면도이다. 9 and 10 are a cross-sectional view of FIG. Ⅰ-Ⅰ 'direction of 2 for illustrating a modification different in the bit line contact hole height in the embodiment of the present invention.

도 9를 참조하면, 제2 층간절연막(240)을 형성하는 공정까지는 상기 실시예와 동일하다. Referring to Figure 9, until the step of forming a second interlayer insulating film 240 is the same as the above embodiment. 이후 공정에서 상기 제2 층간절연막(240)을 패터닝하여 비트라인 콘택트 홀(280h)을 형성할때 비트라인 콘택트 패드(200) 상부의 일부를 같이 식각함으로써 상기 실시예와 달리 상기 비트라인 콘택트 패드(200)의 두께는 감소하고, 상기 비트라인 콘택트 홀(280h)의 높이는 증가한다. In a later process by etching, as a part of the upper bit line contact pad 200 to form the second interlayer insulating film 240 is patterned by a bit line contact hole (280h) to the bit line, unlike in the above embodiment the contact pads ( reduction in the thickness of 200), and increases the height of the bit line contact hole (280h).

이후 공정은 도 4 내지 도 8에서 나타난 상기 실시예와 동일하게 실시하면 도 10에 나타난 구조를 형성하게 된다. Since the process to form the structure shown in Figure 10 when carried out in the same manner as in the embodiment shown in FIG. 4 to FIG. 도 10을 참조하면, 식각되어 제거된 상기 비트라인 콘택트 패드(200) 두께만큼 스페이서(340) 하부 높이와 비트라인 콘택트 플러그(280)의 높이가 증가하게 된다. Referring to Figure 10, as the etching is removed the bit line contact pad 200 is thick, the height of the spacer 340, a lower height and a bit line contact plug 280 increases. 다만, 종래 기술과 달리 확장하여 형성된 스페이서(340) 하부는 상기 비트라인 콘택트 패드(200)와 스토리지 콘택트 플러그(380)간의 단락을 방지하기 위한 것이므로 상기 스페이서(340) 하부를 높이가 낮아진 상기 비트라인 콘택트 패드(200) 상부까지 형성할 필요는 없다. However, the spacer 340 is formed unlike the prior art expansion lower is the lower the bit line height for the spacer 340 is lower because to prevent a short-circuit between the bit line contact pad 200 and a storage contact plug 380 it is not necessary to form to the upper contact pad 200. 상기 스페이서(340) 하부의 밑면은 상기 스토리지 콘택트 플러그(380)의 밑면과 상기 비트라인 콘택트 패드(200) 상부면사이에 존재하기만 하면 된다. The bottom of the lower portion wherein the spacer (340) is only required to exist between the base and the bit line contact pad 200, an upper surface of the storage contact plug 380. 따라서, 여러가지 변형예로 실시될 수 있다. Thus, it can be embodied in various modifications.

또한, 상술한 실시예는 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. Further, the embodiment described above has a number of modifications are possible within limits that do not depart from the scope of the invention. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. While the invention will be defined by the appended claims and equivalents of the invention as well as the claims below should not jeonghaejyeoseo limited to the embodiments described above ones.

상술한 바와 같이 본 발명에 의하면, 비트라인 구조물 측벽을 덮는 스페이서를 비트라인 콘택트 패드까지 확장하여 형성함으로써 디램 장치 특히, 6F²구조를 갖는 디램 장치에서 오정렬 마진의 부족으로 인한 비트라인 콘택트 패드와 스토리지 콘택트 플러그간의 단락을 방지할 수 있어 디램 장치의 신뢰성을 향상시킬 수 있다. According to the present invention, as described above, the bit line of the spacer to cover the structure side wall formed to extend to a bit line contact pad DRAM device in particular, the bit line contact pad and a storage contact resulting from the dynamic random access memory device having a 6F² structure due to the lack of misalignment margin to prevent short circuit between the plug it is possible to improve the reliability of the dynamic random access memory device.

Claims (6)

  1. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판을 덮는 제1 층간절연막; The first interlayer insulating film covering the semiconductor substrate;
    상기 제1 층간절연막을 관통하여 상기 반도체 기판에 접하는 비트라인 콘택트 패드 및 스토리지 콘택트 패드; Wherein the bit line contact pad and a storage contact pads in contact with the semiconductor substrate 1 through the interlayer insulating film;
    상기 제1 층간절연막, 상기 비트라인 콘택트 패드 및 상기 스토리지 콘택트 패드를 덮는 제2 층간절연막; The first interlayer insulating film, the second interlayer insulating film covering the bit line contact pad and the contact pad storage;
    상기 제2 층간절연막을 관통하여 상기 비트라인 콘택트 패드상에 형성되는 비트라인 구조물; Bit line structures to pass through the second interlayer insulating film formed on the bit line contact pad;
    상기 비트라인 구조물 측벽과 상기 비트라인 콘택트 패드 상부면을 덮는 스페이서; A spacer for covering the bit line side wall structure and the bit line contact pad top surface;
    상기 스페이서 및 제2 층간절연막을 덮는 제3층간절연막; The third interlayer insulating film covering the spacer and the second interlayer insulating film; 그리고 And
    상기 제2 층간절연막 및 상기 제3 층간절연막을 관통하여 상기 스토리지 콘택트 패드에 접하는 스토리지 콘택트 플러그를 포함하는 것을 특징으로 하는 디램 장치. The second interlayer insulating film, and dynamic random access memory device comprising: a contact plug in contact with the first storage 3 through the interlayer insulating film on the storage contact pads.
  2. 제1항에 있어서, According to claim 1,
    상기 비트라인 콘택트 패드는 그 두께가 상기 제1 층간절연막의 두께보다 작은 것을 특징으로 하는 디램 장치. The bit line contact pad is a dynamic random access memory device, characterized in that a thickness smaller than a thickness of the first interlayer insulating film.
  3. 제1항 또는 제2항에 있어서, According to claim 1 or 2,
    상기 비트라인 구조물은 배리어 금속막, 비트라인 콘택트 플러그, 비트라인 패턴 및 하드 마스크 패턴의 적층 구조로 이루어진 것을 특징으로 하는 디램 장치. The bit line structure is dynamic random access memory device according to claim consisting of the barrier metal film, a bit line contact plug, the bit line pattern and the laminated structure of the hard mask pattern.
  4. 제1항 또는 제2항에 있어서, According to claim 1 or 2,
    상기 스페이서는 상기 제2 층간절연막 및 상기 제3 층간절연막에 대해 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 디램 장치. The spacer is dynamic random access memory device, characterized in that is formed of a material having an etch selectivity with respect to the second interlayer insulating film and the third interlayer insulating film.
  5. 반도체 기판상에 제1 층간절연막을 형성하는 단계; Forming a first interlayer insulating film on a semiconductor substrate;
    상기 제1 층간절연막을 관통하여 상기 반도체 기판에 접하는 비트라인 콘택트 패드 및 스토리지 콘택트 패드를 형성하는 단계; The method comprising passing through the first interlayer insulating film to form a bit line contact pad and a storage contact pads in contact with the semiconductor substrate;
    상기 제1 층간절연막, 상기 비트라인 콘택트 패드 및 상기 스토리지 콘택트 패드상에 제2 층간절연막을 형성하는 단계; Forming a first interlayer insulating film, the second interlayer insulating film on the bit line contact pad and the contact pad storage;
    상기 제2 층간절연막을 패터닝하여 상기 비트라인 콘택트 패드를 노출시키는 비트라인 콘택트 홀을 형성하는 단계; Forming a bit line contact holes exposing the bit line contact pad by patterning the second interlayer insulating film;
    상기 노출된 비트라인 콘택트 패드상에 비트라인 구조물을 형성하는 단계; Forming a bit line structure on the exposed bit line contact pad;
    상기 비트라인 구조물 측벽과 상기 비트라인 콘택트 패드 상부면을 덮는 스페이서를 형성하는 단계; Forming the bit line side wall structure and the bit line contact pad spacer for covering an upper surface;
    상기 스페이서 및 제2 층간절연막을 덮는 제3 층간절연막을 형성하는 단계; Forming a third interlayer insulating film covering the spacer and the second interlayer insulating film;
    상기 제3 층간절연막 및 제2 층간절연막을 패터닝하여 상기 스토리지 콘택트 패드 및 상기 제1 층간절연막을 노출시키는 스토리지 콘택트 홀을 형성하는 단계; Forming a contact hole for storage by patterning the third interlayer insulating film and the second interlayer insulating film exposing the contact pads of storage and the first interlayer insulating film; 그리고 And
    상기 스토리지 콘택트 홀을 도전물질로 매립하여 스토리지 콘택트 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 형성 방법. The method of forming a dynamic random access memory device characterized in that it comprises buried the storage contact hole with a conductive material forming a storage contact plug.
  6. 제5항에 있어서, 6. The method of claim 5,
    상기 비트라인 콘택트 홀을 형성하는 단계는; Forming a bit line contact hole is;
    상기 제2 층간절연막을 패터닝하여 비트라인 콘택트 패드를 노출시키는 단계, 그리고 The step of patterning the second interlayer insulating film to expose the bit line contact pad, and
    상기 비트라인 콘택트 패드 상부의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 형성 방법. The method of forming a dynamic random access memory device comprising the steps of: etching the bit line contact portion of the top pad.
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US7713873B2 (en) 2007-05-16 2010-05-11 Samsung Electronics Co., Ltd. Methods of forming contact structures semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834739B1 (en) * 2006-09-14 2008-06-05 삼성전자주식회사 Semiconductor device and method for fabricating the same
US8026604B2 (en) 2006-09-14 2011-09-27 Samsung Electronics Co., Ltd. Semiconductor devices having contact holes including protrusions exposing contact pads
US7713873B2 (en) 2007-05-16 2010-05-11 Samsung Electronics Co., Ltd. Methods of forming contact structures semiconductor devices
US8378497B2 (en) 2007-05-16 2013-02-19 Samsung Electronics Co., Ltd. Contact structures and semiconductor devices including the same

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