KR20080090847A - Method for forming a pattern of semiconductor device - Google Patents

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Abstract

A method for forming a pattern of a semiconductor device is provided to form a fine and reliable pattern by preventing difference in the line width of a pattern caused by stray light. A method for forming a pattern of a semiconductor device comprises the following steps of: providing a substrate which includes a plurality of chip regions and a scribe lane region(204) for dividing the chip regions; forming a dummy pattern(202a~202i) in the scribe lane region in order to reduce the difference of pattern density between the chip regions and the scribe lane region in forming a pattern for making the semiconductor device on the chip regions. The dummy pattern is formed in an intersection region of the scribe lane. An auxiliary pattern having an overlay mark, an alignment mark and a test pattern is further formed in the scribe lane region. The dummy pattern is formed around the auxiliary pattern.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE

도 1a는 통상적인 웨이퍼에 형성된 패턴을 도시한 평면도이다.1A is a plan view showing a pattern formed on a conventional wafer.

도 1b는 웨이퍼에서 스크라이브 레인이 교차하는 영역을 확대한 확대도이다.FIG. 1B is an enlarged view illustrating an enlarged area in which a scribe lane crosses a wafer.

도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 웨이퍼의 스크라이브 레인 영역에 형성된 더미 패턴을 도시한 평면도이다.2 is a plan view illustrating a dummy pattern formed in a scribe lane region of a wafer in order to explain a method of forming a pattern of a semiconductor device according to the present invention.

도 3은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 웨이퍼의 테스트 패턴 영역에 형성된 더미 패턴을 도시한 평면도이다.3 is a plan view illustrating a dummy pattern formed in a test pattern region of a wafer in order to explain a method of forming a pattern of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 보호 설명><Description of protection of main parts of drawing>

202a 내지 202i, 302 : 더미 패턴 204 304: 스크라이브 레인202a to 202i, 302: dummy pattern 204 304: scribe lane

206 : 셀 블록 308 : 테스트 패턴206: cell block 308: test pattern

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 포토리소그래피(photolithography) 공정에서 균일한 포토레지스트 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a pattern forming method of a semiconductor device capable of forming a uniform photoresist pattern in a photolithography process.

반도체 소자의 고집적화에 따라 더욱 작은 임계치수(Critical Dimension; CD)의 디자인 룰(design rule)이 적용되고 있으며, 이에 따라 작은 개구 사이즈(opening size)를 가지는 콘택홀 이나 작은 폭을 가지는 미세 패턴을 형성하는 기술이 요구되고 있다. 따라서 포토 리소그래피 공정시 미세하고 결함이 없는 포토 레지스트 패턴을 형성하는 것이 중요한 이슈가 되고 있다.As semiconductor devices have higher integration, design rules of smaller critical dimensions (CD) are being applied, thereby forming contact holes having a small opening size or forming fine patterns having a small width. There is a demand for technology. Therefore, in the photolithography process, forming a fine and defect-free photoresist pattern has become an important issue.

통상적인 반도체 소자의 패턴 형성 공정에서는, 패턴을 형성하기 위한 소정의 피식각층, 예를 들면 실리콘막, 절연막 또는 도전막 위에 포토리소그래피 공정으로 포토 레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 하여 피식각층을 식각하여 원하는 패턴을 형성한다.In a pattern forming process of a conventional semiconductor element, a photoresist pattern is formed by a photolithography process on a predetermined etching layer for forming a pattern, for example, a silicon film, an insulating film, or a conductive film. The etched layer is etched using the photoresist pattern as an etching mask to form a desired pattern.

포토리소그래피 공정에서는 패턴이 형성된 노광 마스크를 이용하여 포토레지스트막이 형성된 웨이퍼를 선택적으로 노광시킴으로써 포토 레지스트 패턴을 형성한다. 그런데, 노광 광원이 노광 마스크를 지나 포토레지스트에 도달하는 과정에서 노광 마스크에 형성된 패턴에 의한 산란이나 다른 요인에 의해 웨이퍼상의 예정된 위치에 도달하지 못하고 그 주변부로 노광 광원이 도달하는데, 이를 스트레이 라이트(stray light)라고 한다. In the photolithography process, a photoresist pattern is formed by selectively exposing a wafer on which a photoresist film is formed using an exposure mask on which a pattern is formed. However, in the process of reaching the photoresist through the exposure mask, the exposure light source does not reach a predetermined position on the wafer due to scattering or other factors caused by the pattern formed in the exposure mask, and the exposure light source reaches its periphery. stray light).

스트레이 라이트는 웨이퍼 상의 예정된 위치로부터 거리가 멀어질수록 감소하며 웨이퍼 각 부분의 위치, 특히 필드(field) 내부의 위치에 따라서도 달라질 수 있다. 통상적으로, 스트레이 라이트는 필드의 중앙부로 갈수록 큰 값을 갖고 필드의 외곽으로 갈수록 작은 값을 갖는데, 이는 필드의 중앙이 외곽에 비해 더 많은 빛을 주변 지역과 주고 받기 때문이다. The stray light decreases as the distance from the predetermined position on the wafer increases and may also vary depending on the position of each portion of the wafer, particularly within the field. Typically, the stray light has a larger value toward the center of the field and a smaller value toward the outside of the field because the center of the field exchanges more light with the surrounding area than the outside.

이와 같은 스트레이 라이트의 특성 때문에 웨이퍼에 형성되는 패턴의 임계 치수는 주변 환경에 의해 영향을 받게 되며, 또한 필드 내부의 위치에 따라서 영향을 받게 된다. 예를 들어 주변에 열려 있는 지역이 많은 곳은 그렇지 않은 곳보다 패턴의 폭이 작아지게 되며, 반대로 주변에 닫혀 있는 지역이 많은 곳은 그렇지 않은 곳보다 패턴의 폭이 커지게 된다. Due to this characteristic of the stray light, the critical dimension of the pattern formed on the wafer is affected by the surrounding environment and also by the position inside the field. For example, where there are many open areas around the pattern, the width of the pattern will be smaller than that where it is not. On the contrary, where there are many closed areas, the pattern will be wider than the area where it is not.

또한 주변 지역의 평균 광도(Average Intensity)와 형성하고자 하는 패턴의 광도 컷팅 레벨(Intensity Cutting Level)이 차이가 나면 필드의 각 부분의 위치에 따라 형성되는 패턴의 임계치수가 차이가 날 수 있다. 즉, 주변지역의 패턴의 밀도에 비해 형성하고자 하는 패턴의 밀도가 크거나 작은 경우, 패턴의 밀도가 차이나는 경계 부분에서는 도달하는 광량의 차이로 인하여 스트레이 라이트가 발생되어 패턴의 임계치수가 차이가 날 수 있다.In addition, when the average intensity of the surrounding area and the intensity cutting level of the pattern to be formed are different, the critical dimension of the formed pattern may vary according to the position of each part of the field. That is, when the density of the pattern to be formed is larger or smaller than the density of the pattern in the surrounding area, stray light is generated due to the difference in the amount of light reaching at the boundary part where the density of the pattern is different. Can be.

본 발명은 패턴 밀도가 차이나는 경계 영역에 더미 패턴을 형성함으로써, 패턴 밀도 차이를 최소화 할 수 있다. The present invention can minimize the pattern density difference by forming a dummy pattern in the boundary region where the pattern density is different.

본 발명에 따른 반도체 소자의 패턴 형성 방법은, 다수의 칩 영역과 상기 칩 영역들을 구분하는 스크라이브 레인 영역을 포함하는 반도체 기판이 제공되는 단계 및 상기 칩 영역에 반도체 소자를 형성하는 위한 패턴 형성시 상기 칩 영역과 상기 스크라이브 레인 영역의 패턴 밀도 차이를 줄이기 위하여 상기 스크라이브 레인 영역에 더미 패턴을 함께 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a pattern of a semiconductor device, the method comprising: providing a semiconductor substrate including a plurality of chip regions and a scribe lane region that divides the chip regions, and at the time of forming a pattern for forming a semiconductor element in the chip region And forming a dummy pattern in the scribe lane region in order to reduce the difference in pattern density between the chip region and the scribe lane region.

상기 더미 패턴은 상기 스크라이브 레인이 교차하는 영역에 형성될 수 있다. 상기 스크라이브 레인이 교차하는 영역이 클리어 필드인 경우, 상기 더미 패턴은 상기 더미 패턴의 전체 면적에서 포토 레지스트가 형성되는 면적의 비율을 50% 초과 100% 미만으로 형성할 수 있다. 상기 스크라이브 레인이 교차하는 영역이 다크 필드인 경우, 상기 더미 패턴은 상기 더미 패턴의 전체 면적에서 포토 레지스트가 형성되는 면적의 비율을 30% 초과 70% 미만으로 형성할 수 있다.The dummy pattern may be formed in an area where the scribe lanes cross. When the region where the scribe lanes cross is a clear field, the dummy pattern may form a ratio of an area where the photoresist is formed to less than 50% and less than 100% of the entire area of the dummy pattern. When the region where the scribe lanes cross is a dark field, the dummy pattern may form a ratio of the area where the photoresist is formed to less than 30% and less than 70% of the entire area of the dummy pattern.

상기 스크라이브 레인 영역에 오버레이 마크, 얼라인 마크 및 테스트 패턴을 포함하는 보조 패턴이 더욱 형성될 수 있다. 상기 더미 패턴은 상기 보조 패턴 주변에도 형성될 수 있다. 상기 보조 패턴이 클리어 필드인 경우, 더미 패턴은 포토 레지스트가 형성되는 면적의 비율을 50% 초과 100% 미만으로 형성할 수 있다. 상기 보조 패턴이 클리어 필드인 경우, 상기 더미 패턴은 포토 레지스트가 형성되는 면적의 비율을 40% 초과 80% 미만으로 형성할 수 있다.An auxiliary pattern including an overlay mark, an alignment mark, and a test pattern may be further formed in the scribe lane area. The dummy pattern may be formed around the auxiliary pattern. When the auxiliary pattern is a clear field, the dummy pattern may form a ratio of the area where the photoresist is formed to more than 50% and less than 100%. When the auxiliary pattern is a clear field, the dummy pattern may form a ratio of the area where the photoresist is formed to more than 40% and less than 80%.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

스트레이 라이트의 특성으로 인하여, 포토리소그래피 공정을 이용한 포토레지스트 패턴 형성 공정에서 스트레이 라이트에 의한 패턴 선폭의 차이가 가장 심하게 나타나는 지역은 스크라이브 레인(Scribe Lane)이 교차하는 지역과 스크라이브 레인 상에 형성되는 테스트 패턴(Test Pattern) 지역이다. 이를 하기에서 상세하게 설명한다.Due to the characteristics of the stray light, in the photoresist pattern formation process using the photolithography process, the area where the difference in the pattern line width due to the stray light is most severe is the test formed on the scribe lane and the area where the scribe lane crosses. Test Pattern area. This will be described in detail below.

도 1a는 통상적인 웨이퍼에 형성된 패턴을 도시한 평면도이고, 도 1b는 웨이퍼에서 스크라이브 레인이 교차하는 영역을 확대한 확대도이다.FIG. 1A is a plan view illustrating a pattern formed on a conventional wafer, and FIG. 1B is an enlarged view illustrating an enlarged area where scribe lanes cross on a wafer.

도 1a 및 도 1b를 참조하면, 웨이퍼(100)에는 하나의 필드에 6개의 칩(Chip; 102)이 형성되며, 칩 내부에는 다수의 셀 블록(cell block; 108)이 형성된다. 칩(102)과 칩(102) 사이에는 스크라이브 레인(104)이 형성되는데, 스크라이브 레인(104)에는 얼라인 마크(Alignment Mark; 도시하지 않음), 오버레이 마크(Overlay Mark; 도시하지 않음), 테스트 패턴(106) 등이 형성된다.1A and 1B, six chips 102 are formed in one field on a wafer 100, and a plurality of cell blocks 108 are formed inside the chip. A scribe lane 104 is formed between the chip 102 and the chip 102, wherein the scribe lane 104 includes an alignment mark (not shown), an overlay mark (not shown), and a test. Pattern 106 and the like are formed.

일반적으로, 스크라이브 레인(104)의 패턴 밀도는 셀 블록(108)의 패턴 밀도에 비해 현저히 떨어지는데, 이러한 패턴 밀도의 차이로 인하여 스크라이브 레인(104) 근처에 있는 셀 블록(108)이나 스크라이브 레인(104) 안에 있는 테스크 패턴(106)을 형성할 때 선폭이 차이난다. 즉, 웨이퍼(100)에서 셀 블록(108)으로 둘러싸인 영역(A)과 스크라이브 레인(104)이 교차하는 영역(B) 사이에는 현저한 패턴 밀도의 차이가 존재하며, 이로 인하여 패턴 선폭의 차이가 발생된다. 특히 스크라이브 레인(104)이 교차하는 영역(B)과 가장 인접한 곳이 위치한 셀 블록(108a; 도 1b 참조)에서 가장 큰 패턴 선폭 차이가 발생된다.In general, the pattern density of the scribe lane 104 is significantly lower than the pattern density of the cell block 108, and due to this difference in pattern density, the cell block 108 or the scribe lane 104 near the scribe lane 104 The line widths are different when forming the task pattern 106 in Fig. 2). That is, there is a significant difference in pattern density between the region A surrounded by the cell block 108 in the wafer 100 and the region B where the scribe lanes 104 intersect, resulting in a difference in pattern line width. do. In particular, the largest pattern line width difference occurs in the cell block 108a (see FIG. 1B) where the scribe lane 104 intersects the region B that is closest to each other.

한편, 스크라이브 레인(104)이 교차하는 영역(B)은 스크라이브 레인(104)의 패턴이 양각되는지 음각되는지에 따라 클리어 필드(Clear Field)와 다크 필드(Dark Field)로 구분된다. 클리어 필드는 반도체 메모리 소자의 소자 분리막, 게이트, 비트 라인 등의 레이어(Layer)와 같이, 스크라이브 레인(104)이 열리며 스크라이브 레인(104)상의 패턴이 양각되는 레이어이다. 반면에, 다크 필드는 반도체 메모리 소자의 콘택홀 레이어와 같이 스크라이브 레인(104)이 닫히며 스크라이브 레인(104) 상의 패턴이 음각되는 레이어이다.The area B where the scribe lanes 104 intersect is divided into a clear field and a dark field according to whether the pattern of the scribe lanes 104 is embossed or engraved. The clear field is a layer in which a scribe lane 104 is opened and a pattern on the scribe lane 104 is embossed, such as a layer of a device isolation film, a gate, a bit line, or the like of a semiconductor memory device. On the other hand, the dark field is a layer in which the scribe lane 104 is closed and the pattern on the scribe lane 104 is engraved like the contact hole layer of the semiconductor memory device.

클리어 필드의 경우가 다크 필드의 경우보다 스크라이브 레인(104)이 교차하는 지역에서 페턴 선폭의 차이가 더 크게 나타난다. 이는 셀 블록(108)과 스크라이브 레인(104)의 평균 광도 차이가 클리어 필드의 경우가 다크 필드의 경우보다 크기 때문이다. 클리어 필드의 경우 셀 블록(108)의 평균 광도는 25~35％ 정도이고 스크라이브 레인(104)의 평균 광도는 90％이상인 반면, 다크 필드의 경우 셀 블록(108)의 평균 광도는 15~25％이고 스크라이브 레인(104)의 평균 광도는 10％ 이하이다.The difference in pattern line width is greater in the area where the scribe lane 104 intersects than in the case of the clear field. This is because the average brightness difference between the cell block 108 and the scribe lane 104 is larger for the clear field than for the dark field. In the case of the clear field, the average brightness of the cell block 108 is about 25 to 35% and the mean brightness of the scribe lane 104 is 90% or more, while in the dark field, the average brightness of the cell block 108 is 15 to 25%. And the average luminosity of the scribe lanes 104 is 10% or less.

한편, 스크라이브 레인(104)이 교차하는 지역에 인접한 셀 블록(108)은 스크라이브 레인(104)과 어느 정도의 거리를 두고 있지만 스크라이브 레인(104)상에 있는 테스트 패턴(106)은 스크라이브 레인(104) 내부에 있기 때문에 더욱 인접하여 평균 광도가 차이 나는 영역이 존재한다. 스크레이 라이트에 의한 영향은 거리가 가까울수록 커지므로 경우에 따라서는 테스트 패턴(106)이 더 큰 패턴 선폭의 차이 를 나타낼 수도 있다. On the other hand, the cell block 108 adjacent to the region where the scribe lanes 104 intersect is some distance from the scribe lanes 104, but the test pattern 106 on the scribe lanes 104 is the scribe lanes 104. ), There is an area where the average brightness differs closer to each other. Since the influence of the scrap light increases as the distance increases, in some cases, the test pattern 106 may exhibit a larger difference in pattern line width.

도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 웨이퍼의 스크라이브 레인 영역에 형성된 더미 패턴을 도시한 평면도이다.2 is a plan view illustrating a dummy pattern formed in a scribe lane region of a wafer in order to explain a method of forming a pattern of a semiconductor device according to the present invention.

도 2를 참조하면, 웨이퍼에서 스크라이브 레인(204)이 교차하는 영역에 더미 패턴(dummy pattern; 202a 내지 202i)를 형성하여 스크라이브 레인(204)이 교차하는 영역에서 주변부와의 패턴 밀도의 차이를 최소화한다. 더미 패턴(202a 내지 202i) 중 가운데 형성되는 더미패턴(202a)은 가로변의 길이와 세로변의 길이가 스크라이브 레인(204)의 폭(l1)과 동일하다. 이때, 스크라이브 레인(204)의 폭(l1)은 100㎛ 내외로 형성할 수 있지만 이에 한정되지 않는다. 또한, 나머지 더미 패턴(202b 내지 202i)은 긴 변의 길이가 스크라이브 레인(104)의 폭(l1)보다 크며, 짧은 변의 길이는 스크라이브 레인(104)의 폭(l1)과 동일하다. 이때, 더미 패턴(202b 내지 202i)은 긴 변의 길이는 200㎛ 내외로 형성할 수 있지만 이에 한정되지 않는다.Referring to FIG. 2, dummy patterns 202a to 202i are formed in regions where the scribe lanes 204 intersect on the wafer, thereby minimizing a difference in pattern density from the periphery in regions where the scribe lanes 204 intersect. do. In the dummy patterns 202a formed in the middle of the dummy patterns 202a to 202i, the length of the horizontal side and the length of the vertical side are the same as the width l 1 of the scribe lane 204. In this case, the width l 1 of the scribe lane 204 may be formed to about 100 μm, but is not limited thereto. The lengths of the long sides of the remaining dummy patterns 202b to 202i are larger than the width l 1 of the scribe lane 104, and the length of the short sides is the same as the width l 1 of the scribe lane 104. In this case, the lengths of the long sides of the dummy patterns 202b to 202i may be about 200 μm, but are not limited thereto.

한편, 스크라이브 레인(204)이 교차하는 영역이 클리어 필드인 경우, 셀 블록(206)의 평균 광도가 30% 정도이므로 스크라이브 레인(204)이 교차하는 영역의 전체적인 평균 광도가 30% 정도가 되도록 더미 패턴(202b 내지 202i)을 콘트롤한다. 하지만, 선폭의 차이가 가장 심하게 나타나는 최외각 지역은 이미 셀 블록(206)보다는 평균 광도가 다소 높은 주변 회로 지역으로 둘러싸여 있다. 따라서 이를 보상하기 위해서는 더미 패턴(202a 내지 202i)의 평균 광도를 20% 이하로 콘 트롤해야 한다. 더미 패턴(202a 내지 202i)의 평균 광도가 20% 이하가 되게 하려면 더미 패턴(202a 내지 202i) 영역에서 포토 레지스트가 형성되는 면적의 비율이 80% 이상인 더미 패턴(202a 내지 202i)을 삽입하면 된다.On the other hand, when the area where the scribe lanes 204 intersect is a clear field, the average brightness of the cell block 206 is about 30%, so that the overall average brightness of the area where the scribe lanes 204 intersect is about 30%. The patterns 202b to 202i are controlled. However, the outermost region where the difference in line width is most severe is already surrounded by the peripheral circuit region having a somewhat higher average brightness than the cell block 206. Therefore, to compensate for this, the average luminance of the dummy patterns 202a to 202i should be controlled to 20% or less. In order to make the average luminance of the dummy patterns 202a to 202i be 20% or less, the dummy patterns 202a to 202i having a ratio of 80% or more to the area where the photoresist is formed in the dummy patterns 202a to 202i may be inserted.

스크라이브 레인(204)이 교차하는 영역이 다크 필드인 경우, 셀 블록(206)의 평균 광도가 20% 정도이므로 스크라이브 레인(204)이 교차하는 지역의 전체적인 평균 광도를 20% 정도로 맞추면 된다. 그런데, 다크 필드의 경우는 인접한 주변 회로 영역에 대체로 패턴이 형성되지 않기 때문에, 선폭의 차이가 가장 심하게 나타나는 최외각 지역은 셀 블록(206)의 평균 광도보다 낮은 지역으로 둘러싸여 있다. 따라서, 이를 보상하기 위해서는 더미 패턴(202a 내지 202i)의 평균 광도를 40% 이상으로 콘트롤해야 한다. 평균 광도가 40% 이상이 되게 하려면 더미 패턴(202a 내지 202i)영역에서 포토 레지스트가 형성되지 않는 면적의 비율이 40% 이상인 더미 패턴(202a 내지 202i)을 형성하면 된다.If the area where the scribe lanes 204 intersect is a dark field, the average brightness of the cell block 206 is about 20%, so the overall average brightness of the area where the scribe lanes 204 intersect is about 20%. However, in the dark field, since the pattern is not generally formed in the adjacent peripheral circuit region, the outermost region where the difference in line width is most severe is surrounded by an area lower than the average brightness of the cell block 206. Therefore, in order to compensate for this, the average luminance of the dummy patterns 202a to 202i should be controlled to 40% or more. If the average luminous intensity is to be 40% or more, the dummy patterns 202a to 202i having a ratio of 40% or more to the area where the photoresist is not formed in the dummy patterns 202a to 202i may be formed.

하지만, 클리어 필드나 다크 필드의 경우 모두, 셀 블록(206)의 평균 광도는 인접하여 형성되는 레이어에 따라 차이가 발생하기 때문에, 각각의 경우에 적합한 평균 광도를 갖는 더미 패턴(202a 내지 202i)을 형성해야 한다. 따라서, 전술한 실시예에 한정되지 않고 다양한 실시예에 따라 더미 패턴(202a 내지 202i)을 다양하게 형성할 수 있다. 즉, 스크라이브 레인(204)이 교차하는 영역이 클리어 필드인 경우, 더미 패턴(202a 내지 202i) 영역에서 포토 레지스트가 형성되는 면적의 비율이 50% 초과 100% 미만인 더미 패턴(202a 내지 202i)을 삽입할 수 있다. 또한, 스크라이브 레인(204)이 교차하는 영역이 다크 필드인 경우, 더미 패턴(202a 내지 202i)에서 포토 레지스트가 형성되는 면적의 비율이 30% 초과 70% 미만인 더미 패턴(202a 내지 202i)을 삽입할 수 있다.However, in both the clear field and the dark field, since the average luminance of the cell block 206 is different depending on the layers formed adjacent to each other, the dummy patterns 202a to 202i having appropriate average luminance in each case are generated. Should be formed. Therefore, the dummy patterns 202a to 202i may be variously formed according to various embodiments, without being limited to the above-described embodiments. That is, when the areas where the scribe lanes 204 intersect are clear fields, the dummy patterns 202a to 202i having the ratio of the area where the photoresist is formed in the dummy patterns 202a to 202i are greater than 50% and less than 100% are inserted. can do. In addition, when the area where the scribe lanes 204 intersect is a dark field, the dummy patterns 202a to 202i having a ratio of the area where the photoresist is formed in the dummy patterns 202a to 202i are greater than 30% and less than 70% can be inserted. Can be.

도 3은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 웨이퍼의 테스트 패턴에 형성된 더미 패턴을 도시한 평면도이다.3 is a plan view illustrating a dummy pattern formed on a test pattern of a wafer in order to explain a method of forming a pattern of a semiconductor device according to the present invention.

도 3을 참조하면, 웨이퍼의 스크라이브 레인(304)에 형성된 테스트 패턴(308)에 인접하여 더미 패턴(302)을 형성함으로써, 테스트 패턴(308) 부근에서 패턴 밀도의 차이를 최소화할 수 있다. 더미 패턴(302)의 폭은 스크라이브 레인(304)의 폭(l1)과 동일하다. 이때, 스크라이브 레인(304)의 폭(l1)은 100㎛ 내외로 형성할 수 있지만 이에 한정되지 않는다. 또한, 더미 패턴(302)의 길이(l3)는 테스트 패턴(308)으로부터 양쪽으로 스크라이브 레인(304)의 폭(l1)보다 더 길게 형성한다. 더미 패턴(302)의 길이(l3)는 300㎛ 내외로 형성할 수 있지만 이에 한정되지 않는다. Referring to FIG. 3, by forming the dummy pattern 302 adjacent to the test pattern 308 formed in the scribe lane 304 of the wafer, the difference in the pattern density in the vicinity of the test pattern 308 may be minimized. The width of the dummy pattern 302 is equal to the width l 1 of the scribe lane 304. In this case, the width l 1 of the scribe lane 304 may be formed to about 100㎛, but is not limited thereto. In addition, the length l 3 of the dummy pattern 302 is formed longer than the width l 1 of the scribe lane 304 from both sides of the test pattern 308. The length l 3 of the dummy pattern 302 may be formed to be about 300 μm, but is not limited thereto.

한편, 테스트 패턴(308) 영역에는 다양한 형태의 테스트 패턴(308)이 삽입되므로 테스트 패턴(308) 영역의 평균 광도는 셀 블록(306)의 평균 광도에 대응하여 콘트롤 하는 것이 바람직하다. 즉, 테스트 패턴(308) 영역이 클리어 필드인 경우에는 셀 블록(306)의 평균 광도가 30% 정도이므로, 더미 패턴(302)의 전체 면적에 대하여 닫혀 있는 면적의 비율이 70% 가 되도록 더미 패턴(302)을 삽입한다. 반면에, 테스트 패턴(308) 영역이 다크 필드인 경우에는 셀 블록(306)의 평균 광도가 20% 정도이므로 더미 패턴(302)의 전체 면적에 대하여 열려 있는 면적의 비율이 20% 가 되도록 더미 패턴(302)을 형성하면 된다. Meanwhile, since various types of test patterns 308 are inserted into the test pattern 308 region, the average luminance of the test pattern 308 region may be controlled to correspond to the average luminance of the cell block 306. That is, when the test pattern 308 area is a clear field, the average light intensity of the cell block 306 is about 30%, so that the ratio of the closed area to the total area of the dummy pattern 302 becomes 70%. Insert 302. On the other hand, when the test pattern 308 region is a dark field, the average luminance of the cell block 306 is about 20%, so that the ratio of the open area to the total area of the dummy pattern 302 becomes 20%. 302 may be formed.

하지만, 상기에서 예를 든 것은 클리어 필드와 다크 필드의 대표적인 경우이고, 실제로는 형성되는 레이어에 따라서 평균 광도가 다소 차이가 날 수 있다. 따라서, 각각의 경우에 적합한 평균 광도를 갖는 더미 패턴(302)을 형성해야 한다. 즉, 테스트 패턴(308) 영역이 클리어 필드인 경우, 테스트 패턴(308)에서 포토 레지스트가 형성되는 면적의 비율이 50% 초과 100% 미만인 더미 패턴(302)을 삽입할 수 있다. 또한, 테스트 패턴(308) 영역이 다크 필드인 경우, 테스트 패턴(308) 영역에서 포토 레지스트가 형성되는 면적의 비율이 40% 초과 80% 미만인 더미 패턴(302)을 형성할 수 있다.However, the above examples are representative of the clear field and the dark field, and in actuality, the average brightness may vary depending on the formed layer. Therefore, a dummy pattern 302 must be formed with a suitable average brightness in each case. That is, when the test pattern 308 region is a clear field, the dummy pattern 302 having the ratio of the area where the photoresist is formed in the test pattern 308 is greater than 50% and less than 100% may be inserted. In addition, when the test pattern 308 region is a dark field, the dummy pattern 302 may be formed in which the ratio of the area where the photoresist is formed in the test pattern 308 region is greater than 40% and less than 80%.

또한, 테스트 패턴(308) 사이의 거리가 600㎛보다 작으면 테스트 패턴(308)에 형성된 더미 패턴(302)의 가운데 부분이 겹칠 수 있다. 이러한 경우에는 테스트 패턴(308)의 상하부에 대하여 독립적으로 생각하여, 각 테스트 패턴(308)의 더미 패턴(302) 영역의 평균 광도를 셀 블록(306)의 평균 광도에 맞추면 된다.In addition, when the distance between the test patterns 308 is smaller than 600 μm, the center portions of the dummy patterns 302 formed in the test patterns 308 may overlap. In such a case, the upper and lower portions of the test pattern 308 may be considered independently, and the average luminance of the dummy pattern 302 region of each test pattern 308 may be adjusted to the average luminance of the cell block 306.

한편, 본 발명은 스크라이브 레인(304)에 형성되는 테스트 패턴(308) 주위에 더미 패턴(302)을 형성하는 것을 설명하였지만, 스크라이브 레인(304)에 형성되는 얼라인 마크나 오버레이 마크 주위에도 더미 패턴(302)을 형성하여 패턴 밀도 차이를 줄일 수 있음은 당연하다. Meanwhile, although the present invention has been described in which the dummy pattern 302 is formed around the test pattern 308 formed in the scribe lane 304, the dummy pattern is also formed around the alignment mark or overlay mark formed in the scribe lane 304. It is natural that the pattern density difference can be reduced by forming the 302.

본 발명의 반도체 소자의 패턴 형성 방법에 따르면, 패턴 밀도가 차이나는 경계 영역에 더미 패턴을 형성함으로써, 패턴 밀도 차이를 최소화 할 수 있다. 이 에 따라 스트레이 라이트로 인하여 패턴의 선폭 차이가 발생되는 것을 방지하여 보다 미세하고 신뢰성있는 패턴을 형성하는 것이 가능하다.According to the method for forming a pattern of a semiconductor device of the present invention, the difference in pattern density can be minimized by forming a dummy pattern in a boundary region having a different pattern density. Accordingly, it is possible to form a finer and more reliable pattern by preventing the difference in the line width of the pattern due to the stray light.

Claims (8)

다수의 칩 영역과 상기 칩 영역들을 구분하는 스크라이브 레인 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate including a plurality of chip regions and a scribe lane region that divides the chip regions; 상기 칩 영역에 반도체 소자를 형성하는 위한 패턴 형성시 상기 칩 영역과 상기 스크라이브 레인 영역의 패턴 밀도 차이를 줄이기 위하여 상기 스크라이브 레인 영역에 더미 패턴을 함께 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.And forming a dummy pattern in the scribe lane region together to reduce a difference in pattern density between the chip region and the scribe lane region when forming a pattern for forming the semiconductor element in the chip region. 제1항에 있어서,The method of claim 1, 상기 더미 패턴은 상기 스크라이브 레인이 교차하는 영역에 형성되는 반도체 소자의 패턴 형성 방법.And the dummy pattern is formed in a region where the scribe lanes intersect. 제2항에 있어서,The method of claim 2, 상기 스크라이브 레인이 교차하는 영역이 클리어 필드인 경우, 상기 더미 패턴은 상기 더미 패턴의 전체 면적에서 포토 레지스트가 형성되는 면적의 비율을 50% 초과 100% 미만으로 형성하는 반도체 소자의 패턴 형성 방법.And the region where the scribe lanes cross is a clear field, wherein the dummy pattern forms a ratio of the area where the photoresist is formed to less than 50% and less than 100% of the total area of the dummy pattern. 제2항에 있어서,The method of claim 2, 상기 스크라이브 레인이 교차하는 영역이 다크 필드인 경우, 상기 더미 패턴은 상기 더미 패턴의 전체 면적에서 포토 레지스트가 형성되는 면적의 비율을 30% 초과 70% 미만으로 형성하는 반도체 소자의 패턴 형성 방법.When the region where the scribe lanes intersect is a dark field, the dummy pattern forms a ratio of the area where the photoresist is formed to less than 30% and less than 70% of the total area of the dummy pattern. 제1항에 있어서,The method of claim 1, 상기 스크라이브 레인 영역에 오버레이 마크, 얼라인 마크 및 테스트 패턴을 포함하는 보조 패턴이 더욱 형성되는 반도체 소자의 패턴 형성 방법.And an auxiliary pattern including an overlay mark, an align mark, and a test pattern in the scribe lane area. 제5항에 있어서,The method of claim 5, 상기 더미 패턴은 상기 보조 패턴 주변에도 형성되는 반도체 소자의 패턴 형성 방법.The dummy pattern may be formed around the auxiliary pattern. 제6항에 있어서,The method of claim 6, 상기 보조 패턴이 클리어 필드인 경우, 더미 패턴은 포토 레지스트가 형성되는 면적의 비율을 50% 초과 100% 미만으로 형성하는 반도체 소자의 패턴 형성 방 법.If the auxiliary pattern is a clear field, the dummy pattern is a pattern formation method of a semiconductor device to form a ratio of the area in which the photoresist is formed to more than 50% and less than 100%. 제6항에 있어서,The method of claim 6, 상기 보조 패턴이 클리어 필드인 경우, 상기 더미 패턴은 포토 레지스트가 형성되는 면적의 비율을 40% 초과 80% 미만으로 형성하는 반도체 소자의 패턴 형성 방법.And when the auxiliary pattern is a clear field, the dummy pattern forms a ratio of the area where the photoresist is formed to more than 40% and less than 80%.
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