KR20080089755A - Wordline driving circuit - Google Patents
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Abstract
Description
도 1 은 본 발명의 일 실시예에 따른 워드라인 구동회로도이다.1 is a word line driver circuit diagram according to an embodiment of the present invention.
도 2 는 도 1에서 사용되는 각 신호의 파형을 나타낸 타이밍도이다.FIG. 2 is a timing diagram illustrating waveforms of each signal used in FIG. 1.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10: 메인 워드라인 구동부 20: 신호전달부10: main word line driver 20: signal transmission unit
30: 서브 워드라인 구동부30: sub word line driver
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 워드라인 구동회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a word line driver circuit.
일반적으로, 반도체 장치는 특정 메모리 셀의 데이터를 비트라인으로 전달하기 위한 워드라인 구동회로를 포함하고 있다.Generally, a semiconductor device includes a word line driver circuit for transferring data of a specific memory cell to a bit line.
워드라인 구동회로의 메인 워드라인 구동부는 메인 워드라인 구동신호에 응답하여 메인 워드라인(Main Wordline)을 활성화시킨다. 또한, 워드라인 구동회로의 서브 워드라인 구동부는 메인 워드라인 구동부의 출력신호에 응답하여 서브 워드라인(Sub-Wordline)을 활성화시킨다.The main wordline driver of the wordline driver circuit activates the main wordline in response to the main wordline driver signal. The sub word line driver of the word line driver circuit activates a sub word line in response to an output signal of the main word line driver.
한편, 메인 워드라인 구동부의 출력신호는 서브 워드라인 구동전압보다 서브 워드라인 구동부에 먼저 도달하게 되는데, 이는 서브 워드라인 구동전압이 로우 디코더(Row decoder)에서 서브 워드라인 구동부까지 전달되는 경로의 길이가 메인 워드라인 구동부의 출력신호가 로우디코더에서 서브 워드라인 구동부까지 도달하는 경로 보다 길기 때문이다. On the other hand, the output signal of the main word line driver reaches the sub word line driver rather than the sub word line driver, which is the length of the path through which the sub word line driver voltage is transmitted from the low decoder to the sub word line driver. This is because the output signal of the main word line driver is longer than the path from the low decoder to the sub word line driver.
또한, 서브 워드라인 구동전압이 전달되는 경로는 메인 워드라인 구동전압이 전달되는 경로보다 길기 때문에 경로의 캐패시턴스(capacitance)가 증가하고, 캐패시터(Capacitor)와 같은 효과를 가지는 트랜지스터(transistor)가 더욱 많이 연결되어 있다. 이에 메인 워드라인 구동부의 출력신호는 서브 워드라인 구동전압보다 서브 워드라인 구동부에 먼저 도달하게 되는 문제점이 있다.In addition, since the path through which the sub word line driving voltage is transmitted is longer than the path through which the main word line driving voltage is transmitted, the capacitance of the path increases, and more transistors having the same effect as a capacitor are more. It is connected. Accordingly, the output signal of the main word line driver reaches the sub word line driver rather than the sub word line driver.
따라서, 서브 워드라인 구동전압 측면에서 경로의 길이 및 캐패시턴스 증가로 인하여 서브 워드라인의 활성화 특성이 나빠지는 문제점이 있었다.Therefore, there is a problem in that the activation characteristics of the sub word line are deteriorated due to the increase in the path length and the capacitance in terms of the sub word line driving voltage.
따라서, 본 발명이 이루고자 하는 기술적 과제는 서브 워드라인 구동전압이 메인 워드라인 구동부의 출력신호보다 서브 워드라인 구동부에 먼저 전달되도록 하 여 서브 워드라인의 활성화 특성을 개선하는 워드라인 구동회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a word line driving circuit for improving the activation characteristics of a sub word line by allowing the sub word line driving voltage to be transmitted to the sub word line driver before the output signal of the main word line driver. will be.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 워드라인 구동회로는 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부 및; 서브 워드라인 구동신호에 응답하여 상기 메인 워드라인 구동부의 출력신호를 서브 워드라인 구동부로 전달하는 신호전달부를 포함한다.In order to achieve the above technical problem, the word line driving circuit according to an embodiment of the present invention includes a main word line driver for activating the main word line in response to the main word line driving signal; And a signal transfer unit configured to transfer an output signal of the main word line driver to the sub word line driver in response to the sub word line driver signal.
본 발명에서, 상기 신호전달부는 상기 서브 워드라인 구동신호에 응답하여 상기 메인 워드라인 구동부의 출력신호를 상기 서브 워드라인 구동부로 전달하는 전달소자를 포함한다.In an embodiment, the signal transfer unit may include a transfer device configured to transfer an output signal of the main word line driver to the sub word line driver in response to the sub word line driver.
그리고, 본 발명의 다른 실시예에 따른 워드라인 구동회로는 메인 워드라인 구동신호에 응답하여 메인 워드라인을 활성화시키는 메인 워드라인 구동부와; 서브 워드라인 구동신호에 응답하여 상기 메인 워드라인 구동부의 출력신호를 전달하는 신호전달부 및; 상기 신호전달부의 출력신호에 응답하여 서브 워드라인을 활성화시키는 서브 워드라인 구동부를 포함한다.In addition, the word line driving circuit according to another embodiment of the present invention includes a main word line driver for activating the main word line in response to the main word line driving signal; A signal transfer unit configured to transfer an output signal of the main word line driver in response to a sub word line driver signal; And a sub word line driver for activating the sub word line in response to an output signal of the signal transfer unit.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
본 발명의 일 실시예에서는 하나의 메인 워드라인에 연결되는 서브 워드라인 구동부의 수를 여덟개로 가정하였다. 또한, 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)는 입력된 어드레스에 따라 로우디코더(Row decoder)에 의해 여덟개의 서브 워드라인 구동신호(FX0-FX7) 및 여덟개의 서브 워드라인 구동 반전신호(FXB0-FXB7) 중 인에이블되는 신호로 가정하였다. 한편, 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)는 서브 워드라인 구동 반전신호 리피터(FXB repeater)를 거쳐 서브 워드라인 구동부로 인가된다.In an embodiment of the present invention, it is assumed that the number of sub word line drivers connected to one main word line is eight. Further, the sub word line driving signal FX0 and the sub word line driving inverting signal FXB0 are eight sub word line driving signals FX0-FX7 and eight subs by a low decoder according to an input address. It is assumed that the word line driving inversion signals FXB0-FXB7 are enabled. On the other hand, the sub word line driving signal FX0 and the sub word line driving inverting signal FXB0 are applied to the sub word line driving unit through the sub word line driving inverting signal repeater FXB repeater.
도 1 은 본 발명의 일 실시예에 따른 워드라인 구동회로도이다.1 is a word line driver circuit diagram according to an embodiment of the present invention.
도 1 에 도시한 바와 같이, 본 발명의 일 실시예에 의한 워드라인 구동회로는 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 활성화시키는 메인 워드라인 구동부(10)와; 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 메인 워드라인 구동부(10)의 출력신호를 전달하는 신호전달부(20) 및; 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 활성화시키는 서브 워드라인 구동부(30)를 구비한다.As shown in FIG. 1, a word line driver circuit according to an embodiment of the present invention includes a main
메인 워드라인 구동부(10)는 고전압단(VPP)과 메인 워드라인(MWL0) 사이에 연결되고, 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 풀-업 구동하는 PMOS트랜지스터(PM1) 및; 메인 워드라인(MWL0)과 접지전압단(VSS) 사이에 연결되고, 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인(MWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM1)를 구비한다.The main
신호전달부(20)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링하는 인버터(IV1)와; 서브 워드라인 구동신호(DR)에 응답하여 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(30)로 전달하는 전달게이트(TG1)를 구비한다. 여기서, 전달게이트(TG1)은 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM2)로 이루어져 있다.The
서브 워드라인 구동부(30)는 서브 워드라인 구동전압단(FX0)과 서브 워드라인(SWL0) 사이에 연결되고, 메인 워드라인 구동부(10)의 출력신호에 응답하여 서브 워드라인(SWL0)을 풀-업 구동하는 PMOS트랜지스터(PM3)와; 서브 워드라인(SWL0)과 접지전압단(VSS) 사이에 연결되고, 메인 워드라인 구동부(10)의 출력신호에 응답하여 서브 워드라인(SWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM3) 및; 서브 워드라인(SWL0)과 접지전압단(VSS) 사이에 연결되고, 서브 워드라인 구동 반전신호(FXB0)에 응답하여 서브 워드라인(SWL0)을 풀-다운 구동하는 NMOS트랜지스터(NM4)를 구비한다.The sub
이와 같이 구성된 워드라인 구동회로의 동작을 상세히 설명하면 다음과 같다.The operation of the word line driver circuit configured as described above will be described in detail as follows.
우선, 라스신호(Row Address Strobe, RAS)가 인에이블되므로써, 입력되는 로우어드레스(Row Address)를 디코딩하는 로우디코더(Row decoder)의 디코딩 출력신호에 의해 하나의 메인 디코더(Main decoder)가 선택된 경우를 살펴본다.First, when a main signal is selected by a decoding output signal of a low decoder that decodes an input low address because a low address strobe (RAS) is enabled. Take a look.
선택된 메인 디코더는 로우레벨로 인에이블된 메인 워드라인 구동신호(DR)를 출력한다. 메인 워드라인 구동부(10)는 로우레벨로 인에이블된 메인 워드라인 구동 신호(DR)에 응답하여 메인 워드라인(MWL0)을 활성화시킨다.The selected main decoder outputs the main word line driving signal DR enabled at the low level. The main
도 1 을 참조하여 메인 워드라인 구동부(10)의 동작을 좀 더 구체적으로 살펴보면, NMOS트랜지스터(NM1)는 로우레벨의 메인 워드라인 구동신호(DR)에 응답하여 턴-오프되고, PMOS트랜지스터(PM1)는 로우레벨의 메인 워드라인 구동신호(DR)에 응답하여 턴-온된다. 따라서, PMOS트랜지스터(PM1)는 메인 워드라인(MWL0)을 고전압(VPP) 레벨로 풀-업 구동하여 활성화시킨다.Referring to FIG. 1, the operation of the main
이어서, 신호전달부(20)는 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 하이레벨인 메인 워드라인 구동부(10)의 출력신호를 입력받아, 로우레벨의 출력신호를 서브 워드라인 구동부(30)로 전달한다.Subsequently, the
도 1 을 참조하여 신호전달부(20)의 동작을 좀 더 구체적으로 살펴보면, 인버터(IV1)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링한다. 전달게이트(TG1)는 서브 워드라인 구동신호(FX0)가 하이레벨이고 서브 워드라인 구동 반전신호(FXB0)가 로우레벨인 경우, 로우레벨인 인버터(IV1)의 출력신호(MWLB0)를 서브 워드라인 구동부(30)로 전달한다.Referring to FIG. 1, the operation of the
이때, 메인 워드라인 구동부(10)의 출력신호는 전달게이트(TG1)를 구성하는 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM2)의 소스(Source)-드레인(Drain) 부분에 입력된다. 즉, 메인 워드라인 구동부(10)의 출력신호 측면에서는 캐패시턴스(capacitance)가 매우 큰 서브 워드라인 구동부(30)의 PMOS트랜지스터(PM3)의 게이트(Gate)로 입력되는 것보다 상대적으로 캐패시턴스가 작은 전달게이트(TG1)의 소스(Source)-드레인(Drain) 부분으로 입력되는 것이 캐패시턴스가 작게된다. 도2 에서 보듯이, 신호전달부(20)의 인버터(IV1)를 거치는 신호가 종전보다 빨리 로우레벨로 떨어지는 것을 볼 수 있다.In this case, the output signal of the main
또한, 전달게이트(TG1)는 서브 워드라인 구동부(30)에 서브 워드라인 구동신호(FX0)가 완전히 인가되기 전까지 인버터(IV1)의 신호를 서브 워드라인 구동부(30)로 전달되지 못하게 하는 역활을 한다.In addition, the transfer gate TG1 prevents the signal of the inverter IV1 from being transmitted to the sub
만약, 서브 워드라인 구동부(30)에 서브 워드라인 구동신호(FX0)가 완전히 인가되기 전에 신호전달부(20)의 출력신호에 응답하여 서브 워드라인 구동부(30)의 PMOS트랜지스터(PM3)가 턴-온되면, 도1에서 보듯이 서브 워드라인 구동신호(FX0) 측면에서는 노드의 길이 및 캐패시턴스가 증가한다. 즉, 서브 워드라인 구동신호(FX0) 측면에서는 부하가 증가한다. 따라서, 전달게이트(TG1)는 서브 워드라인 구동신호(FX0) 측면에서 캐패시턴스의 증가를 방지한다. If the sub
한편, 여덟개의 신호전달부(20-27) 중 하나의 신호전달부(20)의 NMOS트랜지스터(NM2)만이 하이레벨인 서브 워드라인 구동신호(FX0)에 응답하여 턴-온되고, 나머지 신호전달부(21-27)의 NMOS트랜지스터(NM7)는 로우레벨인 서브 워드라인 구동신호(FX1-FX7)에 응답하여 턴-오프된다. 따라서, 신호전달부(21-27)는 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(31-37)로 전달하지 않는다.On the other hand, only the NMOS transistor NM2 of one of the eight signal transmitters 20-27 is turned on in response to the sub word line driving signal FX0 having a high level, and the remaining signal transfers. The NMOS transistor NM7 of the units 21-27 is turned off in response to the low word sub word line driving signals FX1-FX7. Therefore, the signal transmitters 21-27 do not transmit the output signal of the main
이어서, 서브 워드라인 구동부(30)는 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 활성화시킨다. 도1을 참조하여 서브 워드라인 구동부(30)의 동작을 좀 더 구체적으로 살펴보면, NMOS트랜지스터(NM3)는 로우레벨인 신호전달부(20)의 출력신호에 응답하여 턴-오프된다. 또한, PMOS트랜지스터(PM3)는 로우레 벨인 신호전달부(20)의 출력신호에 응답하여 턴-온되어, 고전압(VPP) 레벨인 서브 워드라인 구동전압(FX0)을 서브 워드라인(SWL0)으로 인가한다. 따라서, 서브 워드라인(SWL0)은 고전압(VPP) 레벨로 활성화되고, 서브 워드라인(SWL0)에 연결된 메모리 셀부의 셀 트랜지스터인 NMOS트랜지스터가 턴-온되면서, 셀의 데이터가 비트라인으로 전송된다. 도2에서 보듯이, 서브 워드라인(SWL0)의 활성화 특성이 개선된 것을 알 수 있다.Subsequently, the sub
한편, 여덟개의 서브 워드라인 구동부(30-37) 중 하나의 서브 워드라인 구동부(30)의 NMOS트랜지스터(NM4)만이 로우레벨인 서브 워드라인 구동 반전신호(FXB0)에 응답하여 턴-오프되고, 나머지 서브 워드라인 구동부(31-37)의 NMOS트랜지스터(NM7)는 하이레벨인 서브 워드라인 구동 반전신호(FXB1-FXB7)에 응답하여 턴-온된다. 따라서, 메인 워드라인 구동부(10)의 출력신호를 인가받지 못하는 서브 워드라인(SWL1-SWL7)은 접지전압(VSS)레벨로 풀-다운 구동되어, 플로팅(floating) 현상이 방지된다.On the other hand, only the NMOS transistor NM4 of one sub
다음으로, 라스신호가 인에이블되므로써, 입력되는 로우어드레스를 디코딩하는 로우디코더의 디코딩 출력신호에 의해 해당 메인 디코더가 선택되지 않는 경우를 살펴본다.Next, a case in which the corresponding main decoder is not selected by the decoding output signal of the low decoder which decodes the input low address since the las signal is enabled will be described.
선택되지 못한 메인 디코더는 하이레벨로 디스에이블된 메인 워드라인 구동신호(DR)를 출력한다. 메인 워드라인 구동부(10)는 하이레벨로 디스에이블된 메인 워드라인 구동신호(DR)에 응답하여 메인 워드라인을 비활성화시킨다.The main decoder that is not selected outputs the main word line driving signal DR which is disabled to a high level. The main
도 1 을 참조하여 메인 워드라인 구동부(10)의 동작을 좀 더 구체적으로 살펴보면, PMOS트랜지스터(PM1)는 하이레벨인 메인 워드라인 구동신호(DR)에 응답하여 턴-오프되고, NMOS트랜지스터(NM1)는 하이레벨인 메인 워드라인 구동신호(DR)에 응답하여 턴-온된다. 따라서, NMOS트랜지스터(NM1)는 메인 워드라인(MWL0)을 접지전압(VSS) 레벨로 풀-다운 구동하여 비활성화시킨다.Referring to FIG. 1, the operation of the main
이어서, 신호전달부(20)는 서브 워드라인 구동신호(FX0) 및 서브 워드라인 구동 반전신호(FXB0)에 응답하여 로우레벨인 메인 워드라인 구동부(10)의 출력신호를 입력받아, 하이레벨의 출력신호를 서브 워드라인 구동부(30)로 전달한다.Subsequently, the
도1을 참조하여 신호전달부(20)의 동작을 좀 더 구체적으로 살펴보면, 인버터(IV1)는 메인 워드라인 구동부(10)의 출력신호를 반전 버퍼링한다. 전달게이트(TG1)는 서브 워드라인 구동신호(FX0)가 하이레벨이고 서브 워드라인 구동 반전신호(FXB0)가 로우레벨인 경우, 하이레벨인 인버터(IV1)의 출력신호를 서브 워드라인 구동부(30)로 전달한다.Referring to FIG. 1, the operation of the
한편, 여덟개의 신호전달부(20-27) 중 하나의 신호전달부(20)만이 하이레벨인 서브 워드라인 구동신호(FX0)에 응답하여 턴-온되고, 나머지 신호전달부(21-27)는 로우레벨인 서브 워드라인 구동신호(FX1-FX7)에 응답하여, 턴-오프된다. 따라서, 신호전달부(21-27)는 메인 워드라인 구동부(10)의 출력신호를 서브 워드라인 구동부(31-37)로 전달하지 않는다.On the other hand, only one
이어서, 서브 워드라인 구동부(30)는 신호전달부(20)의 출력신호에 응답하여 서브 워드라인(SWL0)을 비활성화시킨다. 도1을 참조하여 서브 워드라인 구동부(30) 의 동작을 좀 더 구체적으로 살펴보면, PMOS트랜지스터(PM3)는 하이레벨인 신호전달부(20)의 출력신호에 응답하여 턴-오프된다. 또한, NMOS트랜지스터(NM3)는 하이레벨인 신호전달부(20)의 출력신호에 응답하여 턴-온되어, 서브 워드라인(SWL0)을 풀-다운 구동한다. 따라서, 서브 워드라인(SWL0)은 접지전압(VSS) 레벨로 비활성화되고, 서브 워드라인(SWL0)에 연결된 메모리 셀부의 셀 트랜지스터인 NMOS트랜지스터가 턴-오프되면서, 셀의 데이터가 비트라인으로 전송되지 못한다.Subsequently, the sub
한편, 여덟개의 서브 워드라인 구동부(30-37) 중 하나의 서브 워드라인 구동부(30)의 NMOS트랜지스터(NM4)만이 서브 워드라인 구동 반전신호(FXB0)에 응답하여 턴-오프되고, 나머지 서브 워드라인 구동부(31-37)의 NMOS트랜지스터(NM7)는 하이레벨인 서브 워드라인 구동 반전신호(FXB1-FXB7)에 응답하여 턴-온된다. 따라서, 메인 워드라인 구동부(10)의 출력신호를 인가받지 못하는 서브 워드라인(SWL1-7)은 접지전압(VSS)레벨로 풀-다운 구동되어, 플로팅 현상이 방지된다.Meanwhile, only the NMOS transistor NM4 of one sub
상술한 바와 같이, 본 발명에 따른 워드라인 구동회로는 서브 워드라인 구동전압이 메인 워드라인 구동부의 출력신호보다 서브 워드라인 구동부에 먼저 전달되도록 하여 서브 워드라인의 활성화 특성을 개선되는 효과가 있다.As described above, the word line driver circuit according to the present invention has an effect of improving the activation characteristics of the sub word line by allowing the sub word line driver voltage to be transmitted to the sub word line driver before the output signal of the main word line driver.
Claims (16)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070032311A KR100890044B1 (en) | 2007-04-02 | 2007-04-02 | Wordline driving circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070032311A KR100890044B1 (en) | 2007-04-02 | 2007-04-02 | Wordline driving circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080089755A true KR20080089755A (en) | 2008-10-08 |
KR100890044B1 KR100890044B1 (en) | 2009-03-25 |
Family
ID=40151195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070032311A KR100890044B1 (en) | 2007-04-02 | 2007-04-02 | Wordline driving circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100890044B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8493805B2 (en) | 2010-09-30 | 2013-07-23 | SK Hynix Inc. | Semiconductor apparatus |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100334532B1 (en) * | 1999-04-03 | 2002-05-02 | 박종섭 | Word line driver |
-
2007
- 2007-04-02 KR KR1020070032311A patent/KR100890044B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8493805B2 (en) | 2010-09-30 | 2013-07-23 | SK Hynix Inc. | Semiconductor apparatus |
Also Published As
Publication number | Publication date |
---|---|
KR100890044B1 (en) | 2009-03-25 |
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Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
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GRNT | Written decision to grant | ||
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