KR20080088184A - Semiconductor memory device - Google Patents

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Abstract

A semiconductor memory device is provided to control current consumption effectively by varying a self refresh period thereof according to operation modes. A semiconductor memory device includes a self refresh controller(100), a frequency division circuit(300), a selection circuit, and a memory core area. The self refresh controller generates a self refresh signal corresponding to a predetermined self refresh period. The frequency division circuit divides the self refresh signal based on a frequency division ratio and outputs the divided self refresh signal. The selection circuit selectively outputs the self refresh signal or the divided self refresh signal provided from the frequency division circuit. The memory core area performs refresh operation in response to a signal outputted from the selection circuit.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도1은 반도체 메모리 장치의 블럭도.1 is a block diagram of a semiconductor memory device.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.2 is a block diagram of a semiconductor memory device according to a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 셀프리프레쉬 제어부 300: 분주회로100: cell refresh control unit 300: frequency division circuit

T1,T2: 전송게이트T1, T2: transmission gate

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 리프레쉬 동작에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a refresh operation of the semiconductor memory device.

반도체 메모리 장치는 다수의 데이터를 저장하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하기 위한 데이터 저장영역과 데이터 저장영역에 저장된 데이터를 억세스하기 위한 주변영역과 입출력영역으로 구분된다. 데이터 저 장영역은 각각이 하나의 데이터를 저장하는 단위셀을 다수 구비한다. 주변영역에는 데이터 저장영역에 배치된 단위셀의 데이터를 효과적으로 억세스하기 위한 각종회로가 배치된다. The semiconductor memory device is a semiconductor device for storing a plurality of data. The semiconductor memory device is divided into a data storage area for storing data and a peripheral area and an input / output area for accessing data stored in the data storage area. The data storage area includes a plurality of unit cells, each of which stores one data. Various circuits are arranged in the peripheral area for effectively accessing data of the unit cells arranged in the data storage area.

반도체 메모리 장치중에서 가장 널리 사용되고 있는 디램(Dynamic Random Access Memory, DRAM)은 하나의 모스트랜지스터와 캐패시터를 하나의 단위셀로 구성하고 있다. 보다 많은 데이터를 저장하기 위해서, 데이터 저장영역의 단위셀을 구성하는 모스트랜지스터와 캐패시터는 최대한 작은 사이즈로 제조한다.DRAM (Dynamic Random Access Memory, DRAM), which is most widely used in semiconductor memory devices, consists of one MOS transistor and one capacitor unit cell. In order to store more data, most transistors and capacitors constituting the unit cell of the data storage area are manufactured in the smallest possible size.

디램과 같은 반도체 메모리 장치는 데이터를 저장하는 기본 구성요소로 캐패시터를 사용하기 때문에 정기적으로 캐패시터에 저장된 데이터를 리프레쉬 시켜주어야만 한다. 캐패시터는 그 특성상 데이터에 대응하는 저장된 전하양을 시간이 지남에 따라 잃게 되기 때문이다. 반도체 메모리 장치는 단위셀을 이루는 캐패시터에 저장된 전하량이 일정한 양 이하로 손실되기 전에 손실된 양을 보충하는 동작을 하며, 이를 리프레쉬 동작이라고 한다. Since a semiconductor memory device such as DRAM uses a capacitor as a basic component for storing data, it is necessary to refresh data stored in the capacitor periodically. This is because the capacitor loses the amount of stored charge corresponding to the data over time. The semiconductor memory device compensates for the lost amount before the amount of charge stored in the capacitor constituting the unit cell is lower than a certain amount, which is called a refresh operation.

리프레쉬 동작에는 오토리프레쉬 동작과 셀프리프레쉬 동작이 있다. 오토리프레쉬 동작은 반도체 메모리 장치가 데이터를 억세스하는 도중에 외부로 부터 리프레쉬 명령을 입력받고, 리프레쉬를 수행할 어드레스를 내부적으로 생성하여 리프레쉬 동작을 수행하는 것을 말한다. 셀프리프레쉬 동작은 반도체 메모리 장치가 파워다운 모드등과 같이 데이터 억세스 동작을 수행하지 않을 때, 외부에서 셀프리프레쉬 관련 시작명령을 입력받아 내부적으로 리프레쉬 명령과 리프레쉬를 수행할 어드레스를 생성하여 리프레쉬 동작을 수행하는 것을 말한다.The refresh operation includes an auto refresh operation and a cell refresh operation. The auto refresh operation refers to performing a refresh operation by receiving a refresh command from the outside while the semiconductor memory device accesses data, and internally generating an address to perform the refresh. In the cell refresh operation, when the semiconductor memory device does not perform a data access operation such as a power down mode, a refresh operation is performed by receiving a start command related to cell refresh from the outside and generating an internal refresh command and an address to perform the refresh operation. I say that.

도1은 종래기술에 의한 반도체 메모리 장치의 블럭도이다.1 is a block diagram of a semiconductor memory device according to the prior art.

도1에 도시된 바와 같이, 셀프리프레쉬 제어부(10)에서 셀프리프레쉬 명령신호(SCLK)를 생성하여 제공하면, 메모리 코어영역(20)에서는 리프레쉬 동작을 수행한다. As shown in FIG. 1, when the cell refresh control unit 10 generates and provides the cell refresh command signal SCLK, the memory core area 20 performs a refresh operation.

메모리코어영역에서 일반적으로 리프레쉬 동작은 워드라인별로 이루어지는데, 리프레쉬를 할 워드라인이 선택되면, 워드라인에 대응하는 단위셀의 데이터가 비트라인 센스앰프에 의해 증폭되고, 증폭된 데이터는 원래의 단위셀로 재저장된다. 따라서 반도체 메모리장치는 리프레쉬 동작에서는 데이터의 입출력이 없는 것을 제외하고는 일반적인 메모리장치의 데이터 억세스때와 같은 동작을 수행하게 된다.In the memory core area, the refresh operation is generally performed for each word line. When the word line to be refreshed is selected, the data of the unit cell corresponding to the word line is amplified by the bit line sense amplifier, and the amplified data is the original unit. It is restored to the cell. Therefore, the semiconductor memory device performs the same operation as the data access of the general memory device except that there is no data input / output in the refresh operation.

리프레쉬 모드에서 카운터에서 순차적으로 로우어드레스를 카운팅하여 출력하고, 카운터에서 출력된 어드레스에 따라 순차적으로 워드라인별로 리프레쉬가 이루어진다.In the refresh mode, the low address is sequentially counted and output from the counter, and the refresh is sequentially performed for each word line according to the address output from the counter.

일반적으로 반도체 메모리 장치에 구비된 단위셀에 최소한의 리프레쉬 시간이 주어지는데, 이 최소한의 리프레쉬 시간이 지나면 데이터가 파괴되어 버리는 것이다. 따라서 반도체 메모리 장치는 그 최소한의 리프레쉬 시간이내에 구비된 모든 워드라인에 대해 리프레쉬 동작을 수행하게 된다. 또한 한번에 하나의 워드라인에 대해 리프레쉬를 수행하는 것이 아니고, 4k개의 워드라인 또는 8k개의 워드라인을 한번에 리프레쉬하게 된다. 따라서 구비된 모든 워드라인의 수에서 4k 또는 8k로 나누면 리프레쉬 수행에 필요한 횟수와 리프레쉬 하는데 필요한 리프레쉬 타임이 나오게 된다.In general, a minimum refresh time is given to a unit cell provided in a semiconductor memory device. After this minimum refresh time, data is destroyed. Therefore, the semiconductor memory device performs a refresh operation on all word lines provided within the minimum refresh time. Also, instead of refreshing one word line at a time, 4k word lines or 8k word lines are refreshed at a time. Therefore, dividing the number of all the provided word lines by 4k or 8k results in the number of times required to perform the refresh and the refresh time required for the refresh.

한편, 반도체 메모리 장치가 한번의 데이터 억세스시에 하나의 데이터를 출력하는 것이 아니고, 16개(X16으로 표기) 또는 32개(X32개로 표기)등 다수의 데이터를 출력하게 된다. 일반적으로 반도체 메모리 장치는 제어신호 또는 옵션선택에 따라 X8, X16, X32등으로 동작할 수 있게 제조된다.On the other hand, the semiconductor memory device does not output one data at a time of data access, but outputs a plurality of data such as 16 (denoted by X16) or 32 (denoted by X32). In general, semiconductor memory devices are manufactured to operate with X8, X16, X32, etc. according to control signals or option selection.

X8, X16, X32등에 따라 한 번의 리프레쉬 동작에 수행되는 워드라인의 수도 다르게 되는데, X8, X16으로 동작하는 경우에는 8K개를 리프레쉬하고, X32로 동작하는 경우에는 4K개로 리프레쉬를 수행한다. 따라서 각각의 경우 리프레쉬 타임이 각각 8us와 16us로 다르게 되며, 그로 인한 파워 소모가 다르게 된다. 또한, X16, X8인 경우에는 64ms내에서 전체 리프레쉬가 수행되고, X32인 경우에는 96ms 내에서 전체 리프레쉬가 수행되도록 된다. X16, X8인 경우에는 상대적으로 X32인 경우보다 상대적으로 리프레수 타임이 짧기 때문에 64ms 내에서 리프레쉬 동작을 수행하도록 하고 있는 것이다.According to X8, X16, X32, etc., the number of word lines executed in one refresh operation is different. When operating with X8 and X16, 8K is refreshed, and when operating with X32, 4K is refreshed. Therefore, in each case, the refresh time is different to 8us and 16us, respectively, resulting in different power consumption. In addition, in the case of X16 and X8, all refreshes are performed within 64ms, and in case of X32, all refreshes are performed in 96ms. In the case of X16 and X8, the refresh time is relatively shorter than in the case of X32, so the refresh operation is performed within 64 ms.

전체 리프레쉬 주기를 64ms 또는 96ms로 정하는 것을 퓨즈옵션을 통해 수행한다. 반도체 메모리 장치가 제조되고 난 이후에, 웨이퍼상에서 X16/X8로 동작할 지 X32로 동작할 지에 따라 퓨즈를 선택적으로 블로잉하여 패키지를 하게 된다. 그러다 보니 X16/X8로 동작할 때에 64ms내에서 전체 리프레쉬를 수행함에 따라 리프레쉬 동작마진이 부족하고, 순간 전류소모가 많은 문제가 생기는데, 이를 해결하기 위해 96ms로 전체 리프레쉬 주기를 바꾸고 싶어도 바꿀수 없는 문제가 있었다.Setting the total refresh period to 64ms or 96ms is accomplished with the fuse option. After the semiconductor memory device is manufactured, the fuses are selectively blown and packaged according to whether they operate with X16 / X8 or X32 on the wafer. Therefore, when operating with X16 / X8, as the total refresh is performed within 64ms, the refresh operation margin is insufficient and there is a lot of instantaneous current consumption problem. there was.

본 발명은 선택적으로 리프레쉬 주기를 바꿀 수 있는 반도체 메모리장치를 제공함을 목적으로 한다. An object of the present invention is to provide a semiconductor memory device capable of selectively changing the refresh cycle.

본 발명은 예정된 셀프리프레쉬의 주기에 대응하여 생성되는 셀프리프레쉬 신호를 생성하는 셀프리프레쉬 제어부; 상기 셀프리프레쉬 신호를 예정된 분주비로 분주하여 출력하기 위한 분주회로; 제어신호에 응답하여 상기 셀프리프레쉬 신호 또는 상기 분주회로에서 제공되는 분주된 셀프리프레쉬 신호를 선택적으로 출력하기 위한 선택회로; 및 상기 선택회로에서 출력되는 신호에 응답하여 리프레쉬 동작을 수행하는 메모리 코어영역을 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a cell refresh control unit for generating a cell refresh signal generated corresponding to a predetermined period of cell refresh; A division circuit for dividing and outputting the cell refresh signal at a predetermined division ratio; A selection circuit for selectively outputting the cell refresh signal or the divided cell refresh signal provided from the division circuit in response to a control signal; And a memory core region configured to perform a refresh operation in response to the signal output from the selection circuit.

본 발명은 반도체 메모리 장치의 리프레쉬 주기를 선택적으로 조절할 수 있는 것이 특징이다. 따라서 리프레쉬 주기를 선택적으로 조절함으로서, 전류소모를 효율적으로 조절할 수 있다.The present invention is characterized in that the refresh cycle of the semiconductor memory device can be selectively adjusted. Therefore, by selectively adjusting the refresh period, it is possible to efficiently control the current consumption.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상 을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.2 is a block diagram of a semiconductor memory device according to a preferred embodiment of the present invention.

도2를 참조하여 살펴보면, 본 실시예에 따른 리프레쉬 제어부는 셀프리프레쉬 제어부(100)와, 분주회로(300)와, 전송게이트(T1,T2)와 인버터(I1)를 구비한다.Referring to FIG. 2, the refresh control unit according to the present embodiment includes a cell refresh control unit 100, a frequency divider circuit 300, transfer gates T1 and T2, and an inverter I1.

셀프리프레쉬 제어부(100)는 셀프리프레쉬 구간 동안에 주기를 정하는 셀프리프레쉬 신호(SCLK11)를 생성한다.The cell refresh control unit 100 generates a cell refresh signal SCLK11 that sets a period during the cell refresh period.

분주회로(300)는 셀프리프레쉬 신호(SCLK1)를 입력받아 분주하여 분주된 셀프리프레쉬 신호(SCLK2)를 생성한다. The division circuit 300 receives the cell refresh signal SCLK1 and divides it to generate a divided cell refresh signal SCLK2.

제어신호(CONT)에 따라 전송게이트(T1,T2)가 선택적으로 활성화되고, 그로 인해 셀프리프레쉬 신호(SCLK1) 또는 분주된 셀프리프레쉬 신호(SCLK2)를 셀프리프레쉬 주기선택신호(SCLK)로 출력한다. The transfer gates T1 and T2 are selectively activated according to the control signal CONT, thereby outputting the cell refresh signal SCLK1 or the divided cell refresh signal SCLK2 as the cell refresh period selection signal SCLK.

셀프리프레쉬 주기선택신호(SCLK)에 따라 본 실시예에 따른 반도체 메모리 장치는 96ms 또는 64ms로 리프레쉬 주기를 제어하게 된다. According to the cell refresh period selection signal SCLK, the semiconductor memory device according to the present exemplary embodiment controls the refresh period to 96 ms or 64 ms.

특히, 셀프리프레쉬 주기를 X8, X16, X32 모드에 따라 적절하게 변화시킬 수 있기 때문에, 반도체 메모리 장치가 셀프리프레쉬 동작을 수행할 때에 전류소모를 줄일 수도 있고, 동작마진에 여유를 가질 수도 있다.In particular, since the cell refresh cycle can be appropriately changed in accordance with the X8, X16, and X32 modes, the semiconductor memory device can reduce the current consumption when the cell refresh operation is performed, and have a margin in the operation margin.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서 반도체 메모리 장치의 리프레쉬 주기를 효율적으로 조절할 수 있기 때문에, 전류소모를 효과적으로 제어할 수 있다.According to the present invention, since the refresh cycle of the semiconductor memory device can be efficiently controlled, current consumption can be effectively controlled.

Claims (2)

예정된 셀프리프레쉬의 주기에 대응하여 생성되는 셀프리프레쉬 신호를 생성하는 셀프리프레쉬 제어부;A cell refresh controller configured to generate a cell refresh signal generated in response to a predetermined period of cell refresh; 상기 셀프리프레쉬 신호를 예정된 분주비로 분주하여 출력하기 위한 분주회로;A division circuit for dividing and outputting the cell refresh signal at a predetermined division ratio; 제어신호에 응답하여 상기 셀프리프레쉬 신호 또는 상기 분주회로에서 제공되는 분주된 셀프리프레쉬 신호를 선택적으로 출력하기 위한 선택회로; 및A selection circuit for selectively outputting the cell refresh signal or the divided cell refresh signal provided from the division circuit in response to a control signal; And 상기 선택회로에서 출력되는 신호에 응답하여 리프레쉬 동작을 수행하는 메모리 코어영역A memory core region performing a refresh operation in response to a signal output from the selection circuit 을 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제 1 항에 있어서,The method of claim 1, 상기 선택회로는The selection circuit 상기 제어신호의 제1 로직레벨에 응답하여 턴온되어 상기 셀프리프레쉬 신호를 전달하는 제1 전송게이트; 및A first transfer gate turned on in response to a first logic level of the control signal to transfer the cell refresh signal; And 상기 제어신호의 제2 로직레벨에 응답하여 턴온되어 상기 분주회로에서 출력되는 분주된 셀프리프레쉬 신호를 전달하는 제2 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second transfer gate turned on in response to a second logic level of the control signal to transfer a divided cell refresh signal output from the division circuit.
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