JP4194561B2 - Semiconductor memory device - Google Patents

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Description

本発明は、一般に半導体記憶装置に関し、詳しくはデータ保持のためにリフレッシュ動作を実行する半導体記憶装置に関する。  The present invention generally relates to semiconductor memory devices, and particularly relates to a semiconductor memory device that performs a refresh operation for data retention.

携帯電話等の携帯端末に必要なメモリ容量は、端末の機能が複雑になるに従い増加する。携帯端末では、従来ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がメモリとして使用されていたが、大きなメモリ容量を実現するために、近年ではＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が使用されるようになってきている。このとき問題になるのが、携帯機器の電池の使用時間である。
ＳＲＡＭはデータ保持のためには殆ど電力を消費しないが、ＤＲＡＭはデータ保持のために定期的にリフレッシュを実行する必要があり、スタンバイ状態であってもある程度の電力を消費する。即ち、携帯機器を使用していない状態でも、データをメモリに保持しておくだけで電力を消費し、バックアップ電池の使用可能時間が短くなってしまう。
これを解決するためには、スタンバイ状態におけるリフレッシュ動作の回数を減らして消費電力を削減すればよい。例えば、ＤＲＡＭのデータ保持時間は、温度が低いほど長くなる特性がある。従って温度が低い場合には、温度が高い状態よりもリフレッシュ間隔を長く設定することで、リフレッシュ動作の回数を減らせば良い。
しかし単純に温度センサの検出温度に応じてリフレッシュ間隔を制御したのでは、以下に説明するような問題が発生する。
例えば高温のスタンバイ状態においては、データ保持時間が短いので、短周期でのリフレッシュ動作が行なわれる。この状態から急激な温度低下が発生すると、それまで高温に曝されていたメモリセルには短周期のリフレッシュが必要であるにも関わらず、自動的に長周期のリフレッシュ動作に切り替わってしまう。その結果、データ保持に必要な時間内にリフレッシュ動作が完了することなく、データが失われてしまうという深刻な問題が発生する。The memory capacity required for a mobile terminal such as a mobile phone increases as the function of the terminal becomes complex. Conventionally, a static random access memory (SRAM) has been used as a memory in a portable terminal. However, in order to realize a large memory capacity, a dynamic random access memory (DRAM) has recently been used. At this time, the problem is the usage time of the battery of the portable device.
The SRAM consumes little power to hold data, but the DRAM needs to be periodically refreshed to hold data, and consumes some power even in the standby state. That is, even when the portable device is not used, power is consumed only by holding the data in the memory, and the usable time of the backup battery is shortened.
In order to solve this, power consumption can be reduced by reducing the number of refresh operations in the standby state. For example, the data retention time of DRAM has a characteristic that it becomes longer as the temperature is lower. Accordingly, when the temperature is low, the number of refresh operations may be reduced by setting the refresh interval longer than that when the temperature is high.
However, if the refresh interval is controlled simply in accordance with the temperature detected by the temperature sensor, the following problem occurs.
For example, in a high-temperature standby state, since the data holding time is short, a refresh operation is performed in a short cycle. When a sudden temperature drop occurs from this state, the memory cell that has been exposed to a high temperature until then is automatically switched to a long-cycle refresh operation, although a short-cycle refresh is required. As a result, there arises a serious problem that data is lost without completing the refresh operation within the time required for data retention.

以上を鑑みて、本発明は、関連技術の１つ又はそれ以上の問題点を解決する半導体記憶装置を提供することを目的とする。
また本発明は、温度に応じてリフレッシュ周期を調整する構成において、急激な温度変化が発生しても適切なデータ保持が可能な半導体記憶装置を提供することを、もう１つのより具体的な目的とする。
上記目的を達成するために、本発明による半導体記憶装置は、メモリセルにデータを記憶するメモリコア回路と、メモリコア回路をあるリフレッシュ間隔でリフレッシュする回路と、温度を検出する温度検出器と、温度検出器が所定の温度上昇を検知するとリフレッシュ間隔を直ちに短縮し、該温度検出器が温度下降を検知すると該メモリセルの全てを少なくとも一回リフレッシュした後にリフレッシュ間隔を拡大するよう制御する制御回路を含む。
このように本発明においては、高温状態から低温状態に遷移しても直ちにリフレッシュ間隔を変化させることなく、遷移検出後に少なくとも１サイクルのリフレッシュ（全メモリセルについての各１回のリフレッシュ）を終了してから、リフレッシュ間隔を長周期に変化させる。これによって、それまで高温状態であったメモリセルが短周期でのリフレッシュを必要としているにも関わらず、リフレッシュ周期を長周期に切り換えることによりデータを破壊してしまう等の事態を避けることが可能となる。In view of the above, an object of the present invention is to provide a semiconductor memory device that solves one or more problems of the related art.
It is another more specific object of the present invention to provide a semiconductor memory device capable of retaining appropriate data even when a sudden temperature change occurs in a configuration in which the refresh cycle is adjusted according to temperature. And
In order to achieve the above object, a semiconductor memory device according to the present invention includes a memory core circuit for storing data in a memory cell, a circuit for refreshing the memory core circuit at a refresh interval, a temperature detector for detecting temperature, When the temperature detector detects a predetermined temperature rise, the refresh interval is immediately shortened, and when the temperature detector senses a temperature drop, the control circuit controls the refresh interval to be expanded after all of the memory cells are refreshed at least once. including.
As described above, in the present invention, at least one cycle of refresh (one refresh for each memory cell) is completed after the transition detection without immediately changing the refresh interval even when transitioning from the high temperature state to the low temperature state. After that, the refresh interval is changed to a long cycle. As a result, it is possible to avoid a situation in which data is destroyed by switching the refresh cycle to a long cycle even though the memory cell that has been in a high temperature state needs to be refreshed in a short cycle. It becomes.

図１は、本発明による半導体記憶装置の第１の実施例の概略構成を示す図である。
図２は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。
図３は、温度と温度検出信号との関係を示す図である。
図４は、分周制御回路の構成の一例を示す図である。
図５は、分周器制御信号生成回路の動作を説明するためのタイミング図である。
図６は、本発明による半導体記憶装置の第２の実施例の概略構成を示す図である。
図７は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。
図８Ａ及び図８Ｂは、カウンター回路の回路構成の一例を示す図である。
図９は、分周器制御信号生成動作を説明するためのタイミング図である。
図１０は、本発明による半導体記憶装置の第３の実施例の概略構成を示す図である。
図１１は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。
図１２は、リフレッシュアドレス記憶回路の回路構成の一例を示す図である。
図１３は、分周器制御信号生成動作を説明するためのタイミング図である。FIG. 1 is a diagram showing a schematic configuration of a first embodiment of a semiconductor memory device according to the present invention.
FIG. 2 is a diagram showing a configuration for performing a temperature-dependent refresh operation according to the present invention.
FIG. 3 is a diagram illustrating the relationship between the temperature and the temperature detection signal.
FIG. 4 is a diagram illustrating an example of the configuration of the frequency division control circuit.
FIG. 5 is a timing chart for explaining the operation of the frequency divider control signal generation circuit.
FIG. 6 is a diagram showing a schematic configuration of a second embodiment of the semiconductor memory device according to the present invention.
FIG. 7 is a diagram showing a configuration for performing a temperature-dependent refresh operation according to the present invention.
8A and 8B are diagrams illustrating an example of the circuit configuration of the counter circuit.
FIG. 9 is a timing chart for explaining the frequency divider control signal generation operation.
FIG. 10 is a diagram showing a schematic configuration of a third embodiment of the semiconductor memory device according to the present invention.
FIG. 11 is a diagram showing a configuration for performing the temperature-dependent refresh operation according to the present invention.
FIG. 12 is a diagram showing an example of the circuit configuration of the refresh address storage circuit.
FIG. 13 is a timing chart for explaining the frequency divider control signal generation operation.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の第１の実施例の概略構成を示す図である。
図１の半導体記憶装置１０は、ワードデコーダ１１、コラムデコーダ１２、メモリコア回路１３、リフレッシュアドレス発生回路１４、分周回路１５、リング発振器１６、分周制御回路１７、及び温度検出器１８を含む。メモリコア回路１３は、図１では２列に分割配置されているが１列であっても或いは３列以上であっても構わない。メモリコア回路１３には、複数のメモリセルがマトリクス状に縦横に配置されており、所定のアドレスのメモリセルを選択するために、複数のワード線、複数のビット線、センスアンプ、複数のコラム選択線等が設けられている。
ワードデコーダ１１は、半導体記憶装置１０外部から供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を活性化する。活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。コラムデコーダ１２は、半導体記憶装置１０外部から供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、半導体記憶装置外部に出力される。書き込み動作の場合、半導体記憶装置外部から書き込みデータが供給され、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
リフレッシュ動作の場合は、リフレッシュが必要なアドレスに応じてワード線を選択活性化し、選択ワード線に接続されるセルのデータをビット線に読み出して、センスアンプでビット線上のデータ電位を増幅し、増幅後のデータを選択ワード線に接続されるメモリセルに再度書き込む。これを一連のリフレッシュアドレスに対して順次実行することで（全メモリセルを各１回リフレッシュすることで）、１サイクルのリフレッシュ動作が完了する。
図２は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。図２は、図１に示されるリフレッシュアドレス発生回路１４、分周回路１５、リング発振器１６、分周制御回路１７、及び温度検出器１８の相互接続関係を示している。
温度検出器１８は、センサにより温度を検出し、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎを分周制御回路１７に供給する。温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎは、それぞれ対応する閾値と検出温度との比較結果に応じてＨＩＧＨ又はＬＯＷになる信号である。
図３は、温度と温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎとの関係を示す図である。図３に示すように、温度が最も高いときには温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの全てがＬＯＷであり、温度が低くなるに従ってＥｘｔ＿ｓｔａｔｅ１から順番にＨＩＧＨになっていく。温度が最も低いときには温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの全てがＨＩＧＨである。
図２を再び参照し、分周制御回路１７は、メモリコア回路１３（又はワードデコーダ１１）からアドレス基点信号ｒｅｆｓｔａｒｔを受け取る。このアドレス基点信号ｒｅｆｓｔａｒｔは、１サイクルのリフレッシュ動作を開始する際に開始アドレスが選択されると、それに応じてアサートされる信号である。また分周制御回路１７は更に、温度検出器１８から温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎを受け取る。アドレス基点信号及び温度検出信号に応じて、分周制御回路１７は分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを生成する。分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎは、それぞれ対応する温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎのＨＩＧＨに応じてＨＩＧＨになり、それにより対応する分周率を指定する信号である。指定された分周率に応じてリフレッシュ間隔が決定される。本発明においては、急激な温度低下が発生した場合であっても、リフレッシュ動作を直ちに短周期から長周期に切り替えるのではなく、所定の期間を経た後に切り換えるように、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎの変化タイミングが制御される。
分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎは、分周回路１５に供給される。分周回路１５は、複数の２分周回路２１と分周率設定回路２２とを含む。分周回路１５は、リング発振器１６が発振するパルス信号を受け取り、複数の２分周回路２１により１／２分周、１／４分周、１／８分周、・・・の分周信号を生成し、分周率設定回路２２に供給する。分周率設定回路２２は、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎにより指定される分周信号を選択し、リフレッシュ要求信号ｓｒｅｆｐｚとしてリフレッシュアドレス発生回路１４に供給する。
リング発振器１６は、インバータ３１乃至３４を含む。インバータ３１乃至３３がループを形成することにより、所定の周期のパルス信号を発振する。発振信号は、インバータ３４を介して分周回路１５に供給される。
リフレッシュアドレス発生回路１４は、リフレッシュ要求信号ｓｒｅｆｐｚの各パルスに応答して、各リフレッシュアドレスを順次生成する。リフレッシュアドレス発生回路１４が順次生成したリフレッシュアドレスは、図１のワードデコーダ１１に供給され、各リフレッシュアドレスに対するリフレッシュ動作が実行される。全メモリセルに対して各１回のリフレッシュが終了すると、１サイクルのリフレッシュ動作が完了する。このようにして、リフレッシュ要求信号ｓｒｅｆｐｚのパルス周期の長短に応じて、リフレッシュ間隔の長短が決定される。
図４は、分周制御回路１７の構成の一例を示す図である。
分周制御回路１７は、複数の分周器制御信号生成回路４１−１乃至４１−ｎを含む。分周器制御信号生成回路４１−１乃至４１−ｎは、それぞれ対応する温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎがＨＩＧＨになると、対応する分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎをＨＩＧＨにする。分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを生成するタイミングは、アドレス基点信号ｒｅｆｓｔａｒｔにより制御される。
図４では、分周器制御信号生成回路４１−１の構成のみが示されるが、他の分周器制御信号生成回路４１−２乃至４１−ｎについても同一の構成である。分周器制御信号生成回路４１−１は、ＮＡＮＤ回路４２及び４３、ＮＯＲ回路４４、インバータ４５乃至５２を含む。なおインバータ４５、４９、５１及び５２は、ゲート機能付きインバータであり、Ａ入力がＬＯＷでＢ入力がＨＩＧＨの場合のみインバータとして機能して信号を通過させる。ＮＡＮＤ回路４２及び４３により、出力がＦＯとして示されるフリップフロップを構成する。またＮＯＲ回路４４及びインバータ４５及び４９乃至５２によりシフトレジスタ部を構成し、インバータ５０及び５１が第１のラッチ、ＮＯＲ回路４４及びインバータ４５が第２のラッチを構成する。
初期状態で、アドレス基点信号ｒｅｆｓｔａｒｔ及び温度検出信号Ｅｘｔ＿ｓｔａｔｅ１はＬＯＷである。従って、フリップフロップの出力ＦＯはＨＩＧＨであり、また分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１はＬＯＷである。温度が低下して温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨに変化した場合を考える。温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨに変化しても、フリップフロップの出力ＦＯは直ちには変化せずにＨＩＧＨに留まる。その後アドレス基点信号ｒｅｆｓｔａｒｔがＨＩＧＨになると、これに応じてフリップフロップの出力ＦＯがＬＯＷに変化する。アドレス基点信号ｒｅｆｓｔａｒｔがＬＯＷに戻ると、インバータ４９が駆動され、インバータ５０の出力がＨＩＧＨとなる。このときインバータ５２がインバータ５０の出力信号をブロックしている。
次のリフレッシュシーケンスで、アドレス基点信号ｒｅｆｓｔａｒｔが再びＨＩＧＨになると、インバータ５２が信号を通過させて分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＨＩＧＨになる。この状態は、シフトレジスタ部の第２のラッチにより保持される。
図５は、分周器制御信号生成回路４１−１の動作を説明するためのタイミング図である。
アドレス基点信号ｒｅｆｓｔａｒｔがタイミングＴ１でＨＩＧＨになるときには、高温状態であり温度検出信号Ｅｘｔ＿ｓｔａｔｅ１はＬＯＷである。これに対応して分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１はＬＯＷである。その後高温状態から低温状態に遷移し温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨになるが、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１はそのままＬＯＷに留まる。高温状態から低温状態に遷移した後に、アドレス基点信号ｒｅｆｓｔａｒｔがタイミングＴ２でＨＩＧＨになっても、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１は変化しない。
その後リフレッシュ動作が１サイクル完了し、アドレス基点信号ｒｅｆｓｔａｒｔがタイミングＴ３で再度ＨＩＧＨになると、これに応答して分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＨＩＧＨに変化する。なおその後低温状態から高温状態に遷移した場合には、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１のＬＯＷへの変化に応じて直ちに分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＬＯＷに変化する。
このように本発明においては、高温状態から低温状態に遷移しても直ちにリフレッシュ間隔を変化させることなく、遷移検出後に少なくとも１サイクルのリフレッシュ（全メモリセルについての各１回のリフレッシュ）を終了してから、リフレッシュ間隔を長周期に変化させる。これによって、それまで高温状態であったメモリセルが短周期でのリフレッシュを必要としているにも関わらず、リフレッシュ周期を長周期に切り換えることによりデータを破壊してしまう等の事態を避けることが可能となる。
図６は、本発明による半導体記憶装置の第２の実施例の概略構成を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
図６の第２の実施例の半導体記憶装置１０Ａにおいては、図１の半導体記憶装置１０の分周制御回路１７の代わりにカウンター回路１９が設けられている。カウンター回路１９は、分周回路１５が生成するリフレッシュ要求信号を受け取りカウントする。高温状態から低温状態への遷移が温度検出器１８により検出されると、カウンター回路１９はカウントを開始し、カウント値が所定の値に到達した後にリフレッシュ間隔を変化させる。
図７は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図７は、図６に示されるリフレッシュアドレス発生回路１４、分周回路１５、リング発振器１６、温度検出器１８、及びカウンター回路１９の相互接続関係を示している。図７に示されるように、分周回路１５が生成するリフレッシュ要求信号ｓｒｅｆｐｚは、リフレッシュアドレス発生回路１４に供給されると共にカウンター回路１９に供給される。カウンター回路１９は更に、温度検出器１８から温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎを受け取る。カウンター回路１９は、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの変化が温度低下を示す場合に、リフレッシュ要求信号ｓｒｅｆｐｚのカウントを開始する。カウンター回路１９は、カウント値が所定の値になると、それに応じて分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを変化させる。なお温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの変化が温度上昇を示す場合には、直ちに分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを変化させる。
図８Ａ及び図８Ｂは、カウンター回路１９の回路構成の一例を示す図である。ここでは説明の簡単のために、３つの温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅ３により、４段階の温度変化を検出する場合を示してある。
図８Ａに示すのは、カウンター回路１９の回路構成のうちでリフレッシュ要求信号ｓｒｅｆｐｚをカウントする部分であり、ＮＡＮＤ回路６１乃至７２、ＮＯＲ回路７３及び７４、インバータ７５乃至９９、及びカウンタ１００を含む。ＮＡＮＤ回路６１乃至６３は、温度低下を検出する回路部分である。高温状態から低温状態への遷移があると、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３のうちでＬＯＷの信号の１つに対して、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅ３のうちの１つがＨＩＧＨになる。これにより、ＮＡＮＤ回路６１乃至６３の対応する１つの出力がＬＯＷになる。これに応答して、ＮＡＮＤ回路６６をリフレッシュ要求信号ｓｒｅｆｐｚが通過するようになり、カウンタ１００によるリフレッシュ要求信号ｓｒｅｆｐｚのカウントが開始される。
カウントが所定の値に到達してカウンタ出力ＣＯＵＴがＨＩＧＨになると、ＮＡＮＤ回路７０乃至７２の出力ｅｎ１ｘ乃至ｅｎ３ｘのうちで、ＨＩＧＨになった温度検出信号に対応する１つがＬＯＷになる。なお図８Ａにおいて信号ｓｔｔｘはリセット信号であり、ＬＯＷになるとカウンタ１００をリセットする。
図８Ｂは、カウンター回路１９の回路構成のうちで分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３を生成する部分を示す図である。
図８Ｂの回路は、ＮＯＲ回路１０１乃至１１３、ＮＡＮＤ回路１１４、インバータ１１５乃至１１９、ＰＭＯＳトランジスタ１２０及び１２１、及びＮＭＯＳトランジスタ１２２及び１２３を含む。高温から低温への遷移があると、例えば温度検出信号Ｅｘｔ＿ｓｔａｔｅ２がＨＩＧＨになり、ＮＯＲ回路１１２の出力がＨＩＧＨからＬＯＷになる。この段階では、ＮＯＲ回路１０５及び１０６からなるフリップフロップの状態は変化しない。その後、カウント値が所定の値になると信号ｅｎ２ｘがＨＩＧＨからＬＯＷになり、ＮＯＲ回路１０４の出力がＬＯＷからＨＩＧＨになる。これに応じてＮＯＲ回路１０５及び１０６からなるフリップフロップの状態が変化して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ２がＨＩＧＨになる。
また低温から高温への遷移があると、例えば温度検出信号Ｅｘｔ＿ｓｔａｔｅ２がＬＯＷになり、ＮＯＲ回路１１２の出力がＬＯＷからＨＩＧＨになる。これに応答して、ＮＯＲ回路１０５及び１０６からなるフリップフロップの状態が直ちに変化して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ２がＬＯＷになる。
図９は、分周器制御信号生成動作を説明するためのタイミング図である。
まず高温状態から低温状態に遷移すると温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨになるが、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１はそのままＬＯＷに留まる。但し温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨになると、リフレッシュ要求信号ｓｒｅｆｐｚのカウントが開始される。その後、リフレッシュ要求信号ｓｒｅｆｐｚに同期して図８Ａに示されるＳＹＮＣ１信号が、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１に対応する信号としてＨＩＧＨになる（図８ＡにおいてＳＹＮＣ１乃至ＳＹＮＣ３がＥｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅ３に対応する）。カウント値が所定の値ｎに到達すると、図８Ａに示されるカウント出力信号ＣＯＵＴがＨＩＧＨになる。これに応答して、信号ｅｎ１ｘが一時的にＬＯＷになる。
信号ｅｎ１ｘが一時的にＬＯＷになると、図８ＢにおいてＮＯＲ回路１０２及び１０３からなるフリップフロップの状態が反転して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＨＩＧＨに変化する。これによりリフレッシュ動作が短周期から長周期へと移行することになる。なおその後低温状態から高温状態に遷移した場合には、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１のＬＯＷへの変化に応じて直ちに分周器制御信号Ｉｎｔ−ｓｔａｔｅ１がＬＯＷに変化する。
このように本発明においては、高温状態から低温状態に遷移しても直ちにリフレッシュ間隔を変化させることなく、遷移検出後にリフレッシュ要求信号が所定数生成されるのをカウントしてから、リフレッシュ間隔を長周期に変化させる。この際、少なくとも１サイクルのリフレッシュ（全メモリセルについての各１回のリフレッシュ）に相当する数のリフレッシュ要求信号をカウントすることが好ましい。これによって、それまで高温状態であったメモリセルが短周期でのリフレッシュを必要としているにも関わらず、リフレッシュ周期を長周期に切り換えることによりデータを破壊してしまう等の事態を避けることが可能となる。
なお１サイクルのリフレッシュに限らず、２サイクル或いはそれ以上のリフレッシュに相当する数のリフレッシュ要求信号をカウントしてから、リフレッシュ間隔を長周期に変化させる構成としてもよい。
図１０は、本発明による半導体記憶装置の第３の実施例の概略構成を示す図である。図１０において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１０の第３の実施例の半導体記憶装置１０Ｂにおいては、図１の半導体記憶装置１０の分周制御回路１７の代わりに、リフレッシュアドレスを記憶するリフレッシュアドレス記憶回路２０が設けられている。リフレッシュアドレス記憶回路２０は、リフレッシュアドレス発生回路１４が生成するリフレッシュアドレスを順次受け取り、高温状態から低温状態への遷移が温度検出器１８により検出されると、その時のリフレッシュアドレスを内部のラッチに記憶する。リフレッシュアドレス記憶回路２０は、その後順次供給される一連のリフレッシュアドレスと内部ラッチのリフレッシュアドレスとを逐次比較して、それらが一致するか否かを判定する。判定の結果、リフレッシュアドレスの一致が検出されると、リフレッシュ間隔が変更される。
図１１は、本発明による温度依存リフレッシュ動作を実行する構成を示す図である。図１１において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１１は、図１０に示されるリフレッシュアドレス発生回路１４、分周回路１５、リング発振器１６、温度検出器１８、及びリフレッシュアドレス記憶回路２０の相互接続関係を示している。図１１に示されるように、リフレッシュアドレス発生回路１４が生成するリフレッシュアドレスがリフレッシュアドレス記憶回路２０に供給される。リフレッシュアドレス記憶回路２０は更に、温度検出器１８から温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎを受け取る。リフレッシュアドレス記憶回路２０は、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの変化が温度低下を示すと、その時点で供給されているリフレッシュアドレスを内部ラッチに記憶する。その後、リフレッシュアドレス記憶回路２０は、更に供給されるリフレッシュアドレスと内部ラッチのリフレッシュアドレスとを逐次比較する。リフレッシュアドレス記憶回路２０は、比較の結果が一致を示すと、それに応じて分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを変化させる。なお温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅｎの変化が温度上昇を示す場合には、直ちに分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅｎを変化させる。
図１２は、リフレッシュアドレス記憶回路２０の回路構成の一例を示す図である。
ここでは説明の簡単のために、３つの温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅ３により、４段階の温度変化を検出する場合を示してある。なお図１２に示すのは、リフレッシュアドレス記憶回路２０の回路構成のうちでリフレッシュアドレスを比較する部分であり、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３を生成する部分は示していない。この分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３を生成する部分は、図８Ｂに示される回路構成と同一である。
図１２に示される回路は、ＮＡＮＤ回路１３１乃至１４４、ＮＯＲ回路１４５及び１４６、インバータ１４７乃至１７６、トランスファーゲート１７７、及びカウンタ１７８を含む。ＮＡＮＤ回路１３１乃至１３３は、温度低下を検出する回路部分である。高温状態から低温状態への遷移があると、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３のうちでＬＯＷの信号の１つに対して、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１乃至Ｅｘｔ＿ｓｔａｔｅ３のうちの１つがＨＩＧＨになる。これにより、ＮＡＮＤ回路１３１乃至１３３の対応する１つの出力がＬＯＷになる。これに応答して、ノードＡの信号がＨＩＧＨになり、インバータ１５０が遮断されインバータ１５６が駆動される。これにより、インバータ１５６及びＮＡＮＤ回路１３７からなるラッチのノードＭに、現在のリフレッシュアドレスが格納される。
その後受け取るリフレッシュアドレスは、トランスファーゲート１７７とインバータ１５５とに供給される。ラッチの格納するアドレスＭがＨＩＧＨの場合にはトランスファーゲート１７７が開くので、その時供給されるリフレッシュアドレスもＨＩＧＨであれば、ノードＢがＨＩＧＨになる。ラッチが格納するアドレスＭがＬＯＷの場合にはインバータ１５５が開くので、その時供給されるリフレッシュアドレスもＬＯＷであれば、ノードＢがＨＩＧＨになる。即ち、供給されるリフレッシュアドレスとラッチのアドレスとが一致する場合に、ノードＢがＨＩＧＨになる。
なおリフレッシュアドレスをラッチに格納する回路部分と、供給されるリフレッシュアドレスとラッチが格納するアドレスとを比較する回路部分とは、リフレッシュアドレスｒｅｆＡ０乃至ｒｅｆＡＮの各ビットに対して１つずつ設けられる。このようにして、供給されるリフレッシュアドレスｒｅｆＡ０乃至ｒｅｆＡＮがラッチに格納してあるアドレスと一致すると、カウンタ１７８がカウントアップする。カウンタ１７８の出力ＣＯＵＴがＨＩＧＨになると、ＮＡＮＤ回路１４２乃至１４４の出力ｅｎ１ｘ乃至ｅｎ３ｘのうちで、ＨＩＧＨになった温度検出信号に対応する１つがＬＯＷになる。なお図１２において信号ｓｔｔｘはリセット信号である。
信号ｅｎ１ｘ乃至ｅｎ３ｘに基づいて、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１乃至Ｉｎｔ＿ｓｔａｔｅ３を生成する回路構成は、図８Ｂの回路と同一である。図８Ｂを参照して、高温から低温への遷移があると、例えば温度検出信号Ｅｘｔ＿ｓｔａｔｅ２がＨＩＧＨになり、ＮＯＲ回路１１２の出力がＨＩＧＨからＬＯＷになる。その後、信号ｅｎ２ｘがＨＩＧＨからＬＯＷになると初めて、ＮＯＲ回路１０５及び１０６からなるフリップフロップの状態が変化して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ２がＨＩＧＨになる。
また低温から高温への遷移があると、例えば温度検出信号Ｅｘｔ＿ｓｔａｔｅ２がＬＯＷになり、ＮＯＲ回路１１２の出力がＬＯＷからＨＩＧＨになる。これに応答して、ＮＯＲ回路１０５及び１０６からなるフリップフロップの状態が直ちに変化して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ２がＬＯＷになる。
図１３は、分周器制御信号生成動作を説明するためのタイミング図である。
まず高温状態から低温状態に遷移すると温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨになるが、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１はそのままＬＯＷに留まる。但し温度検出信号Ｅｘｔ＿ｓｔａｔｅ１がＨＩＧＨになると、図１２で説明したノードＡにＨＩＧＨパルスが発生し、その時のリフレッシュアドレスがノードＭに格納される。このとき、格納されたリフレッシュアドレスと現在のリフレッシュアドレス（格納されたリフレッシュアドレスと同一）とが比較されるので、ノードＢのレベルはＨＩＧＨになり一致を示す。
その後、供給されるリフレッシュアドレスが一巡して、ノードＭに格納されたリフレッシュアドレスと同一のリフレッシュアドレスが再度供給されると、ノードＢのレベルは再度ＨＩＧＨになる。ノードＢのＨＩＧＨレベルをカウントするカウンタの出力ＣＯＵＴは、この２度目のＨＩＧＨに応じてＨＩＧＨになり、これに応答して信号ｅｎ１ｘが一時的にＬＯＷになる。
信号ｅｎ１ｘが一時的にＬＯＷになると、図８ＢにおいてＮＯＲ回路１０２及び１０３からなるフリップフロップの状態が反転して、分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＨＩＧＨに変化する。これによりリフレッシュ動作が短周期から長周期へと移行することになる。なお低温状態から高温状態に遷移した場合には、温度検出信号Ｅｘｔ＿ｓｔａｔｅ１のＬＯＷへの変化に応じて直ちに分周器制御信号Ｉｎｔ＿ｓｔａｔｅ１がＬＯＷに変化する。
このように本発明においては、高温状態から低温状態に遷移しても直ちにリフレッシュ間隔を変化させることなく、遷移検出時のリフレッシュアドレスを記憶しておき、再度同一のリフレッシュアドレスが発生されるまで待ってから、リフレッシュ間隔を長周期に変化させる。従って、少なくとも１サイクルのリフレッシュ（全メモリセルについての各１回のリフレッシュ）の間、温度変化前のリフレッシュ間隔を維持することができる。これによって、それまで高温状態であったメモリセルが短周期でのリフレッシュを必要としているにも関わらず、リフレッシュ周期を長周期に切り換えることによりデータを破壊してしまう等の事態を避けることが可能となる。
なおカウンタ１７８は、２度目のアドレス一致ではなく、３度目或いはそれ以降のアドレス一致に応じて出力ＣＯＵＴをＨＩＧＨにする構成であってもよい。この場合、全メモリセルについて各１回のリフレッシュではなく、各２回或いはそれ以上のリフレッシュを実行した後に、リフレッシュ間隔を長くするように変更することになる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a diagram showing a schematic configuration of a first embodiment of a semiconductor memory device according to the present invention.
The semiconductor memory device 10 of FIG. 1 includes a word decoder 11, a column decoder 12, a memory core circuit 13, a refresh address generation circuit 14, a frequency divider circuit 15, a ring oscillator 16, a frequency division control circuit 17, and a temperature detector 18. . Although the memory core circuit 13 is divided and arranged in two columns in FIG. 1, it may be one column or three or more columns. In the memory core circuit 13, a plurality of memory cells are arranged vertically and horizontally in a matrix, and a plurality of word lines, a plurality of bit lines, a sense amplifier, a plurality of columns are selected in order to select a memory cell having a predetermined address. A selection line or the like is provided.
The word decoder 11 decodes a row address supplied from the outside of the semiconductor memory device 10 and activates a word line specified by the row address. Data of the memory cell connected to the activated word line is read out to the bit line and amplified by the sense amplifier. Column decoder 12 decodes a column address supplied from the outside of semiconductor memory device 10 and activates a column selection line designated by the column address. In the read operation, the data amplified by the sense amplifier is selected by the activated column selection line and output to the outside of the semiconductor memory device. In the case of a write operation, write data is supplied from the outside of the semiconductor memory device and written to a sense amplifier at a column address selected by an activated column selection line. This write data and data to be read from the memory cell and rewritten are written into the memory cell connected to the activated word line.
In the case of the refresh operation, the word line is selectively activated according to the address that needs to be refreshed, the cell data connected to the selected word line is read to the bit line, the data potential on the bit line is amplified by the sense amplifier, The amplified data is written again into the memory cell connected to the selected word line. By sequentially executing this for a series of refresh addresses (by refreshing all memory cells once), one cycle of refresh operation is completed.
FIG. 2 is a diagram showing a configuration for performing a temperature-dependent refresh operation according to the present invention. FIG. 2 shows an interconnection relationship among the refresh address generation circuit 14, the frequency divider circuit 15, the ring oscillator 16, the frequency division control circuit 17, and the temperature detector 18 shown in FIG.
The temperature detector 18 detects the temperature with a sensor and supplies temperature detection signals Ext_state 1 to Ext_staten to the frequency division control circuit 17. The temperature detection signals Ext_state1 to Ext_staten are signals that become HIGH or LOW according to the comparison result between the corresponding threshold value and the detected temperature.
FIG. 3 is a diagram illustrating a relationship between the temperature and the temperature detection signals Ext_state1 to Ext_staten. As shown in FIG. 3, when the temperature is the highest, all of the temperature detection signals Ext_state1 to Ext_staten are LOW, and gradually become HIGH from Ext_state1 as the temperature decreases. When the temperature is the lowest, all of the temperature detection signals Ext_state1 to Ext_staten are HIGH.
Referring to FIG. 2 again, the frequency division control circuit 17 receives the address base point signal refstart from the memory core circuit 13 (or the word decoder 11). This address base point signal refstart is a signal that is asserted when a start address is selected when starting a refresh operation of one cycle. The frequency division control circuit 17 further receives temperature detection signals Ext_state1 to Ext_staten from the temperature detector 18. In response to the address base point signal and the temperature detection signal, the frequency division control circuit 17 generates frequency divider control signals Int_state1 to Int_staten. The frequency divider control signals Int_state1 to Int_staten are signals that become HIGH according to the HIGH of the corresponding temperature detection signals Ext_state1 to Ext_staten, thereby designating the corresponding frequency dividing ratio. The refresh interval is determined according to the specified frequency division ratio. In the present invention, even when a sudden temperature drop occurs, the frequency divider control signal Int_state1 to the refresh operation is not switched immediately from a short cycle to a long cycle, but is switched after a predetermined period. The change timing of Int_staten is controlled.
The frequency divider control signals Int_state1 to Int_staten are supplied to the frequency divider circuit 15. The frequency dividing circuit 15 includes a plurality of frequency dividing circuits 21 and a frequency dividing ratio setting circuit 22. The frequency dividing circuit 15 receives the pulse signal oscillated by the ring oscillator 16, and the frequency dividing signals of 1/2 frequency dividing, 1/4 frequency dividing, 1/8 frequency dividing,. Is supplied to the frequency division ratio setting circuit 22. The frequency division ratio setting circuit 22 selects a frequency division signal designated by the frequency divider control signals Int_state1 to Int_staten, and supplies the frequency division signal to the refresh address generation circuit 14 as a refresh request signal srefpz.
Ring oscillator 16 includes inverters 31 to 34. When the inverters 31 to 33 form a loop, a pulse signal having a predetermined cycle is oscillated. The oscillation signal is supplied to the frequency dividing circuit 15 via the inverter 34.
The refresh address generation circuit 14 sequentially generates each refresh address in response to each pulse of the refresh request signal srefpz. The refresh addresses sequentially generated by the refresh address generation circuit 14 are supplied to the word decoder 11 of FIG. 1, and a refresh operation for each refresh address is executed. When one refresh is completed for all the memory cells, one cycle of the refresh operation is completed. Thus, the length of the refresh interval is determined according to the length of the pulse cycle of the refresh request signal srefpz.
FIG. 4 is a diagram illustrating an example of the configuration of the frequency division control circuit 17.
The frequency division control circuit 17 includes a plurality of frequency divider control signal generation circuits 41-1 to 41-n. The frequency divider control signal generation circuits 41-1 to 41-n set the corresponding frequency divider control signals Int_state1 to Int_staten to HIGH when the corresponding temperature detection signals Ext_state1 to Ext_staten become HIGH. Timings for generating the divider control signals Int_state1 to Int_staten are controlled by the address base point signal refstart.
In FIG. 4, only the configuration of the frequency divider control signal generation circuit 41-1 is shown, but the other frequency divider control signal generation circuits 41-2 to 41-n have the same configuration. The frequency divider control signal generation circuit 41-1 includes NAND circuits 42 and 43, a NOR circuit 44, and inverters 45 to 52. The inverters 45, 49, 51 and 52 are inverters with a gate function, and function as inverters only when the A input is LOW and the B input is HIGH, and pass signals. The NAND circuits 42 and 43 constitute a flip-flop whose output is shown as FO. The NOR circuit 44 and the inverters 45 and 49 to 52 constitute a shift register unit, the inverters 50 and 51 constitute a first latch, and the NOR circuit 44 and the inverter 45 constitute a second latch.
In the initial state, the address base point signal refstart and the temperature detection signal Ext_state1 are LOW. Therefore, the output FO of the flip-flop is HIGH, and the frequency divider control signal Int_state1 is LOW. Consider a case where the temperature is lowered and the temperature detection signal Ext_state1 changes to HIGH. Even if the temperature detection signal Ext_state1 changes to HIGH, the output FO of the flip-flop does not change immediately and remains HIGH. Thereafter, when the address base point signal refstart becomes HIGH, the output FO of the flip-flop changes accordingly to LOW. When the address base point signal refstart returns to LOW, the inverter 49 is driven, and the output of the inverter 50 becomes HIGH. At this time, the inverter 52 blocks the output signal of the inverter 50.
When the address base point signal refstart becomes HIGH again in the next refresh sequence, the inverter 52 passes the signal and the frequency divider control signal Int_state1 becomes HIGH. This state is held by the second latch of the shift register unit.
FIG. 5 is a timing chart for explaining the operation of the frequency divider control signal generation circuit 41-1.
When the address reference signal refstart becomes HIGH at timing T1, the temperature is high and the temperature detection signal Ext_state1 is LOW. Correspondingly, the divider control signal Int_state1 is LOW. After that, the temperature detection signal Ext_state1 changes to HIGH from the high temperature state, but the frequency divider control signal Int_state1 remains LOW as it is. After the transition from the high temperature state to the low temperature state, the frequency divider control signal Int_state1 does not change even if the address base point signal refstart becomes HIGH at the timing T2.
Thereafter, one cycle of the refresh operation is completed, and when the address base point signal refstart becomes HIGH again at timing T3, the frequency divider control signal Int_state1 changes to HIGH in response thereto. Note that when the temperature is subsequently changed from the low temperature state to the high temperature state, the frequency divider control signal Int_state1 immediately changes to LOW according to the change of the temperature detection signal Ext_state1 to LOW.
As described above, in the present invention, at least one cycle of refresh (one refresh for each memory cell) is completed after the transition detection without immediately changing the refresh interval even when transitioning from the high temperature state to the low temperature state. After that, the refresh interval is changed to a long cycle. As a result, it is possible to avoid a situation in which data is destroyed by switching the refresh cycle to a long cycle even though the memory cell that has been in a high temperature state needs to be refreshed in a short cycle. It becomes.
FIG. 6 is a diagram showing a schematic configuration of a second embodiment of the semiconductor memory device according to the present invention. In FIG. 6, the same components as those in FIG. 1 are referred to by the same numerals, and a description thereof will be omitted.
In the semiconductor memory device 10A of the second embodiment of FIG. 6, a counter circuit 19 is provided instead of the frequency division control circuit 17 of the semiconductor memory device 10 of FIG. The counter circuit 19 receives and counts the refresh request signal generated by the frequency divider circuit 15. When the transition from the high temperature state to the low temperature state is detected by the temperature detector 18, the counter circuit 19 starts counting and changes the refresh interval after the count value reaches a predetermined value.
FIG. 7 is a diagram showing a configuration for performing a temperature-dependent refresh operation according to the present invention. In FIG. 7, the same components as those of FIG. 2 are referred to by the same numerals, and a description thereof will be omitted.
FIG. 7 shows an interconnection relationship among the refresh address generation circuit 14, the frequency divider circuit 15, the ring oscillator 16, the temperature detector 18, and the counter circuit 19 shown in FIG. As shown in FIG. 7, the refresh request signal srefpz generated by the frequency divider circuit 15 is supplied to the refresh address generation circuit 14 and to the counter circuit 19. The counter circuit 19 further receives temperature detection signals Ext_state 1 to Ext_staten from the temperature detector 18. The counter circuit 19 starts counting the refresh request signal srefpz when changes in the temperature detection signals Ext_state1 to Ext_staten indicate a temperature drop. When the count value reaches a predetermined value, the counter circuit 19 changes the frequency divider control signals Int_state1 to Int_staten accordingly. Note that when the change in the temperature detection signals Ext_state1 to Ext_staten indicates a temperature rise, the frequency divider control signals Int_state1 to Int_staten are immediately changed.
8A and 8B are diagrams illustrating an example of the circuit configuration of the counter circuit 19. Here, for the sake of simplicity of explanation, a case where four stages of temperature changes are detected by three temperature detection signals Ext_state1 to Ext_state3 is shown.
FIG. 8A shows a part of the counter circuit 19 that counts the refresh request signal srefpz, and includes NAND circuits 61 to 72, NOR circuits 73 and 74, inverters 75 to 99, and a counter 100. The NAND circuits 61 to 63 are circuit portions that detect a temperature drop. When there is a transition from the high temperature state to the low temperature state, one of the temperature detection signals Ext_state1 to Ext_state3 becomes HIGH with respect to one of the LOW signals among the frequency divider control signals Int_state1 to Int_state3. As a result, one corresponding output of the NAND circuits 61 to 63 becomes LOW. In response to this, the refresh request signal srefpz passes through the NAND circuit 66, and the counter 100 starts counting the refresh request signal srefpz.
When the count reaches a predetermined value and the counter output COUT becomes HIGH, one of the outputs en1x to en3x of the NAND circuits 70 to 72 corresponding to the HIGH temperature detection signal becomes LOW. In FIG. 8A, a signal stttx is a reset signal, and the counter 100 is reset when it becomes LOW.
FIG. 8B is a diagram illustrating a part of the circuit configuration of the counter circuit 19 that generates the divider control signals Int_state1 to Int_state3.
The circuit of FIG. 8B includes NOR circuits 101 to 113, a NAND circuit 114, inverters 115 to 119, PMOS transistors 120 and 121, and NMOS transistors 122 and 123. When there is a transition from high temperature to low temperature, for example, the temperature detection signal Ext_state2 becomes HIGH, and the output of the NOR circuit 112 changes from HIGH to LOW. At this stage, the state of the flip-flop composed of the NOR circuits 105 and 106 does not change. Thereafter, when the count value reaches a predetermined value, the signal en2x changes from HIGH to LOW, and the output of the NOR circuit 104 changes from LOW to HIGH. In response to this, the state of the flip-flop composed of the NOR circuits 105 and 106 changes, and the frequency divider control signal Int_state2 becomes HIGH.
When there is a transition from low temperature to high temperature, for example, the temperature detection signal Ext_state2 becomes LOW, and the output of the NOR circuit 112 changes from LOW to HIGH. In response to this, the state of the flip-flop composed of the NOR circuits 105 and 106 is immediately changed, and the frequency divider control signal Int_state2 becomes LOW.
FIG. 9 is a timing chart for explaining the frequency divider control signal generation operation.
First, when transitioning from a high temperature state to a low temperature state, the temperature detection signal Ext_state1 becomes HIGH, but the frequency divider control signal Int_state1 remains LOW as it is. However, when the temperature detection signal Ext_state1 becomes HIGH, the count of the refresh request signal srefpz is started. Thereafter, in synchronization with the refresh request signal srefpz, the SYNC1 signal shown in FIG. 8A becomes HIGH as a signal corresponding to the temperature detection signal Ext_state1 (in FIG. 8A, SYNC1 to SYNC3 correspond to Ext_state1 to Ext_state3). When the count value reaches a predetermined value n, the count output signal COUT shown in FIG. 8A becomes HIGH. In response to this, the signal en1x temporarily becomes LOW.
When the signal en1x temporarily becomes LOW, the state of the flip-flop composed of the NOR circuits 102 and 103 is inverted in FIG. 8B, and the frequency divider control signal Int_state1 changes to HIGH. As a result, the refresh operation shifts from a short cycle to a long cycle. When the transition from the low temperature state to the high temperature state is made thereafter, the frequency divider control signal Int-state1 immediately changes to LOW according to the change of the temperature detection signal Ext_state1 to LOW.
As described above, according to the present invention, the refresh interval is not increased immediately after the transition from the high temperature state to the low temperature state, and after a predetermined number of refresh request signals are generated after the transition is detected, the refresh interval is increased. Change to period. At this time, it is preferable to count the number of refresh request signals corresponding to at least one cycle of refresh (one refresh for each memory cell). As a result, it is possible to avoid a situation in which data is destroyed by switching the refresh cycle to a long cycle even though the memory cell that has been in a high temperature state needs to be refreshed in a short cycle. It becomes.
The refresh interval may be changed to a long cycle after counting the number of refresh request signals corresponding to two cycles or more, not limited to one cycle refresh.
FIG. 10 is a diagram showing a schematic configuration of a third embodiment of the semiconductor memory device according to the present invention. 10, the same components as those in FIG. 1 are referred to by the same numerals, and a description thereof will be omitted.
In the semiconductor memory device 10B of the third embodiment of FIG. 10, a refresh address memory circuit 20 for storing a refresh address is provided instead of the frequency division control circuit 17 of the semiconductor memory device 10 of FIG. The refresh address storage circuit 20 sequentially receives the refresh addresses generated by the refresh address generation circuit 14, and when the transition from the high temperature state to the low temperature state is detected by the temperature detector 18, the refresh address at that time is stored in an internal latch. To do. The refresh address storage circuit 20 sequentially compares a series of refresh addresses sequentially supplied with the refresh address of the internal latch and determines whether or not they match. As a result of the determination, when a refresh address match is detected, the refresh interval is changed.
FIG. 11 is a diagram showing a configuration for performing the temperature-dependent refresh operation according to the present invention. In FIG. 11, the same components as those of FIG. 2 are referred to by the same numerals, and a description thereof will be omitted.
FIG. 11 shows an interconnection relationship among the refresh address generation circuit 14, the frequency dividing circuit 15, the ring oscillator 16, the temperature detector 18, and the refresh address storage circuit 20 shown in FIG. As shown in FIG. 11, the refresh address generated by the refresh address generation circuit 14 is supplied to the refresh address storage circuit 20. The refresh address storage circuit 20 further receives temperature detection signals Ext_state 1 to Ext_staten from the temperature detector 18. When the change in the temperature detection signals Ext_state1 to Ext_staten indicates a temperature decrease, the refresh address storage circuit 20 stores the refresh address supplied at that time in the internal latch. Thereafter, the refresh address storage circuit 20 sequentially compares the supplied refresh address with the refresh address of the internal latch. When the comparison result shows a match, the refresh address storage circuit 20 changes the frequency divider control signals Int_state1 to Int_staten accordingly. Note that when the change in the temperature detection signals Ext_state1 to Ext_staten indicates a temperature rise, the frequency divider control signals Int_state1 to Int_staten are immediately changed.
FIG. 12 is a diagram illustrating an example of the circuit configuration of the refresh address storage circuit 20.
Here, for the sake of simplicity of explanation, a case where four stages of temperature changes are detected by three temperature detection signals Ext_state1 to Ext_state3 is shown. FIG. 12 shows a part for comparing refresh addresses in the circuit configuration of the refresh address storage circuit 20, and does not show a part for generating the divider control signals Int_state1 to Int_state3. The part for generating the frequency divider control signals Int_state1 to Int_state3 is the same as the circuit configuration shown in FIG. 8B.
The circuit shown in FIG. 12 includes NAND circuits 131 to 144, NOR circuits 145 and 146, inverters 147 to 176, a transfer gate 177, and a counter 178. The NAND circuits 131 to 133 are circuit portions that detect a temperature drop. When there is a transition from the high temperature state to the low temperature state, one of the temperature detection signals Ext_state1 to Ext_state3 becomes HIGH with respect to one of the LOW signals among the frequency divider control signals Int_state1 to Int_state3. Thereby, one corresponding output of the NAND circuits 131 to 133 becomes LOW. In response to this, the signal at the node A becomes HIGH, the inverter 150 is cut off, and the inverter 156 is driven. As a result, the current refresh address is stored in the node M of the latch composed of the inverter 156 and the NAND circuit 137.
The refresh address received thereafter is supplied to the transfer gate 177 and the inverter 155. When the address M stored in the latch is HIGH, the transfer gate 177 is opened. Therefore, if the refresh address supplied at that time is also HIGH, the node B becomes HIGH. Since the inverter 155 opens when the address M stored in the latch is LOW, if the refresh address supplied at that time is also LOW, the node B becomes HIGH. That is, when the supplied refresh address matches the latch address, the node B becomes HIGH.
One circuit portion for storing the refresh address in the latch and one circuit portion for comparing the supplied refresh address with the address stored in the latch are provided for each bit of the refresh addresses refA0 to refAN. In this way, when the supplied refresh addresses refA0 to refAN coincide with the addresses stored in the latch, the counter 178 counts up. When the output COUT of the counter 178 becomes HIGH, one of the outputs en1x to en3x of the NAND circuits 142 to 144 corresponding to the temperature detection signal that has become HIGH becomes LOW. In FIG. 12, signal stttx is a reset signal.
The circuit configuration for generating the frequency divider control signals Int_state1 to Int_state3 based on the signals en1x to en3x is the same as the circuit in FIG. 8B. Referring to FIG. 8B, when there is a transition from high temperature to low temperature, for example, temperature detection signal Ext_state2 becomes HIGH, and the output of NOR circuit 112 changes from HIGH to LOW. Thereafter, only when the signal en2x changes from HIGH to LOW, the state of the flip-flop including the NOR circuits 105 and 106 changes, and the frequency divider control signal Int_state2 becomes HIGH.
When there is a transition from low temperature to high temperature, for example, the temperature detection signal Ext_state2 becomes LOW, and the output of the NOR circuit 112 changes from LOW to HIGH. In response to this, the state of the flip-flop composed of the NOR circuits 105 and 106 is immediately changed, and the frequency divider control signal Int_state2 becomes LOW.
FIG. 13 is a timing chart for explaining the frequency divider control signal generation operation.
First, when transitioning from a high temperature state to a low temperature state, the temperature detection signal Ext_state1 becomes HIGH, but the frequency divider control signal Int_state1 remains LOW as it is. However, when the temperature detection signal Ext_state1 becomes HIGH, a HIGH pulse is generated in the node A described with reference to FIG. 12, and the refresh address at that time is stored in the node M. At this time, since the stored refresh address and the current refresh address (same as the stored refresh address) are compared, the level of the node B becomes HIGH, indicating a match.
After that, when the supplied refresh address goes around and the same refresh address as that stored in the node M is supplied again, the level of the node B becomes HIGH again. The output COUT of the counter that counts the HIGH level of the node B becomes HIGH in response to the second HIGH, and in response to this, the signal en1x temporarily becomes LOW.
When the signal en1x temporarily becomes LOW, the state of the flip-flop composed of the NOR circuits 102 and 103 is inverted in FIG. 8B, and the frequency divider control signal Int_state1 changes to HIGH. As a result, the refresh operation shifts from a short cycle to a long cycle. When the transition from the low temperature state to the high temperature state is made, the frequency divider control signal Int_state1 immediately changes to LOW according to the change of the temperature detection signal Ext_state1 to LOW.
As described above, in the present invention, the refresh address at the time of transition detection is stored without changing the refresh interval immediately after the transition from the high temperature state to the low temperature state, and waits until the same refresh address is generated again. After that, the refresh interval is changed to a long cycle. Therefore, the refresh interval before the temperature change can be maintained during at least one cycle of refresh (one refresh for each memory cell). As a result, it is possible to avoid a situation in which data is destroyed by switching the refresh cycle to a long cycle even though the memory cell that has been in a high temperature state needs to be refreshed in a short cycle. It becomes.
The counter 178 may have a configuration in which the output COUT is set to HIGH in response to the third or subsequent address match instead of the second address match. In this case, the refresh interval is changed to be longer after two or more refreshes are performed instead of one refresh for each memory cell.
As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

Claims (10)

メモリセルにデータを記憶するメモリコア回路と、
該メモリコア回路をあるリフレッシュ間隔でリフレッシュする回路と、
温度を検出する温度検出器と、
該温度検出器が所定の温度上昇を検知すると該リフレッシュ間隔を直ちに短縮し、該温度検出器が温度下降を検知すると該メモリセルの全てを少なくとも一回リフレッシュした後に該リフレッシュ間隔を拡大するよう制御する制御回路
を含むことを特徴とする半導体記憶装置。A memory core circuit for storing data in a memory cell;
A circuit for refreshing the memory core circuit at a refresh interval;
A temperature detector for detecting the temperature;
When the temperature detector detects a predetermined temperature rise, the refresh interval is immediately shortened, and when the temperature detector detects a temperature fall, the refresh interval is increased after refreshing all of the memory cells at least once. A semiconductor memory device including a control circuit for performing the above operation. 該制御回路は、該温度検出器が該温度下降を検知した後に所定のアドレスに対するリフレッシュ動作が２回実行されると該リフレッシュ間隔を拡大することを特徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the control circuit increases the refresh interval when a refresh operation for a predetermined address is executed twice after the temperature detector detects the temperature drop. 該所定のアドレスは該リフレッシュ動作の開始アドレスであることを特徴とする請求項２記載の半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein the predetermined address is a start address of the refresh operation. 各リフレッシュアドレスに対するリフレッシュ動作を逐次要求するリフレッシュ要求信号を生成する回路を更に含み、該制御回路は、該温度検出器が該温度下降を検知した後に該リフレッシュ要求信号を所定数カウントすると該リフレッシュ間隔を拡大することを特徴とする請求項１記載の半導体記憶装置。The circuit further includes a circuit for generating a refresh request signal for sequentially requesting a refresh operation for each refresh address, and the control circuit counts a predetermined number of the refresh request signal after the temperature detector detects the temperature drop. 2. The semiconductor memory device according to claim 1, wherein: 該所定数は、該メモリセルの全てを各一回リフレッシュするのに相当する該リフレッシュ要求信号の数であることを特徴とする請求項４記載の半導体記憶装置。5. The semiconductor memory device according to claim 4, wherein the predetermined number is the number of the refresh request signals corresponding to refreshing all of the memory cells once. 該制御回路は、該温度検出器が該温度下降を検知したことに応答して現在のリフレッシュアドレスを記憶し、その後に供給されるリフレッシュアドレスが該記憶したリフレッシュアドレスと一致すると該リフレッシュ間隔を拡大することを特徴とする請求項１記載の半導体記憶装置。The control circuit stores the current refresh address in response to the temperature detector detecting the temperature decrease, and expands the refresh interval when the refresh address supplied thereafter matches the stored refresh address. The semiconductor memory device according to claim 1. 該制御回路は、該温度検出器が該温度下降を検知したことに応答して現在のリフレッシュアドレスを記憶し、その後に供給されるリフレッシュアドレスが該記憶したリフレッシュアドレスと２以上の所定の回数一致すると該リフレッシュ間隔を拡大することを特徴とする請求項１記載の半導体記憶装置。The control circuit stores the current refresh address in response to the temperature detector detecting the temperature decrease, and the refresh address supplied thereafter coincides with the stored refresh address two or more times. 2. The semiconductor memory device according to claim 1, wherein the refresh interval is increased. 該制御回路は、
発振信号を生成する発振器と、
該発振信号を選択された分周率で分周することにより各リフレッシュアドレスに対するリフレッシュ動作を逐次要求するリフレッシュ要求信号を生成する分周回路と、
該分周回路の該分周率を制御する回路
を含むことを特徴とする請求項１記載の半導体記憶装置。The control circuit
An oscillator that generates an oscillation signal;
A frequency divider for generating a refresh request signal for sequentially requesting a refresh operation for each refresh address by dividing the oscillation signal by a selected frequency dividing ratio;
2. The semiconductor memory device according to claim 1, further comprising a circuit for controlling the frequency dividing ratio of the frequency dividing circuit. 該リフレッシュ間隔は該温度に依存して３つ又はそれ以上の異なるリフレッシュ間隔に切り換わることを特徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the refresh interval is switched to three or more different refresh intervals depending on the temperature. メモリセルをあるリフレッシュ間隔でリフレッシュし、
所定の温度上昇を検知すると該リフレッシュ間隔を直ちに短縮し、
温度下降を検知すると該メモリセルの全てを少なくとも一回リフレッシュした後に該リフレッシュ間隔を拡大する
各段階を含むことを特徴とする半導体記憶装置のリフレッシュ方法。Refresh the memory cells at a refresh interval,
When a predetermined temperature rise is detected, the refresh interval is immediately shortened,
A method for refreshing a semiconductor memory device comprising the steps of enlarging the refresh interval after all of the memory cells are refreshed at least once when a temperature drop is detected.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4194561B2 (en) * 2003-04-23 2008-12-10 富士通マイクロエレクトロニクス株式会社 Semiconductor memory device
JP4477429B2 (en) * 2003-11-05 2010-06-09 富士通マイクロエレクトロニクス株式会社 Semiconductor integrated circuit
WO2005124785A1 (en) * 2004-06-18 2005-12-29 Fujitsu Limited Temperature detector for semiconductor apparatus and semiconductor memory
US7206244B2 (en) * 2004-12-01 2007-04-17 Freescale Semiconductor, Inc. Temperature based DRAM refresh
JP5019410B2 (en) * 2005-03-04 2012-09-05 ルネサスエレクトロニクス株式会社 Semiconductor memory device and operation method thereof
US7454586B2 (en) * 2005-03-30 2008-11-18 Intel Corporation Memory device commands
JP4664126B2 (en) * 2005-06-14 2011-04-06 富士通セミコンダクター株式会社 Semiconductor memory
US7349762B2 (en) * 2005-11-10 2008-03-25 Kabushiki Kaisha Toshiba Systems and methods for thermal management
TWI303763B (en) 2006-01-25 2008-12-01 Via Tech Inc Device and method for controlling refresh rate of memory
CN100390750C (en) * 2006-04-04 2008-05-28 威盛电子股份有限公司 Memory refreshing speed control device and method
KR100816690B1 (en) 2006-04-13 2008-03-27 주식회사 하이닉스반도체 Semiconductor memory device with temperature sensing device
US7286377B1 (en) 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
US7539050B2 (en) * 2006-11-22 2009-05-26 Qimonda North America Corp. Resistive memory including refresh operation
KR100855578B1 (en) * 2007-04-30 2008-09-01 삼성전자주식회사 Circuit and method for refresh period control in semiconductor memory device
WO2010054670A1 (en) 2008-11-11 2010-05-20 Nokia Corporation Method and device for temperature-based data refresh in non-volatile memories
US8656086B2 (en) * 2010-12-08 2014-02-18 Avocent Corporation System and method for autonomous NAND refresh
US8799566B2 (en) * 2010-12-09 2014-08-05 International Business Machines Corporation Memory system with a programmable refresh cycle
JP2013101728A (en) * 2011-11-07 2013-05-23 Elpida Memory Inc Semiconductor device
US8787105B2 (en) * 2012-05-10 2014-07-22 Nanya Technology Corporation Dynamic random access memory with multiple thermal sensors disposed therein and control method thereof
KR20130129786A (en) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 Method for refresh and semiconductor memory device using the same
US9342443B2 (en) * 2013-03-15 2016-05-17 Micron Technology, Inc. Systems and methods for memory system management based on thermal information of a memory system
US9336855B2 (en) * 2013-05-14 2016-05-10 Qualcomm Incorporated Methods and systems for smart refresh of dynamic random access memory
JP2015032325A (en) 2013-07-31 2015-02-16 マイクロン テクノロジー， インク． Semiconductor device
US9230616B2 (en) * 2014-01-09 2016-01-05 Micron Technology, Inc. Memory devices, memory device operational methods, and memory device implementation methods
KR102315277B1 (en) * 2014-11-03 2021-10-20 삼성전자 주식회사 Semiconductor Memory Device with Improved Refresh Characteristics
KR102254098B1 (en) 2014-11-20 2021-05-20 삼성전자주식회사 A semiconductor chip capable of sensing a temparature, and a semiconductor system including the semiconductor chip
KR102427894B1 (en) * 2016-03-17 2022-08-03 에스케이하이닉스 주식회사 Semiconductor device and semiconductor system
US10394618B2 (en) 2017-07-14 2019-08-27 International Business Machines Corporation Thermal and power memory actions
KR102411186B1 (en) 2018-04-10 2022-06-21 에스케이하이닉스 주식회사 Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (en) * 1983-09-14 1985-04-09 Nec Corp Pseudo static memory
US4710648A (en) * 1984-05-09 1987-12-01 Hitachi, Ltd. Semiconductor including signal processor and transient detector for low temperature operation
JPH01116994A (en) * 1987-10-28 1989-05-09 Nec Corp Storage device
US5375093A (en) * 1992-01-21 1994-12-20 Matsushita Electric Industrial Co., Ltd. Temperature detecting circuit and dynamic random access memory device
KR0129197B1 (en) * 1994-04-21 1998-10-01 문정환 A refresh control circuit of memory cell array
US5784328A (en) * 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
JP4246812B2 (en) * 1997-06-12 2009-04-02 パナソニック株式会社 Semiconductor circuit and control method thereof
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US6094705A (en) * 1999-03-10 2000-07-25 Picoturbo, Inc. Method and system for selective DRAM refresh to reduce power consumption
JP3871853B2 (en) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ Semiconductor device and operation method thereof
JP2002373489A (en) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp Semiconductor memory
JP2003006041A (en) * 2001-06-20 2003-01-10 Hitachi Ltd Semiconductor device
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
JP2003132676A (en) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp Semiconductor memory
JP4021643B2 (en) * 2001-10-29 2007-12-12 富士通株式会社 Semiconductor device with temperature detection function
DE10214102B4 (en) * 2002-03-28 2007-08-09 Infineon Technologies Ag Digital limitation of the selfrefresh frequency for temperature-dependent selfrefresh oscillators
US6781908B1 (en) * 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
JP4194561B2 (en) * 2003-04-23 2008-12-10 富士通マイクロエレクトロニクス株式会社 Semiconductor memory device

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US20110134714A1 (en) 2011-06-09
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