KR20080087418A - Contact of semicontactor memory device and method of forming thereof - Google Patents

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Abstract

A contact of a semiconductor memory device and a method for forming the same are provided to form a high voltage contact having a uniform pattern by electrically isolating a dummy pattern from a lower active region. Plural drain contacts(108) are formed by contacting to a drain contact region of a semiconductor substrate(100). A first high voltage contact(103) is formed by contacting to a high voltage contact region of the semiconductor substrate. A metal pad(105) is formed on the first high voltage contact. An etch stop layer(104) is formed on a region except for the metal pad. A second high voltage contact(109) is formed on the metal pad. Plural dummy contacts are formed on the etch stop layer. A sum of total number of the second high voltage contacts and the plural dummy contacts is identical to the number of the plural drain contacts. The etch stop layer is formed with a nitride layer to electrically insulate the semiconductor substrate from the plural dummy contacts.

Description

반도체 메모리 소자의 콘택 및 이의 형성 방법 형성 방법{Contact of semicontactor memory device and method of forming thereof}[Contact of semicontactor memory device and method of forming]

도 1a 및 도 1b는 종래 기술에 따른 반도체 메모리 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.1A and 1B are cross-sectional views and a plan view of a device for describing a method for forming a contact of a semiconductor memory device according to the related art.

도 2 내지 도 4c는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.2 to 4C are cross-sectional views and a plan view of a device for describing a method of forming a contact of a semiconductor memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 셀렉트 트랜지스터 패턴100 semiconductor substrate 101 select transistor pattern

102 : 제1 절연막 103 : 제1 고전압 콘택102: first insulating film 103: first high voltage contact

104 : 식각 정지막 105 : 금속 패드104: etch stop membrane 105: metal pad

106 : 제2 절연막 107 : 제3 절연막106: second insulating film 107: third insulating film

108 : 드레인 콘택 109 : 제2 고전압 콘택108: drain contact 109: second high voltage contact

본 발명은 반도체 메모리 소자의 콘택 및 이의 형성 방법에 관한 것으로, 특히 고전압 트랜지스터 영역의 콘택 및 이의 형성 방법에 관한 것이다.The present invention relates to a contact of a semiconductor memory device and a method of forming the same, and more particularly, to a contact of a high voltage transistor region and a method of forming the same.

일반적으로, 다층 구조의 금속 배선 구조에서 하부 금속 배선과 상부 금속 배선은 층간 절연막에 의하여 전기적으로 격리되어 있으며, 상부 금속 배선과 하부 금속 배선의 연결이 필요한 부분은 상부 금속 배선의 금속을 증착하기 전에 층간 절연막에 금속층간 콘택홀을 통하여 형성하고 플러그를 형성하여 두층의 금속 배선을 연결한다.In general, in the multi-layered metal wiring structure, the lower metal wiring and the upper metal wiring are electrically isolated by an interlayer insulating film, and the portion requiring the connection of the upper metal wiring and the lower metal wiring is deposited before depositing the metal of the upper metal wiring. The interlayer insulating film is formed through an intermetallic contact hole, and a plug is formed to connect two metal wires.

도 1a 및 도 1b는 종래 기술에 따른 반도체 메모리 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.1A and 1B are cross-sectional views and a plan view of a device for describing a method for forming a contact plug of a semiconductor memory device according to the related art.

도 1a를 참조하면, 반도체 기판(10) 상에 셀렉트 트랜지스터(11)를 형성한다. 셀렉트 트랜지스터(11)는 셀 게이트(미도시) 형성 공정시 형성할 수 있다. 이 후, 셀렉트 트랜지스터(11)를 포함한 전체 구조 상에 제1 절연막(12)을 형성한다. 이 후, 제1 절연막(12)을 식각하여 반도체 기판(10)의 고전압 트랜지스터 영역의 일부분이 노출되는 제1 콘택홀을 형성한 후 이를 매립하여 제1 고전압 콘택 플러그(13)를 형성한다. 이 후, 제1 고전압 콘택 플러그(13)를 포함한 포함한 전체 구조 상에 제2 절연막(14)을 형성한 후, 제1 절연막(12) 및 제2 절연막(14)을 식각하여 셀렉트 트랜지스터(11)들 사이의 영역이 노출되는 제2 콘택홀을 형성한 후 이를 매립하여 드레인 콘택 플러그(15)를 형성한다. 이때, 제1 고전압 콘택 플러그(13) 상에 형성된 제2 절연막(14)을 식각하여 제1 고전압 콘택 플러그(13)가 노출되는 콘택홀을 형성한 후 이를 매립하여 제2 고전압 콘택 플러그(16)을 형성한다. 이 후, 드레인 콘택 플러그(15) 및 제2 고전압 콘택 플러그(16)를 포함한 전체 구조 상에 금속 배선을 형성한다.Referring to FIG. 1A, the select transistor 11 is formed on the semiconductor substrate 10. The select transistor 11 may be formed in a cell gate (not shown) forming process. Thereafter, the first insulating film 12 is formed over the entire structure including the select transistor 11. Thereafter, the first insulating layer 12 is etched to form a first contact hole through which a portion of the high voltage transistor region of the semiconductor substrate 10 is exposed, and then buried to form a first high voltage contact plug 13. Thereafter, after forming the second insulating film 14 on the entire structure including the first high voltage contact plug 13, the first insulating film 12 and the second insulating film 14 are etched to select the transistor 11. After forming the second contact hole that exposes the region between them, the drain contact plug 15 is formed by filling the second contact hole. At this time, the second insulating film 14 formed on the first high voltage contact plug 13 is etched to form a contact hole through which the first high voltage contact plug 13 is exposed, and the second high voltage contact plug 16 is buried. To form. After that, a metal wiring is formed on the entire structure including the drain contact plug 15 and the second high voltage contact plug 16.

도 1b를 참조하면, 드레인 콘택 플러그(15) 및 제2 고전압 콘택 플러그(16)를 형성할때, 드레인 콘택 플러그(15)는 다수의 메모리 셀 어레이의 배치에 의하여 다수개가 형성되는 반면 제2 고전압 콘택 플러그(16)는 고전압 영역의 트랜지스터의 수에 맞게 형성되어 그 수가 드레인 콘택 플러그(15)에 비해 상대적으로 적다.Referring to FIG. 1B, when forming the drain contact plug 15 and the second high voltage contact plug 16, a plurality of the drain contact plugs 15 are formed by the arrangement of the plurality of memory cell arrays, whereas the second high voltage is formed. The contact plugs 16 are formed in accordance with the number of transistors in the high voltage region so that the number of the contact plugs 16 is relatively smaller than that of the drain contact plugs 15.

상술한 바와 같이 종래 기술에 따른 콘택 플러그 형성 방법은 드레인 콘택 공정을 진행시 드레인 콘택 마스크 공정에 있어 셀 영역의 드레인 콘택 어레이 패턴은 일반적으로 어느 한 방향에 대하여 뛰어난 해상력을 보이는 다이폴(Dipole) 과 같은 극단의 조명계를 적용하여 미세 패턴닝이 가능하지만 수가 적은 고전압 트랜지스터 콘텍홀의 경우에는 다이폴 조명계에서 그 분해능이 취약하여 하다. 이로 인하여 소자가 점차 직접화 될수록 고전압 트랜지스터 콘택의 균일도가 일정치 않아, 후속 금속 배선 공정시 오버레이 공정에 취약점을 갖는다.As described above, in the method of forming a contact plug according to the related art, the drain contact array pattern of the cell region in the drain contact mask process during the drain contact process is generally such as a dipole having excellent resolution in either direction. Fine patterning is possible by applying an extreme illumination system, but in the case of a small number of high voltage transistor contact holes, its resolution is weak in a dipole illumination system. As a result, the uniformity of the high-voltage transistor contacts is not constant as the device is gradually directed, and thus, there is a weakness in the overlay process in the subsequent metal wiring process.

본 발명이 이루고자 하는 기술적 과제는 고전압 영역의 콘택홀을 형성할 때, 고전압 콘택 영역 주변에 셀 영역의 콘택과 동일 또는 유사한 너비를 갖는 다수의 더미 패턴을 형성하여 다이폴 조명계의 분해능을 증가시켜 균일한 패턴을 형성하고, 더미 패턴은 하부 액티브 영역과 전기적으로 격리하는 반도체 메모리 소자의 콘택 및 이의 형성 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a plurality of dummy patterns having the same or similar width as the contacts of the cell region around the high voltage contact region when forming the contact holes in the high voltage region, thereby increasing the resolution of the dipole illumination system to achieve uniformity. A pattern is formed, and the dummy pattern provides a contact of a semiconductor memory device electrically isolated from the lower active region and a method of forming the pattern.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 콘택은 반도체 기판의 드레인 콘택 영역과 접촉하여 형성된 다수의 드레인 콘택과, 상기 반도체 기판의 고전압 콘택 영역과 접촉하여 형성된 제1 고전압 콘택과, 상기 제1 고전압 콘택 상에 형성된 금속 패드와, 상기 금속 패드를 제외한 영역에 형성된 식각 정지막과, 상기 금속 패드 상에 형성된 제2 고전압 콘택, 및 상기 식각 정지막 상에 형성된 다수의 더미 콘택을 포함하며, 상기 제2 고전압 콘택의 수와 상기 다수의 더미 콘택의 합은 상기 다수의 드레인 콘택의 수와 동일하다.A contact of a semiconductor memory device according to an embodiment of the present invention may include a plurality of drain contacts formed in contact with a drain contact region of a semiconductor substrate, a first high voltage contact formed in contact with a high voltage contact region of the semiconductor substrate, and the first contact. A metal pad formed on the high voltage contact, an etch stop film formed in an area excluding the metal pad, a second high voltage contact formed on the metal pad, and a plurality of dummy contacts formed on the etch stop film, The sum of the number of second high voltage contacts and the plurality of dummy contacts is equal to the number of the plurality of drain contacts.

상기 금속 패드는 상기 제1 고전압 콘택의 상부 표면보다 같거나 넓게 형성된다.The metal pad is formed equal to or wider than an upper surface of the first high voltage contact.

상기 식각 정지막은 질화막으로 형성하여 상기 반도체 기판과 상기 다수의 더미 콘택을 전기적으로 절연시킨다.The etch stop layer is formed of a nitride layer to electrically insulate the semiconductor substrate from the plurality of dummy contacts.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 콘택 형성 방법은 셀 영역과 고전압 영역을 포함하는 반도체 기판상에 제1 절연막을 형성하고, 상기 고전압 영역의 상기 제1 절연막을 식각하여 콘택홀을 형성한 후 이를 도전물질로 매립하여 제1 고전압 콘택을 형성하는 단계와, 상기 제1 고전압 콘택을 포함하는 전체 구조 상에 식각 정지막을 형성하는 단계와, 상기 제1 고전압 콘택이 노출되도록 상기 식각 정지막을 식각하고, 상기 식각 정지막 상에 금속 패드를 형성하는 단계와, 상기 셀 영역의 콘택이 형성될 영역 상에 형성된 상기 식각 정지막을 식각하는 단계와, 상기 금속 패드를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계와, 상기 셀 영역 상에 형성된 상기 제2 및 제1 절연막을 식각하여 상기 반도체 기판이 노출되는 다수의 드레인 콘택홀을 형성하는 동시에 상기 고전압 영역 상에 형성된 상기 제2 절연막을 식각하여 상기 금속 패드를 노출되는 고전압 콘택홀 및 상기 식각 정지막이 노출되는 다수의 더미 콘택홀을 형성하는 단계, 및 상기 다수의 드레인 콘택홀, 상기 고전압 콘택홀 및 상기 다수의 더미 콘택홀을 매립하여 다수의 드레인 콘택, 제2 고전압 콘택 및 다수의 더미 콘택을 형성하는 단계를 포함한다.In a method of forming a contact of a semiconductor memory device according to an embodiment of the present invention, a first insulating film is formed on a semiconductor substrate including a cell region and a high voltage region, and a contact hole is formed by etching the first insulating layer of the high voltage region. And then filling it with a conductive material to form a first high voltage contact, forming an etch stop layer on the entire structure including the first high voltage contact, and etching the etch stop layer to expose the first high voltage contact. Etching, forming a metal pad on the etch stop layer, etching the etch stop layer formed on a region where a contact of the cell region is to be formed, and a second insulating layer on the entire structure including the metal pad. Forming a plurality of drains to expose the semiconductor substrate by etching the second and first insulating layers formed on the cell region; Forming a tack hole and simultaneously etching the second insulating layer formed on the high voltage region to form a high voltage contact hole exposing the metal pad and a plurality of dummy contact holes exposing the etch stop layer, and the plurality of drain contacts Filling a hole, the high voltage contact hole, and the plurality of dummy contact holes to form a plurality of drain contacts, a second high voltage contact, and a plurality of dummy contacts.

상기 제2 고전압 콘택 및 상기 다수의 더미 콘택 수의 합은 상기 다수의 드레인 콘택의 수와 동일하다.The sum of the second high voltage contact and the plurality of dummy contacts is equal to the number of the plurality of drain contacts.

상기 제1 절연막은 HDP 산화막으로 형성하며, 상기 제1 절연막은 5000Å 내지 10000Å의 두께로 형성한다. 상기 식각 정지막은 LP-질화막 또는 PE-질화막을 이용하여 500Å 내지 4000Å의 두께로 형성한다.The first insulating film is formed of an HDP oxide film, and the first insulating film is formed to a thickness of 5000 kPa to 10000 kPa. The etch stop film is formed to a thickness of 500 kPa to 4000 kPa using an LP-nitride film or a PE-nitride film.

상기 금속 패드를 형성하는 단계는Forming the metal pad

상기 식각 정지막을 CF4, CHF3, CH2F2, CH3F, Ar, O2 를 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하며, 상기 식각 정지막을 CCP 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용하여 식각한다.The etch stop membrane may be CF4, CHF3, CH2F2, CH3F, Ar, O2 using a single gas or a mixture of mixed gas, and the etch stop membrane in a CCP type equipment, pressure of 20mT to 70mT, source of 500W to 1500W Etching is performed using a power, a bias power of 50W to 700W.

상기 금속 패드를 형성하는 단계는Forming the metal pad

상기 식각 정지막을 식각하여 상기 제1 고전압 콘택을 노출시키는 단계와, 상기 제1 고전압 콘택을 포함한 전체 구조 상에 도전막을 형성하는 단계와, 상기 식각 정지막이 노출되도록 CMP 공정을 실시하여 상기 제1 고전압 콘택상에 상기 도전막을 잔류시키는 단계, 및 건식 식각 공정을 이용하여 상기 도전막의 상부를 식각하여 상기 도전막과 상기 식각 정지막의 단차를 형성하여 상기 금속 패드를 형성하는 단계를 포함한다.Etching the etch stop layer to expose the first high voltage contact; forming a conductive film on the entire structure including the first high voltage contact; and performing a CMP process to expose the etch stop layer to perform the first high voltage contact. Leaving the conductive layer on the contact; and etching the upper portion of the conductive layer using a dry etching process to form a step between the conductive layer and the etch stop layer to form the metal pad.

상기 건식 식각 공정은 SF6, NF3를 사용하여 실시하며, 상기 건식 식각 공정은 10mT 내지 100mT의 압력, 300W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 사용하여 실시한다.The dry etching process is performed using SF6 and NF3, and the dry etching process is performed using a pressure of 10mT to 100mT, a source power of 300W to 1500W, and a bias power of 50W to 700W.

상기 제2 절연막을 형성하는 단계는 상기 금속 패드를 포함한 전체 구조 상에 제1 산화막을 형성하는 단계와, 상기 셀 영역 상에 형성된 상기 제1 산화막 및 상기 식각 정지막을 식각하는 단계, 및 상기 제1 산화막을 포함한 전체 구조 상에 제2 산화막을 형성하는 단계를 포함한다.The forming of the second insulating layer may include forming a first oxide layer on the entire structure including the metal pad, etching the first oxide layer and the etch stop layer formed on the cell region, and the first oxide layer. Forming a second oxide film on the entire structure including the oxide film.

상기 제1 산화막 및 상기 제2 산화막은 HDP 산화막 또는 PE-TEOS을 이용하여 각각 1000Å 내지 5000Å의 두께로 형성한다.The first oxide film and the second oxide film are formed to have a thickness of 1000 mW to 5000 mW using an HDP oxide film or PE-TEOS, respectively.

상기 다수의 드레인 콘택홀, 상기 고전압 콘택홀, 및 상기 다수의 더미 콘택홀을 형성하는 단계는 5:1~ 20:1의 식각 선택비를 가지는 식각 공정으로 실시하며, 15~40mtorr의 압력과 1000~1500W의 바텀 파워와 20~40℃의 온도를 이용하여 실시한다.The forming of the plurality of drain contact holes, the high voltage contact holes, and the plurality of dummy contact holes may be performed by an etching process having an etching selectivity of 5: 1 to 20: 1, and a pressure of 15 to 40 mtorr and 1000 This is done using a bottom power of ˜1500 W and a temperature of 20 to 40 ° C.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2 내지 도 4c는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.2 to 4C are cross-sectional views and a plan view of a device for describing a method of forming a contact of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 셀 영역(드레인 콘택 영역 포함)과 고전압 영역(고전압 콘택 영역 포함)을 포함하는 반도체 기판(100)의 셀 영역 상에 셀렉트 트랜지스터 패턴(101; 예를 들어 드레인 선택 트랜지스터)을 형성한다. 이 후, 셀렉트 트랜지스터 패턴(101)을 포함한 전체 구조 상에 제1 절연막(102)을 형성한다. 제1 절연막(102)은 HDP 산화막으로 형성하는 것이 바람직하다. 제1 절연막(102)은 5000Å 내지 10000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2, a select transistor pattern 101 (eg, a drain select transistor) is formed on a cell region of a semiconductor substrate 100 including a cell region (including a drain contact region) and a high voltage region (including a high voltage contact region). Form. Thereafter, the first insulating film 102 is formed over the entire structure including the select transistor pattern 101. The first insulating film 102 is preferably formed of an HDP oxide film. The first insulating film 102 is preferably formed to a thickness of 5000 kPa to 10000 kPa.

이 후, 고전압 콘택 영역이 노출되도록 제1 절연막(102)을 식각하여 콘택홀을 형성하고 이를 매립하여 제1 고전압 콘택(103)을 형성한다.Thereafter, the first insulating layer 102 is etched to expose the high voltage contact region, thereby forming a contact hole and filling the first insulating layer 102 to form a first high voltage contact 103.

도 3을 참조하면, 제1 고전압 콘택(103)을 포함한 전체 구조 상에 식각 정지막(104)을 형성한다. 식각 정지막(104)은 질화막으로 형성하는 것이 바람직하다. 식각 정지막(104)은 LP-질화막 또는 PE-질화막을 이용하여 형성하는 것이 바람직하다. 식각 정지막(104)은 500Å 내지 4000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 3, an etch stop layer 104 is formed on the entire structure including the first high voltage contact 103. The etch stop film 104 is preferably formed of a nitride film. The etch stop film 104 is preferably formed using an LP-nitride film or a PE-nitride film. The etch stop film 104 is preferably formed to a thickness of 500 kPa to 4000 kPa.

이 후, 제1 고전압 콘택(103) 상에 형성된 식각 정지막(104)을 식각하여 제1 고전압 콘택(103)을 노출시킨다. 이때 식각되는 영역은 제1 고전압 콘택(103)의 상부보다 같거나 큰것이 바람직하다. 이때 제1 고전압 콘택(103)의 노출 공정은 메탈 패드 마스크를 이용한 노광 및 현상, 식각 공정을 이용하는 것이 바람직하다. 상기 식각 공정은 CF4, CHF3, CH2F2, CH3F, Ar, O2 를 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하여 실시하는 것이 바람직하다. 상기 식각 공정은 CCP 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용하는 것이 바람직하다.Thereafter, the etch stop layer 104 formed on the first high voltage contact 103 is etched to expose the first high voltage contact 103. In this case, the etched region is preferably equal to or larger than the upper portion of the first high voltage contact 103. In this case, the exposure process of the first high voltage contact 103 is preferably performed using an exposure, development, and etching process using a metal pad mask. The etching process is preferably performed using a single gas or mixed gas mixed with CF4, CHF3, CH2F2, CH3F, Ar, O2. The etching process preferably uses a pressure of 20mT to 70mT, a source power of 500W to 1500W, a bias power of 50W to 700W in a CCP type equipment.

이 후, 전체 구조 상에 도전막을 증착한 후, 식각 정지막(104)의 상부가 노출되도록 CMP 공정을 실시하여 제1 고전압 콘택(103) 상에 도전막을 잔류시켜 금속 패드(105)을 형성한다. 금속 패드(105)는 텅스텐으로 형성하는 것이 바람직하다. 이 후, 금속 패드(105)와 식각 정지막(104)의 단차를 형성하기 위하 건식 식각 공정을 실시하여 금속 패드(105)의 높이를 제어할 수 있다. 이때, 건식 식각 공정은 SF6, NF3를 사용하여 실시하는 것이 바람직하다. 이때, 건식 식각 공정은 10mT 내지 100mT의 압력, 300W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 사용하여 실시하는 것이 바람직하다.Subsequently, after the conductive film is deposited on the entire structure, the CMP process is performed to expose the upper portion of the etch stop layer 104, thereby remaining on the first high voltage contact 103 to form the metal pad 105. . The metal pad 105 is preferably formed of tungsten. Thereafter, a dry etching process may be performed to form a step between the metal pad 105 and the etch stop layer 104 to control the height of the metal pad 105. At this time, the dry etching process is preferably performed using SF6, NF3. At this time, the dry etching process is preferably performed using a pressure of 10mT to 100mT, a source power of 300W to 1500W, a bias power of 50W to 700W.

도 4a를 참조하면, 금속 패드(105)를 포함한 전체 구조 상에 제2 산화막(106)을 형성한다. 이 후, 드레인 콘택이 형성되는 영역의 제2 산화막(106) 및 식각 정지막(104)을 식각한다. 식각 정지막(104)은 CF4, CHF3, CH2F2, CH3F, Ar, O2 를 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하여 식각하는 것이 바람직하다. 식각 정지막(104)은 CCP 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 사용하여 식각하는 것이 바람직하다. 이 후, 전체 구조 상에 제3 절연막(107)을 형성한다. 제2 및 제3 절연막(106, 107)은 HDP 산화막 또는 PE-TEOS을 이용하여 형성하는 것이 바람직하다. 제2 및 제3 절연막(106, 107) 각각은 1000Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 4A, a second oxide film 106 is formed on the entire structure including the metal pad 105. Thereafter, the second oxide film 106 and the etch stop film 104 in the region where the drain contact is formed are etched. The etch stop film 104 is preferably etched CF4, CHF3, CH2F2, CH3F, Ar, O2 using a single gas or a mixed gas mixed with them. The etch stop film 104 may be etched using a pressure of 20 mT to 70 mT, a source power of 500 W to 1500 W, and a bias power of 50 W to 700 W in CCP type equipment. Thereafter, the third insulating film 107 is formed over the entire structure. The second and third insulating films 106 and 107 are preferably formed using an HDP oxide film or PE-TEOS. Each of the second and third insulating films 106 and 107 is preferably formed to a thickness of 1000 kPa to 5000 kPa.

이 후, 제3 절연막(107), 제2 절연막(106), 및 제1 절연막(102)을 순차적으로 식각하여 드레인 콘택 영역이 노출되는 콘택홀을 형성한다. 이때 식각 공정은 5:1~ 20:1의 식각 선택비를 가지는 식각 공정으로 실시하는 것이 바람직하다. 식각 공정은 15~40mtorr의 압력과 1000~1500W의 바텀 파워와 20~40℃의 온도에서 실시하는 것이 바람직하다.Thereafter, the third insulating film 107, the second insulating film 106, and the first insulating film 102 are sequentially etched to form a contact hole through which the drain contact region is exposed. In this case, the etching process is preferably performed by an etching process having an etching selectivity ratio of 5: 1 to 20: 1. The etching process is preferably performed at a pressure of 15 to 40 mtorr, a bottom power of 1000 to 1500 W, and a temperature of 20 to 40 ° C.

이와 동시에 고전압 트랜지스터 영역의 제3 절연막(107), 제2 절연막(106)을 식각하여 금속 패드(105)가 노출되는 콘택홀을 형성한다. 이때, 금속 패드(105)의 상부 표면의 넓이는 제1 고전압 콘택(103)의 상부 표면의 넓이 보다 넓어 공정 마진이 증가한다. 이 후 콘택홀을 도전물질로 매립하여 드레인 콘택(108) 및 제2 고전압 콘택(109)을 동시에 형성한다. 드레인 콘택(108) 및 제2 고전압 콘택(109)은 텅스텐 또는 폴리 실리콘으로 형성하는 것이 바람직하다.At the same time, the third insulating film 107 and the second insulating film 106 in the high voltage transistor region are etched to form a contact hole through which the metal pad 105 is exposed. At this time, the width of the upper surface of the metal pad 105 is wider than the width of the upper surface of the first high voltage contact 103 to increase the process margin. Thereafter, the contact hole is filled with a conductive material to simultaneously form the drain contact 108 and the second high voltage contact 109. The drain contact 108 and the second high voltage contact 109 are preferably formed of tungsten or polysilicon.

도 4b를 참조하면, 제2 고전압 콘택(109)을 형성할 때, 드레인 콘택(108)과 동일하거나 유사한 넓이를 갖는 다수의 더미 콘택(109A)을 동시에 형성한다. 즉, 드레인 콘택(108)의 수와 제2 고전압 콘택(109) 및 다수의 더미 콘택(109A)의 합을 동일하게 형성한다. 이로 인하여 콘택홀을 형성하기 위한 공정시 고전압 트랜지스 터 영역의 분해능을 셀 영역과 동일하도록 개선시킬 수 있다.Referring to FIG. 4B, when forming the second high voltage contact 109, a plurality of dummy contacts 109A having the same or similar width as the drain contact 108 are simultaneously formed. That is, the sum of the number of drain contacts 108 and the second high voltage contact 109 and the plurality of dummy contacts 109A are equally formed. Therefore, the resolution of the high voltage transistor region may be improved to be the same as that of the cell region during the process of forming the contact hole.

도 4c를 참조하면, 다수의 더미 콘택(109A)은 식각 정지막(104)에 의해 하부 액티브 영역과 전기적으로 절연되어 소자의 동작에 영향을 미치지 않는다.Referring to FIG. 4C, the plurality of dummy contacts 109A are electrically insulated from the lower active region by the etch stop layer 104 so as not to affect the operation of the device.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 고전압 콘택 영역 주변에 셀 영역의 콘택과 동일 또는 유사한 너비를 갖는 다수의 더미 패턴을 형성하여 다이폴 조명계의 분해능을 증가시켜 균일한 패턴을 형성하고, 더미 패턴은 하부 액티브 영역과 전기적으로 격리하여 균일한 패턴을 갖는 고전압 콘택을 형성할 수 있다.According to an embodiment of the present invention, a plurality of dummy patterns having the same or similar width as the contact of the cell region are formed around the high voltage contact region to increase the resolution of the dipole illumination system to form a uniform pattern, and the dummy pattern It may be electrically isolated from the active region to form a high voltage contact having a uniform pattern.

Claims (17)

반도체 기판의 드레인 콘택 영역과 접촉하여 형성된 다수의 드레인 콘택;A plurality of drain contacts formed in contact with the drain contact region of the semiconductor substrate; 상기 반도체 기판의 고전압 콘택 영역과 접촉하여 형성된 제1 고전압 콘택;A first high voltage contact formed in contact with the high voltage contact region of the semiconductor substrate; 상기 제1 고전압 콘택 상에 형성된 금속 패드;A metal pad formed on the first high voltage contact; 상기 금속 패드를 제외한 영역에 형성된 식각 정지막;An etch stop layer formed in an area excluding the metal pad; 상기 금속 패드 상에 형성된 제2 고전압 콘택; 및A second high voltage contact formed on the metal pad; And 상기 식각 정지막 상에 형성된 다수의 더미 콘택을 포함하며,A plurality of dummy contacts formed on the etch stop layer, 상기 제2 고전압 콘택의 수와 상기 다수의 더미 콘택의 합은 상기 다수의 드레인 콘택의 수와 동일한 반도체 메모리 소자의 콘택.And the sum of the second high voltage contacts and the plurality of dummy contacts is equal to the number of the plurality of drain contacts. 제 1 항에 있어서,The method of claim 1, 상기 금속 패드는 상기 제1 고전압 콘택의 상부 표면보다 같거나 넓게 형성된 반도체 메모리 소자의 콘택.And the metal pad is formed to be equal to or wider than an upper surface of the first high voltage contact. 제 1 항에 있어서,The method of claim 1, 상기 식각 정지막은 질화막으로 형성하여 상기 반도체 기판과 상기 다수의 더미 콘택을 전기적으로 절연시키는 반도체 메모리 소자의 콘택.And the etch stop layer is formed of a nitride film to electrically insulate the semiconductor substrate from the plurality of dummy contacts. 셀 영역과 고전압 영역을 포함하는 반도체 기판상에 제1 절연막을 형성하고, 상기 고전압 영역의 상기 제1 절연막을 식각하여 콘택홀을 형성한 후 이를 도전물질로 매립하여 제1 고전압 콘택을 형성하는 단계;Forming a first insulating film on a semiconductor substrate including a cell region and a high voltage region, forming a contact hole by etching the first insulating layer of the high voltage region, and filling the first insulating layer with a conductive material to form a first high voltage contact ; 상기 제1 고전압 콘택을 포함하는 전체 구조 상에 식각 정지막을 형성하는 단계;Forming an etch stop layer on the entire structure including the first high voltage contact; 상기 제1 고전압 콘택이 노출되도록 상기 식각 정지막을 식각하고, 상기 식각 정지막 상에 금속 패드를 형성하는 단계;Etching the etch stop layer to expose the first high voltage contact and forming a metal pad on the etch stop layer; 상기 셀 영역의 콘택이 형성될 영역 상에 형성된 상기 식각 정지막을 식각하는 단계;Etching the etch stop layer formed on the region where the contact of the cell region is to be formed; 상기 금속 패드를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire structure including the metal pad; 상기 셀 영역 상에 형성된 상기 제2 및 제1 절연막을 식각하여 상기 반도체 기판이 노출되는 다수의 드레인 콘택홀을 형성하는 동시에 상기 고전압 영역 상에 형성된 상기 제2 절연막을 식각하여 상기 금속 패드를 노출되는 고전압 콘택홀 및 상기 식각 정지막이 노출되는 다수의 더미 콘택홀을 형성하는 단계; 및Etching the second and first insulating layers formed on the cell region to form a plurality of drain contact holes to expose the semiconductor substrate, and simultaneously etching the second insulating layer formed on the high voltage region to expose the metal pad. Forming a plurality of dummy contact holes through which a high voltage contact hole and the etch stop layer are exposed; And 상기 다수의 드레인 콘택홀, 상기 고전압 콘택홀 및 상기 다수의 더미 콘택홀을 매립하여 다수의 드레인 콘택, 제2 고전압 콘택 및 다수의 더미 콘택을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택 형성 방법.Filling the plurality of drain contact holes, the high voltage contact hole, and the plurality of dummy contact holes to form a plurality of drain contacts, a second high voltage contact, and a plurality of dummy contacts. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 고전압 콘택 및 상기 다수의 더미 콘택 수의 합은 상기 다수의 드레인 콘택의 수와 동일한 반도체 메모리 소자의 콘택 형성 방법.And the sum of the second high voltage contact and the plurality of dummy contacts is equal to the number of the plurality of drain contacts. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 절연막은 HDP 산화막으로 형성하는 반도체 메모리 소자의 콘택 형성 방법.And the first insulating film is formed of an HDP oxide film. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 절연막은 5000Å 내지 10000Å의 두께로 형성하는 반도체 메모리 소자의 콘택 형성 방법.And the first insulating film is formed to a thickness of 5000 kPa to 10000 kPa. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 정지막은 LP-질화막 또는 PE-질화막을 이용하여 500Å 내지 4000Å의 두께로 형성하는 반도체 메모리 소자의 콘택 형성 방법.The etching stop layer is a contact forming method of a semiconductor memory device to form a thickness of 500 ~ 4000Å by using an LP-nitride film or a PE-nitride film. 제 4 항에 있어서, 상기 금속 패드를 형성하는 단계는The method of claim 4, wherein forming the metal pad 상기 식각 정지막을 CF4, CHF3, CH2F2, CH3F, Ar, O2 를 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하여 식각하는 반도체 메모리 소자의 콘택 형성 방법.And etching the etch stop layer using CF4, CHF3, CH2F2, CH3F, Ar, O2 using a single gas or a mixed gas mixed therewith. 제 4 항에 있어서, 상기 금속 패드를 형성하는 단계는The method of claim 4, wherein forming the metal pad 상기 식각 정지막을 CCP 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용하여 식각하는 반도체 메모리 소자의 콘택 형성 방법.And etching the etch stop layer using a pressure of 20 mT to 70 mT, a source power of 500 W to 1500 W, and a bias power of 50 W to 700 W in a CCP type device. 제 4 항에 있어서, 상기 금속 패드를 형성하는 단계는The method of claim 4, wherein forming the metal pad 상기 식각 정지막을 식각하여 상기 제1 고전압 콘택을 노출시키는 단계;Etching the etch stop layer to expose the first high voltage contact; 상기 제1 고전압 콘택을 포함한 전체 구조 상에 도전막을 형성하는 단계;Forming a conductive film on the entire structure including the first high voltage contact; 상기 식각 정지막이 노출되도록 CMP 공정을 실시하여 상기 제1 고전압 콘택상에 상기 도전막을 잔류시키는 단계; 및Performing a CMP process to expose the etch stop layer to leave the conductive layer on the first high voltage contact; And 건식 식각 공정을 이용하여 상기 도전막의 상부를 식각하여 상기 도전막과 상기 식각 정지막의 단차를 형성하여 상기 금속 패드를 형성하는 단계를 포함하며, 상기 금속 패드는 상기 제1 고전압 콘택의 상부 표면보다 넓게 형성하는 반도체 메모리 소자의 콘택 형성 방법.Etching the upper portion of the conductive layer using a dry etching process to form a step between the conductive layer and the etch stop layer to form the metal pad, wherein the metal pad is wider than an upper surface of the first high voltage contact. A method of forming a contact for a semiconductor memory device to be formed. 제 11 항에 있어서,The method of claim 11, 상기 건식 식각 공정은 SF6, NF3를 사용하여 실시하는 반도체 메모리 소자의 콘택 형성 방법.The dry etching process is a method of forming a contact of a semiconductor memory device performed using SF6, NF3. 제 11 항에 있어서,The method of claim 11, 상기 건식 식각 공정은 10mT 내지 100mT의 압력, 300W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 사용하여 실시하는 반도체 메모리 소자의 콘택 형성 방법.The dry etching process may be performed using a pressure of 10mT to 100mT, a source power of 300W to 1500W, and a bias power of 50W to 700W. 제 4 항에 있어서, 상기 제2 절연막을 형성하는 단계는The method of claim 4, wherein the forming of the second insulating layer is performed. 상기 금속 패드를 포함한 전체 구조 상에 제1 산화막을 형성하는 단계;Forming a first oxide film on the entire structure including the metal pad; 상기 셀 영역 상에 형성된 상기 제1 산화막 및 상기 식각 정지막을 식각하는 단계; 및Etching the first oxide layer and the etch stop layer formed on the cell region; And 상기 제1 산화막을 포함한 전체 구조 상에 제2 산화막을 형성하는 단계를 포 함하는 반도체 메모리 소자의 콘택 형성 방법.Forming a second oxide film over the entire structure including the first oxide film. 제 14 항에 있어서,The method of claim 14, 상기 제1 산화막 및 상기 제2 산화막은 HDP 산화막 또는 PE-TEOS을 이용하여 각각 1000Å 내지 5000Å의 두께로 형성하는 반도체 메모리 소자의 콘택 형성 방법.And forming the first oxide film and the second oxide film in a thickness of 1000 mW to 5000 mW using an HDP oxide film or PE-TEOS, respectively. 제 4 항에 있어서,The method of claim 4, wherein 상기 다수의 드레인 콘택홀, 상기 고전압 콘택홀, 및 상기 다수의 더미 콘택홀을 형성하는 단계는 5:1~ 20:1의 식각 선택비를 가지는 식각 공정으로 실시하는 반도체 메모리 소자의 콘택 형성 방법.The forming of the plurality of drain contact holes, the high voltage contact holes, and the plurality of dummy contact holes may be performed by an etching process having an etching selectivity of 5: 1 to 20: 1. 제 4 항에 있어서,The method of claim 4, wherein 상기 다수의 드레인 콘택홀, 상기 고전압 콘택홀, 및 상기 다수의 더미 콘택홀을 형성하는 단계는 15~40mtorr의 압력과 1000~1500W의 바텀 파워와 20~40℃의 온도를 이용한 식각 공정으로 실시하는 반도체 메모리 소자의 콘택 형성 방법.The forming of the plurality of drain contact holes, the high voltage contact holes, and the plurality of dummy contact holes may be performed by an etching process using a pressure of 15 to 40 mtorr, a bottom power of 1000 to 1500 W, and a temperature of 20 to 40 ° C. Method for forming a contact of a semiconductor memory device.
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