KR20080086267A - Liquid crystal display panel and fabricating method thereof - Google Patents
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Abstract
Description
도 1은 종래의 수평 전계형 액정표시장치의 구성 단면도.1 is a cross-sectional view of a conventional horizontal field type liquid crystal display device;
도 2는 종래 수평 전계형 액정표시장치와 수직 전계형 액정표시장치 사이의 셀 갭 변화에 따른 투과율 변화를 도시한 도면.FIG. 2 is a diagram illustrating a change in transmittance according to a cell gap change between a conventional horizontal field type liquid crystal display device and a vertical field type liquid crystal display device.
도 3은 본 발명에 따른 수평 전계형 액정표시패널의 구성 단면도.3 is a cross-sectional view of a horizontal field type liquid crystal display panel according to the present invention;
도 4a 및 도 4b는 본 발명에 따른 수평 전계형 액정표시패널을 구성하는 박막 트랜지스터 기판의 평면도 및 단면도.4A and 4B are a plan view and a cross-sectional view of a thin film transistor substrate constituting a horizontal field type liquid crystal display panel according to the present invention.
도 5는 본 발명에 따른 셀 갭 변화가 목표치보다 크게 설정된 경우의 셀 갭과 액정층의 유효 굴절률 사이의 보상 관계를 설명하기 위한 도면.5 is a view for explaining a compensation relationship between the cell gap and the effective refractive index of the liquid crystal layer when the cell gap change according to the present invention is set larger than the target value.
도 6은 본 발명에 따른 셀 갭 변화가 목표치보다 작게 설정된 경우의 셀 갭과 액정층의 유효 굴절률 사이의 보상 관계를 설명하기 위한 도면.6 is a view for explaining a compensation relationship between a cell gap and an effective refractive index of a liquid crystal layer when the cell gap change is set smaller than a target value according to the present invention;
도 7a 및 도 7b는 본 발명에 따른 수평 전계형 액정표시패널을 구성하는 컬러필터기판의 단면도.7A and 7B are cross-sectional views of a color filter substrate constituting a horizontal field type liquid crystal display panel according to the present invention;
도 8a 내지 도 8e는 본 발명에 따른 수평 전계형 액정표시패널을 구성하는 박막 트랜지스터 기판의 제조 공정도.8A to 8E are manufacturing process diagrams of a thin film transistor substrate constituting a horizontal field type liquid crystal display panel according to the present invention.
도 9a 내지 도 9f는 본 발명에 따른 수평 전계형 액정표시패널을 구성하는 컬러필터기판의 제조 공정도.9A to 9F are manufacturing process diagrams of a color filter substrate constituting a horizontal field type liquid crystal display panel according to the present invention;
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
100 : 액정표시패널 200 : 박막 트랜지스터 기판100 liquid
202 : 하부기판 204 : 게이트 라인202: lower substrate 204: gate line
206 : 게이트 전극 208 : 공통라인206: gate electrode 208: common line
210 : 공통전극 212 : 게이트 절연막210: common electrode 212: gate insulating film
214 : 데이터 라인 216 : 소스전극214: data line 216: source electrode
218 : 드레인 전극 220 : 화소영역218: drain electrode 220: pixel region
TR : 박막 트랜지스터 221 : 반도체 패턴TR: thin film transistor 221: semiconductor pattern
221a : 활성층 221b : 오믹 접촉층221a:
222 : 보호막 224 : 콘택홀222: protective film 224: contact hole
226 : 화소전극 228 : 하부 배향막226
300 : 컬러필터기판 302 : 상부기판300: color filter substrate 302: upper substrate
304 : 블랙 매트릭스 306 : 컬러필터304: black matrix 306: color filter
308 :오버 코팅층 310 : 공통전극패턴308: over coating layer 310: common electrode pattern
312 : 상부 배향막312: upper alignment layer
본 발명은 액정표시패널 및 그 제조방법에 관한 것으로서, 특히 수직전계를 통해 셀 갭의 증감에 따른 액정층의 유효 굴절률을 보상함으로써 액정층의 위상 지연값을 균일화하는 동시에 투과율 편차를 최소화할 수 있는 수평 전계형 액정표시패널 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel and a method of manufacturing the same. In particular, by compensating the effective refractive index of the liquid crystal layer due to the increase and decrease of the cell gap through a vertical electric field, the phase retardation value of the liquid crystal layer can be made uniform and the transmittance deviation can be minimized. A horizontal electric field type liquid crystal display panel and its manufacturing method.
액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시하는 장치로서, 셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입으로 구현되어 컴퓨터용 모니터, 사무기기, 셀룰라폰 등의 표시장치에 적용되고 있다.Liquid crystal display (LCD) is a device that displays an image by controlling the light transmittance of the liquid crystal by using an electric field, and is implemented as an active matrix type in which switching elements are formed for each cell, so that a computer monitor, office work, etc. It is applied to display apparatuses, such as a device and a cellular phone.
이와 같은 액정 표시 장치는 액정을 구동시키는 전계방향에 따라 수직방향의 전계를 이용하는 수직 전계형과 수평방향의 전계를 이용하는 수평 전계형으로 대별된다.Such liquid crystal displays are roughly classified into a vertical electric field type using a vertical electric field and a horizontal electric field type using a horizontal electric field according to the electric field direction for driving the liquid crystal.
이때, 수직 전계형의 액정 표시 장치는 상부 기판상에 형성된 공통전극과 하부기판상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In this case, in the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate face each other to drive the liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. do. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.
수평 전계형의 액정표시장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시 야각이 160도 정도로 넓은 장점을 가지는 반면에 개구율이 작다는 단점을 가진다.In a horizontal electric field type liquid crystal display, an in-plane switch (hereinafter, referred to as IPS) mode liquid crystal is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. The horizontal field application type liquid crystal display device has a wide viewing angle of about 160 degrees while having a small aperture ratio.
이하, 도 1을 참조하여 종래의 수평 전계형 액정표시장치의 구성 및 동작에 대해 설명한다.Hereinafter, the configuration and operation of a conventional horizontal field type liquid crystal display device will be described with reference to FIG. 1.
도 1에 도시된 바와 같이, 수평 전계형 액정표시장치는 상부 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4), 컬러필터(6), 오버코팅층(8), 스페이서(13) 및 상부 배향막(12)으로 구성된 컬러필터기판, 하부 유리기판(32)상에 형성된 박막 트랜지스터, 공통전극(10), 화소전극(56) 및 하부 배향막(52)으로 구성되는 박막 트랜지스터 기판 및 두 기판 사이에 형성된 샐 갭 사이에 적하되어 수평 방향으로 배향된 액정층을 포함하여 구성된다.As shown in FIG. 1, the horizontal field type liquid crystal display includes a
상술한 바와 같이 구성된 수평 전계형 액정표시장치의 경우, 도 2에 도시된 바와 같이, 수직 전계형 액정표시장치와 비교하여 두 기판 사이의 셀 갭 변동에 따른 액정층의 투과율 편차가 큰 값을 갖는다. 여기서, 수직 전계형 액정표시장치의 ±0.1㎛의 셀 갭 변동은 수평 전계형 액정표시장치의 ±0.02㎛ ~ 0.04㎛의 셀 갭 변동과 동일한 투과율 편차를 발생시킨다.In the case of the horizontal field type liquid crystal display device configured as described above, as shown in FIG. 2, the transmittance variation of the liquid crystal layer due to the cell gap variation between the two substrates is larger than that of the vertical field type liquid crystal display device. Herein, the cell gap variation of ± 0.1 μm of the vertical field type liquid crystal display generates the same transmittance deviation as the cell gap variation of ± 0.02 μm to 0.04 μm of the horizontal field type liquid crystal display.
따라서, 종래 수평 전계형 액정표시장치는 두 기판 사이의 셀 갭이 목표치보다 크거나 또는 작게 변하는 경우, 액정층의 위상 지연값(retardation)이 가변됨에 따라 투과율 편차가 크게 변화되어 패널 내에 얼룩이 발생하거나 또는 감마 전압이 쉬프트 되는 등의 문제점이 있었다. Accordingly, in the conventional horizontal field type liquid crystal display device, when the cell gap between two substrates is larger or smaller than the target value, the transmittance deviation is greatly changed as the phase retardation of the liquid crystal layer is changed, thereby causing staining in the panel. There was a problem that the gamma voltage is shifted.
따라서, 본 발명의 목적은 셀 갭의 변화에 연동하여 액정층의 유효 굴절률을 보상함으로써, 액정층의 위상 지연값을 균일화하는 동시에 투과율 편차를 최소화할 수 있는 수평 전계형 액정표시패널 및 그 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a horizontal field type liquid crystal display panel and a method of manufacturing the same, which compensate for the effective refractive index of the liquid crystal layer in association with the change of the cell gap, thereby minimizing the variation in transmittance while uniformizing the phase retardation value of the liquid crystal layer. To provide.
상기 목적을 달성하기 위해, 본 발명에 따른 수평 전계형 액정표시장치는 화소영역에 수평 전계를 형성하기 화소전극 및 공통전극이 형성된 박막 트랜지스터기판; 박막 트랜지스터와 셀 갭을 사이에 두고 정합되며 화소전극과 함께 수직 전계를 형성하는 공통전극패턴이 형성된 컬러필터기판; 및 셀 갭 변화에 따라 변화되는 상기 수직 전계의 크기에 연동하여 유효 굴절률이 가변되는 액정층을 포함하여 구성된 것을 특징으로 한다. In order to achieve the above object, a horizontal field type liquid crystal display device according to the present invention comprises a thin film transistor substrate having a pixel electrode and a common electrode to form a horizontal electric field in the pixel region; A color filter substrate that is matched with the thin film transistor and the cell gap therebetween and has a common electrode pattern formed together with the pixel electrode to form a vertical electric field; And a liquid crystal layer in which an effective refractive index is changed in association with the magnitude of the vertical electric field that changes according to a cell gap change.
여기서, 본 발명에 따른 공통전극패턴은 컬러필터기판상에 전면 형성된 것을 특징으로 한다.Here, the common electrode pattern according to the present invention is characterized in that the entire surface formed on the color filter substrate.
본 발명에 따른 공통전극패턴은 화소전극과 어긋난 형태로 컬러필터기판상에 패터닝되는 것을 특징으로 한다.The common electrode pattern according to the present invention is characterized in that it is patterned on the color filter substrate in a form shifted from the pixel electrode.
본 발명에 따른 두 기판 사이의 셀 갭이 목표치보다 크게 형성된 경우, 액정층의 유효 굴절률은 화소전극 및 공통전극 사이의 수직 전계가 증가됨에 따라 감소되는 것을 특징으로 한다.When the cell gap between the two substrates according to the present invention is larger than the target value, the effective refractive index of the liquid crystal layer is reduced as the vertical electric field between the pixel electrode and the common electrode is increased.
본 발명에 따른 두 기판 사이의 셀 갭이 목표치보다 작게 형성되는 경우, 액정층의 유효 굴절률은 화소전극 및 공통전극패턴 사이의 수직 전계가 감소됨에 따 라 증가되는 것을 특징으로 한다.When the cell gap between the two substrates according to the present invention is smaller than the target value, the effective refractive index of the liquid crystal layer is increased as the vertical electric field between the pixel electrode and the common electrode pattern decreases.
본 발명에 따른 액정층의 유효 굴절률이 수직 전계에 연동하여 셀 갭의 변화에 반대 방향으로 보상됨에 따라, 액정층은 균일한 위상 지연값(Retardation)을 갖는 것을 특징으로 한다.As the effective refractive index of the liquid crystal layer according to the present invention is compensated in the opposite direction to the change of the cell gap in conjunction with the vertical electric field, the liquid crystal layer has a uniform phase retardation.
상기 목적을 달성하기 위해, 본 발명에 따른 수평 전계형 액정표시장치의 제조 방법은, 화소영역에 수평 전계를 형성하기 위한 화소전극 및 공통전극이 형성된 박막 트랜지스터기판을 제작하는 단계; 박막 트랜지스터와 셀 갭을 사이에 두고 정합되며 화소전극과 함께 수직 전계를 형성하는 공통전극패턴이 형성된 컬러필터기판을 제작하는 단계; 및 셀 갭 변화에 따라 변화되는 수직 전계의 크기에 연동하여 유효 굴절률이 가변되는 액정층을 적하시키는 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a horizontal field type liquid crystal display device according to the present invention includes the steps of fabricating a thin film transistor substrate having a pixel electrode and a common electrode for forming a horizontal electric field in the pixel region; Manufacturing a color filter substrate that is matched with a thin film transistor and a cell gap therebetween and has a common electrode pattern formed together with a pixel electrode to form a vertical electric field; And dropping a liquid crystal layer having an effective refractive index variable in association with the magnitude of the vertical electric field that changes according to the cell gap change.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
본 발명에 따른 수평 전계형 액정표시장치(100)는, 도 3에 도시된 바와 같이, 수평 전계를 형성하기 위한 다수의 박막 패턴 및 박막 트랜지스터가 형성된 박막 트랜지스터 기판(200)과, 수직 전계를 형성하기 위한 다수의 박막 패턴 및 컬러필터가 형성된 컬러필터기판(200) 및 두 기판 사이에 형성되는 셀 갭 사이에 적하 되어 소정 방향으로 배향된 액정층(400)을 포함하여 구성된다. As shown in FIG. 3, the horizontal field type liquid
박막 트랜지스터 기판(200)은 셀 갭 사이에 적하된 액정층(400)을 소정 방향으로 구동시키기 위한 수평 전계를 형성하는 것으로서, 도 4a 및 도 4b에 도시된 바와 같이, 하부기판(202) 상에 형성되는 게이트 라인(204)과, 게이트 라인(204)과 동시에 형성되며 공통전극(210)이 접속된 공통라인(208)과, 게이트 절연막(212)을 사이에 두고 게이트 라인(204)과 교차 형성되어 화소영역을 정의하는 데이터 라인(214)과, 게이트 라인(204) 및 데이터 라인(214)의 교차부마다 형성된 박막 트랜지스터(TR)와, 박막 트랜지스터(TR)를 덮는 보호막(222)과, 보호막(222)을 관통하는 콘택홀(224)을 통해 박막 트랜지스터(TR)에 접속되며 공통전극(210)과 함께 화소영역에 수평 전계를 형성하는 화소전극(226) 및 액정층(400)을 소정 방향으로 배향시키기 의한 하부 배향막(228)을 구비한다.The thin
게이트 라인(204)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(TR)를 구성하는 게이트 전극(206)으로 전달한다.The
공통라인(208)은 화소영역을 사이에 두고 게이트 라인(204)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(210)에 공급한다.The common line 208 is formed in parallel with the
데이터 라인(214)은 데이터 패드에 접속된 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(206)의 온/오프에 연동하여 박막 트랜지스터(TR)를 구성하는 소스전극(216) 및 드레인 전극(218)으로 전달한다. The
이때, 데이터 라인(214)은 게이트 절연막(212을 사이에 두고 게이트 라인(204)과 교차 형성되어 화소영역을 정의한다.In this case, the
박막 트랜지스터는(TR)는 게이트 라인(204)의 게이트 신호에 응답하여 데이터 라인(214)의 화소 신호를 화소 전극(226)에 충전시키는 것으로서, 게이트 라인(204)에 접속된 게이트 전극(206)과, 데이터 라인(214)에 접속된 소스 전극(216)과, 채널을 사이에 두고 소스전극(216)과 대향되는 동시에 콘택홀(224)을 통해 화소 전극(226)에 접속된 드레인 전극(218)을 구비한다.The thin film transistor (TR) charges the pixel electrode of the
이때, 박막 트랜지스터(TR)는 게이트 절연막(212)을 사이에 두고 게이트 전극(206)과 대응되게 형성되어 채널을 형성하는 활성층(221a)과, 활성층(221a) 상에 형성되며 소스전극(216) 및 드레인 전극(218)과 오믹 접촉을 수행하는 오믹 접촉층(221b)으로 구성된 반도체 패턴(221)을 더 포함하여 구성된다.In this case, the thin film transistor TR is formed to correspond to the
화소 전극(226)은 보호막(222)을 관통하는 콘택홀(224)을 통해 박막 트랜지스터(TR)의 드레인 전극(218)과 접속되며 공통라인(208)에 접속된 공통전극(210)과 엇갈린 형태로 화소영역에 형성된다.The
여기서, 화소 전극(226)은 박막 트랜지스터(TR)의 드레인 전극(218)을 통해 스토리지 캐패시터(미도시)에 충전된 데이터 전압이 공급되는 경우, 하부기판(202)상에 형성된 공통전극(210)과 함께 셀 갭 사이에 적하된 액정을 소정 방향으로 배향시키는 수평 전계를 형성한다.Here, the
화소 전극(226)은 컬러필터기판(300)에 형성되는 공통전극패턴(310)과 연동하여 화소영역에 수직 전계를 형성하고, 이에 의해 셀 갭 사이에 적하된 액정층(400)에 균일한 위상 지연값을 형성함으로써 다음과 같은 관계식을 갖는 투과율의 편차를 감소시키는 역할을 수행한다.The
(여기서, T는 액정층의 투과율을 나타내고, △neff은 유효 굴절률을 나타내며, d는 액정층이 적하된 셀 갭을 나타낸다)(Where T represents the transmittance of the liquid crystal layer, Δneff represents the effective refractive index, and d represents the cell gap in which the liquid crystal layer is dropped)
즉, 두 기판 사이의 셀 갭(d1)이 목표치보다 크게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 5에 도시된 바와 같이, 화소전극(226)은 컬러필터기판(300)에 형성된 공통전극패턴(310)과 연동하여 셀 갭(d)에 적하된 액정층(400)을 수직 방향으로 배향시키기 위한 수직 전계를 형성한다.That is, when the data signal is supplied to the
상술한 바와 같이 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계(HE)와 연계되어 큰 수직 전계(VE)가 형성되는 경우, 셀 갭(d) 사이에 적하된 액정층(400)의 수직배향 성분이 증가됨에 따라 액정층(400)의 유효 굴절률(△neff)은 감소되는 방향으로 보상된다.As described above, when a large vertical electric field VE is formed between the
따라서, 화소영역의 투과율은 셀 갭(d1)이 증가되는 반면에 액정층(400)의 유효 굴절률(△neff)이 감소되는 방향으로 보상되고, 액정층(400)에는 균일한 위상 지연값(Retardation)이 설정되어 투과율이 변동되지 않음에 따라 패널 내에 발생되는 얼룩 및 감마 전압의 쉬프트 현상이 발생되지 않는다.Accordingly, the transmittance of the pixel region is compensated in a direction in which the cell gap d1 is increased while the effective refractive index Δneff of the
그러나, 두 기판 사이의 셀 갭(d2)이 목표치보다 작게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 6에 도시된 바와 같이, 화소전극은 컬러필터기판(300)에 형성된 공통전극패턴과 연동하여 셀 갭(d2)에 적하된 액정층(400)을 수직 방향으로 배향시키기 위한 전계를 형성된다.However, when the data signal is supplied to the
상술한 바와 같이 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계와 연계되어 작은 수직 전계가 형성되는 경우, 셀 갭(d2) 사이에 적하된 액정층(400)의 수직배향 성분이 감소됨에 따라 액정층(400)의 유효 굴절률(△neff)은 증가되는 방향으로 보상된다.As described above, when a small vertical electric field is formed between the
따라서, 화소영역의 투과율은 셀 갭(d2)이 감소되는 반면에 액정층(400)의 유효 굴절률(△neff)이 증가되는 방향으로 보상되고, 이에 의해 액정층(400)에는 균일한 위상 지연값(Retardation)이 설정되는 동시에 투과율이 변동되지 않아 패널 내에 발생되는 얼룩 및 감마 전압의 쉬프트 현상이 발생되지는 않는다.Accordingly, the transmittance of the pixel region is compensated in a direction in which the cell gap d2 is reduced while the effective refractive index Δneff of the
컬러필터기판(300)은 액정층(400)을 통해 입사되는 광을 이용하여 다양한 컬러를 형성하는 것으로서, 도 7a에 도시된 바와 같이, 상부기판(302)상에 형성된 블랙 매트릭스(304)와, 블랙 매트릭스(304)에 의해 구획된 화소영역에 형성되는 컬러필터(306)와, 컬러필터(306)에 의해 형성된 단차를 제거하여 상부기판(302)을 평탄화시키는 오버코팅층(308)과, 오버 코팅층(308) 상에 전면 형성되며 화소전극(226)과 연동하여 액정층(400)을 구동시키기 위한 수직 전계를 형성하는 공통전극패턴 (310)및 공통전극패턴(310)이 형성된 오버 코팅층(308)을 덮도록 형성되며 액정층(400)을 소정 방향으로 배향시키는 상부 배향막(312)을 구비한다.The
이때, 칼라필터기판(300)은 액정층을 소정 방향으로 배향시키는 수직 전계를 효과적으로 형성하기 위해, 도 7b에 도시된 바와 같이, 공통전극패턴(310)은 오버 코팅층(308) 중에서 박막 트랜지스터(TR)에 형성된 화소전극(226)과 대칭 형태가 아닌 소정의 편차, 구체적으로는 공통전극(210)과 대칭되는 형태로 형성될 수 있 다.In this case, in order to effectively form a vertical electric field in which the
블랙 매트릭스(304)는 상부기판(302)상에 매트릭스 형태로 형성되어 컬러필터(306)들이 형성될 다수의 셀 영역을 구획하는 동시에 인접한 셀 영역간의 광간섭을 방지하는 것으로서, 박막 트랜지스터 기판(200)의 화소전극(226)을 제외한 영역인 게이트 라인(204), 데이터 라인(214) 및 박막 트랜지스터(TR)와 중첩되게 형성된다.The
이때, 블랙 매트릭스(304)는 상부기판(302)상에 불투명 금속, 예를 들면 크롬(Cr 또는 CrOx) 등의 불투명 금속을 약 1500~2000Å의 두께 및 5~25㎛의 선폭을 갖도록 증착시킨 후 이를 포토리소그래피공정 및 식각공정을 통해 패터닝시킴으로써 형성된다.In this case, the
또한, 블랙 매트릭스(304)는 상부기판(302)상에 절연성 수지를 1.0~1.5㎛의 두께를 갖는 동시에 5~25㎛ 선폭을 갖도록 형성한 후 이를 포토리소그래피공정 및 식각공정을 통해 패터닝시킴으로써 형성될 수도 있다.In addition, the
컬러필터(306)는 블랙 매트릭스(304)에 의해 구획된 다수의 셀 영역에 형성된다. 이때, 컬러필터(306)는 적색, 녹색 및 청색을 갖는 감광성 칼라 수지를 안료 분사법을 통해 순차적으로 상부기판(302)상에 분사시킨 후 마스크를 이용한 포토리소그래피공정 및 식각공정을 통해 패터닝 함으로써, 적색을 구현하는 적색 컬러필터(306R), 녹색을 구현하는 녹색 컬러필터(306G) 및 청색을 구현하는 청색 컬러필터(306B)로 구성된다.The
이때, 컬러필터(306)를 구현하는 방법으로는 감광성 칼라 수지를 이용한 안 료 분사법에 한정되는 것은 아니며, 안료 분사법 이외에도 각종 방법, 예를 들면 염색법, 전착법 및 인쇄법 등 다양한 방법을 통해서 형성될 수 있다고 해석되는 것이 바람직하다.In this case, the method of implementing the
오버 코팅층(308)은 컬러필터(306)에 의해 상부기판(302)상에 형성되는 단차를 제거함으로써, 후속 공정에 의해 형성되는 상부 배향막(312)을 평탄한 형상으로 형성될 수 있도록 한다.The
공통전극패턴(310)은 오버 코팅층(308) 상에 형성되며 박막 트랜지스터 기판(200)에 형성된 화소전극(226)과 함께 셀 갭에 적하된 액정층(400)을 소정 방향으로 구동시키기 위한 수직 전계를 형성한다.The
여기서, 공통전극패턴(310)은 오버 코팅층(308) 상에 전면 형성되거나 또는 셀 갭 변화에 따른 액정층(400)의 유효 굴절률을 보다 효과적으로 증감시키기 위해 화소전극(226)과 엇갈린 형태로 형성된다.Here, the
상술한 바와 같이 구성된 공통전극패턴(310)은, 두 기판 사이의 셀 갭이 목표치보다 크게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 5에 도시된 바와 같이 화소전극(226)과 연동하여 셀 갭에 적하된 액정층을 수직 방향으로 배향시키기 위한 큰 수직 전계를 형성한다.In the
이때, 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계와 연계되어 큰 수직 전계가 형성되는 경우, 셀 갭(d) 사이에 적하된 액정층(400)의 수직배향 성분이 증가됨에 따라 액정층(400)의 유효 굴절률(△neff)은 감소되는 방향으로 보상된다.In this case, when a large vertical electric field is formed between the
공통전극패턴(310)은, 두 기판 사이의 셀 갭이 목표치보다 작게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 6에 도시된 바와 같이 화소전극(226)과 연동하여 셀 갭에 적하된 액정층(400)을 수직 방향으로 배향시키기 위한 수직 전계가 형성된다.When the data signal is supplied to the
이때, 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계와 연계되어 작은 수직 전계가 형성되는 경우, 셀 갭(d) 사이에 적하된 액정층(400)의 수직배향 성분이 감소됨에 따라 액정층(400)의 유효 굴절률(△neff)은 증가되는 방향으로 보상된다.In this case, when a small vertical electric field is formed between the
상술한 바와 같이, 공통전극패턴(310)은 화소전극(226)과 함께 셀 갭(d)의 증감에 대응하여 액정층(400)의 유효 굴절률(△neff)을 반대 방향으로 보상시키는 수직전계를 형성하여 액정층(400)에 균일한 위상 지연값(Retardation)을 설정시키고, 이에 위해 액정층(400)의 투과율이 변동되지 않음에 따라 패널 내에 발생되는 얼룩 및 감마 전압의 쉬프트 현상이 발생 되지 않는다.As described above, the
상부 배향막(312)은 공통전극패턴(310)이 형성된 오버 코팅층(308)을 덮는 동시에 셀 갭에 적하된 액정층(400)을 소정 방향으로 배향시키는 역할을 수행한다. 이때, 상부 배향막(312)은 폴리이미드 등의 유기 배향막을 이용한 러빙공정을 통해 형성되며 액정을 소정 방향으로 정렬시키기 위한 배향홈(미도시)이 형성되어 있다.The
이하, 첨부도면을 참조하여 본 발명에 따른 수평 전계형 액정표시장치의 제조방법에 대해 상세히 설명한다.Hereinafter, a method of manufacturing a horizontal field type liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 수평전계를 형성하는 화소전극 및 공통전극이 형성된 박막 트랜지스터 기판(200)을 제작한다.A thin
도 8a에 도시된 바와 같이, 본 발명에 따른 제 1 마스크 공정을 통해 하부 기판(202)상에 게이트 라인(204), 게이트 전극(206), 공통라인(208) 및 공통전극(210)을 포함하는 제 1 도전성 패턴을 형성한다.As shown in FIG. 8A, a
이를 상세히 설명하면, 기판(202)상에 스퍼터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층으로는 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.In detail, the gate metal layer is formed on the
게이트 금속층 상에 포토레지스를 전면 형성한 후, 제 1 마스크를 이용한 포토리소그래피 공정을 통해 제 1 도전성 패턴이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.After the photoresist is entirely formed on the gate metal layer, a photoresist pattern is formed through the photolithography process using the first mask to expose the remaining regions except for the region where the first conductive pattern is to be formed.
이때, 게이트 금속층 중에서 포토레지스트 패턴에 의해 노출된 영역을 에칭한 후 잔류하는 포토레지스트 패턴을 애싱 처리함으로써, 본 발명에 따른 하부 기판(202) 상에 게이트 라인(204), 게이트 라인(204)에 접속된 게이트 전극(206), 화소영역을 사이에 두고 게이트 라인(204)과 평행한 공통라인(208) 및 이에 접속된 공통전극(210)을 포함하는 제 1 도전성 패턴을 형성한다.At this time, by etching the region exposed by the photoresist pattern in the gate metal layer, the remaining photoresist pattern is ashed to the
도 8b에 도시된 바와 같이, 본 발명에 따른 제 2 마스크 공정을 통해 게이트 절연막(212) 상에 채널 및 오믹 접촉을 수행하는 반도체 패턴(221)과, 데이터 라인(214), 소스전극(216) 및 드레인 전극(218)을 포함하여 구성된 제 2 도전성 패턴을 형성한다.As shown in FIG. 8B, the
이를 보다 구체적으로 설명하면, 제 1 도전성 패턴이 형성된 하부 기판(202) 상에 게이트 절연막(212)을 도포한다.In more detail, the
이후, 게이트 절연막(212) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제 1 반도체층, 제 2 반도체층 및 데이터 금속층을 순차적으로 형성한다.Thereafter, the first semiconductor layer, the second semiconductor layer, and the data metal layer are sequentially formed on the
여기서, 제 1 반도체층은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용되며, 데이터 금속층은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.Herein, amorphous silicon without doping impurities is used as the first semiconductor layer, and amorphous silicon doped with N type or P type impurities is used as the second semiconductor layer, and the data metal layer is molybdenum (Mo) or copper (Cu). ) And the like.
데이터 금속층 상에 포토레지스트를 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 데이터 금속층 중에서 채널 영역에 소정의 단차를 갖는 포토레지스트 패턴을 형성한다. 여기서, 제 2 마스크로는 회절 노광 마스크 또는 반투과 마스크가 이용된다.After the photoresist is applied onto the data metal layer, a photolithography process using a second mask is performed to form a photoresist pattern having a predetermined step in the channel region of the data metal layer. Here, a diffraction exposure mask or a transflective mask is used as a 2nd mask.
이때, 포토레지스트 패턴에 의해 노출된 데이터 금속층을 습식에칭(wet etching)을 통해 제거한 후, 데이터 금속층이 제거됨에 따라 노출되는 제 1 및 제 2 반도체층에 대한 건식에칭(dry etching)을 통해 이를 순차적으로 제거한다.In this case, the data metal layer exposed by the photoresist pattern is removed by wet etching, and then sequentially dried through etching the first and second semiconductor layers exposed as the data metal layer is removed. To remove it.
상술한 바와 같이 데이터 금속층, 제 1 및 제 2 반도체층을 순차적으로 제거한 후, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정을 통해 회절 노광 영역에 형성된 포토레지스트 패턴을 제거함으로써 채널 영역에 형성된 데이터 금속층을 노출시킨다. 이때, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정에 의해 차단 영역에 형성된 포토레지스트 패턴의 높이는 낮아진다.As described above, the data metal layer and the first and second semiconductor layers are sequentially removed, and then the photoresist pattern formed in the diffraction exposure region is removed through an ashing process using an oxygen (O 2 ) plasma to form the channel region. Expose the data metal layer. At this time, the height of the photoresist pattern formed in the blocking region is lowered by an ashing process using an oxygen (O 2 ) plasma.
이후, 채널 영역에 노출된 데이터 금속층을 습식 에칭을 통해 제거한 후 건 식 에칭을 통해 제 2 반도체층을 제거함으로써, 제 1 반도체층을 노출시키는 동시에 데이터 금속층을 소스 전극 및 드레인 전극으로 각각 분리시킨다.Thereafter, the data metal layer exposed to the channel region is removed through wet etching, and then the second semiconductor layer is removed through dry etching, thereby exposing the first semiconductor layer and separating the data metal layer into a source electrode and a drain electrode, respectively.
여기서, 채널 상에 존재하는 제 1 반도체층은 활성층(221a)을 형성하고, 제 1 반도체층 상에 형성된 제 2 반도체층은 데이터 라인(214)), 소스 전극(216) 및 드레인 전극(218)과 오믹 접촉을 위한 오믹 접촉층(221b)을 형성한다.Here, the first semiconductor layer present on the channel forms the
이후, 스트립 공정을 통해 데이터 금속층 상에 잔류하는 포토레지스트 패턴(250)을 제거함으로써, 본 발명에 따른 채널 및 오믹 접촉을 수행하는 활성층(221a)과 오믹 접촉층(221b)으로 구성된 반도체 패턴(221)과, 게이트 라인(204)과 교차 형성되어 화소영역을 정의하는 데이터 라인(214), 데이터 라인(214)에 접속된 소스전극(216), 채널을 사이에 두고 소스전극(216)과 대향하는 드레인 전극(218)을 포함하는 제 2 도전성 패턴을 형성한다.Subsequently, the
도 8c에 도시된 바와 같이, 본 발명에 따른 제 3 마스크 공정을 통해 하부 기판(202)상에 형성된 제 2 도전성 패턴을 덮는 동시에 박막 트랜지스터(TR)의 드레인 전극(218)을 노출시키는 콘택홀(224)을 갖는 보호막(222)을 형성한다.As illustrated in FIG. 8C, a contact hole for covering the second conductive pattern formed on the
이를 보다 구체적으로 설명하면, 반도체 패턴 및 제 2 도전성 패턴이 형성된 게이트 절연막(212) 상에 보호막(222)을 전면 형성한다.In more detail, the
여기서, 보호막(222)의 재료로는 게이트 절연막(125)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of the
이후, 보호막(222) 상에 포토래지스트(PR)를 도포한 후 제 3 마스크를 이용 한 포토리소그래피 공정을 수행함으로써, 보호막(222) 중에서 콘택홀(224)이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성한다.Thereafter, the photoresist PR is applied on the
이때, 포토레지스트 패턴에 의해 노출된 보호막(222)을 애칭한 후 잔류하는 포토레지스트 패턴을 제거함으로써, 본 발명에 따른 박막 트랜지스터(TR)의 드레인 전극(218)을 노출시키는 콘택홀(224)을 갖는 보호막(222)을 형성한다.At this time, the contact hole 224 exposing the
도 8d에 도시된 바와 같이, 본 발명에 따른 제 4 마스크 공정을 통해 보호막 (222)상에 콘택홀(224)을 통해 드레인 전극(218)과 접속되는 화소전극(226)을 형성한다.As shown in FIG. 8D, the
이를 보다 구체적으로 설명하면, 보호막(222) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층을 전면 형성한다. In more detail, the transparent conductive layer is entirely formed on the
투명 도전층 상에 포토레지스트를 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 투명 도전층 중에서 화소전극(226)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.After the photoresist is applied onto the transparent conductive layer, a photolithography process using a fourth mask is performed to form a photoresist pattern exposing the remaining regions of the transparent conductive layer except for the region where the
이때, 포토레지스트 패턴에 의해 노출된 투명 도전층을 애칭한 후 잔류하는 포토레지스트 패턴을 애싱함으로써, 본 발명에 따른 보호막(222) 상에 콘택홀(224)을 통해 박막 트랜지스터(TR)와 접속되며 공통전극(210)과 연동하여 화소영역에 수평전계를 형성하는 화소전극(226)을 형성한다.In this case, the transparent conductive layer exposed by the photoresist pattern is etched and the remaining photoresist pattern is ashed, thereby being connected to the thin film transistor TR on the
상술한 바와 같이 구성된 화소전극(226)은, 박막 트랜지스터(TR)의 드레인 전극(218)을 통해 스토리지 캐패시터에 충전된 데이터 전압이 공급되는 경우, 공통전극(210)과 함께 셀 갭 사이에 적하된 액정을 소정 방향으로 배향시키는 수평 전 계를 형성한다.The
또한, 화소전극(226)은 컬러필터기판(300)에 형성되는 공통전극패턴(310)과 연동하여 화소영역에 수직 전계를 형성하고, 이에 의해 셀 갭 변동에 연동하여 액정층의 유효 굴절률을 보상하여 액정층의 투과율 편차를 감소시키는 역할을 수행한다.In addition, the
도 8e에 도시된 바와 같이, 본 발명에 따른 화소전극(226)이 형성된 보호막(222)을 덮는 동시에 셀 갭에 적하된 액정층(400)을 소정 방향으로 배향시키는 배향홈이 형성된 하부 배향막(228)을 형성하여 박막 트랜지스터 기판(200)을 최종적으로 완성한다.As illustrated in FIG. 8E, the
본 발명에 따른 수직 전계를 형성하는 공통전극패턴 및 칼라필터가 형성된 컬러필터기판(300)을 제작한다.A
도 9a에 도시된 바와 같이, 본 발명에 따른 상부기판(302))상에 셀 영역을 구획하는 블랙 매트릭스(304)를 형성한다 As shown in FIG. 9A, a
이를 보다 구체적으로 설명하면, 상부기판(302)상에 크롬(Cr 또는 CrOx) 등의 불투명 금속을 약 1500~2000Å의 두께 및 5~25㎛의 선폭을 갖도록 증착시킨다.In more detail, an opaque metal such as chromium (Cr or CrOx) is deposited on the
이후, 불투명 금속에 대해 마스크를 이용한 포토리쏘그래피공정을 수행함으로써, 상부기판(302)상에 매트릭스 형태로 형성되며 컬러필터(306)들이 형성될 다수의 셀 영역을 구획하는 동시에 인접한 셀 영역간의 광간섭을 방지하는 블랙 매트릭스(302)를 형성한다.Subsequently, by performing a photolithography process using a mask on the opaque metal, a plurality of cell regions formed in a matrix form on the
도 9b에 도시된 바와 같이, 본 발명에 따른 블랙 매트릭스(304)에 의해 구획 된 셀 영역에 컬러필터(306)를 형성한다. As shown in FIG. 9B, the
이를 보다 구체적으로 설명하면, 블랙 매트릭스(304)가 형성된 상부기판(302)상에 적색, 녹색 및 청색을 갖는 감광성 칼라수지를 안료 분사법을 통해 순차적으로 형성한다.In more detail, on the
이후, 감광성 칼라필터에 대해 마스크를 이용한 포토리소그래피 공정을 순차적으로 수행함으로써, 블랙 매트릭스(304)에 의해 구획된 셀 영역에 적색 컬러필터(306R), 녹색 컬러필터(306G) 및 청색 컬러필터(306B)로 구성된 컬러필터를 형성한다.Thereafter, a photolithography process using a mask is sequentially performed on the photosensitive color filter, so that the red color filter 306R, the green color filter 306G, and the blue color filter 306B in the cell region partitioned by the
도 9c에 도시된 바와 같이, 본 발명에 따른 상부기판(302)상에 컬러필터(306)에 의해 형성된 단차를 제거하기 위한 오버 코팅층(308)을 형성한다.As shown in FIG. 9C, an
이를 보다 구체적으로 설명하면, 컬러필터(306)가 형성된 상부기판(302)상에 폴리 디메틸 실옥산 등과 같은 열경화성 수지를 전면 형성한다.In more detail, the thermosetting resin such as polydimethyl siloxane is formed on the
이후, 열경화성 수지에 대해 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 컬러필터(306)에 의해 상부기판(302)상에 형성된 단차를 제거하는 오버 코팅층(308)을 형성한다. 이때, 오버 코팅층(308)을 형성시에 액정을 충진시키는 역할을 수행하는 스페이서를 동시에 형성할 수 있다.Thereafter, a photolithography process using a mask is performed on the thermosetting resin to form an
도 9d에 도시된 바와 같이, 본 발명에 따른 오버 코팅증(308)상에 화소전극(226)과 함께 수직 전계를 발생시키는 공통전극패턴(310)을 형성한다.As shown in FIG. 9D, a
이를 보다 구체적으로 설명하면, 오버 코팅층(308) 상에 PECVD 등의 증착 공정을 통해 공통전극물질을 전면 형성한다.In more detail, the common electrode material is entirely formed on the
공통전극물질 상에 포토레지스트를 전면 형성한 후, 본 발명에 따른 마스크를 이용한 포토리소그래피 공정을 통해 공통전극패턴(310)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.After the entire photoresist is formed on the common electrode material, a photoresist pattern exposing the remaining regions except for the region where the
포토레지스트 패턴에 의해 노출된 공통전극물질을 애칭함으로써, 본 발명의 오버 코팅층(308) 상에 박막 트랜지스터 기판(200)에 형성된 화소전극(226)과 연동하여 셀 갭에 적하된 액정층을 소정 방향으로 구동시키는 수직 전계를 발생시키는 공통전극패턴(310)을 형성한다. By nicking the common electrode material exposed by the photoresist pattern, the liquid crystal layer dropped in the cell gap in conjunction with the
여기서, 공통전극패턴(310)은 오버 코팅층(308) 상에 전면 형성되거나 또는 셀 갭 변화에 따른 액정층의 유효 굴절률을 보다 효과적으로 증감시키기 위해 화소전극(226)과 엇갈린 형태로 형성된다.Here, the
상술한 바와 같이 구성된 공통전극패턴(310)은, 두 기판 사이의 셀 갭이 목표치보다 크게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 5에 도시된 바와 같이 화소전극(226)과 연동하여 셀 갭에 적하된 액정층을 수직 방향으로 배향시키기 위한 큰 수직 전계를 형성한다.In the
이때, 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계와 연계되어 큰 수직 전계가 형성되는 경우, 셀 갭(d1) 사이에 적하된 액정층(400)의 수직배향 성분이 증가됨에 따라 액정층(400)의 유효 굴절률(△neff)은 감소되는 방향으로 보상된다.In this case, when a large vertical electric field is formed between the
공통전극패턴(310)은, 두 기판 사이의 셀 갭이 목표치보다 작게 설정된 상태에서 화소전극(226)에 데이터 신호가 공급되는 경우, 도 6에 도시된 바와 같이 화 소전극(226)과 연동하여 셀 갭에 적하된 액정층을 수직 방향으로 배향시키기 위한 작은 수직 전계가 형성된다.When the data signal is supplied to the
이때, 화소전극(226)과 공통전극패턴(310) 사이에 수평 전계와 연계되어 작은 수직 전계가 형성되는 경우, 셀 갭(d2) 사이에 적하된 액정층(400)의 수직배향 성분이 감소됨에 따라 액정층(400)의 유효 굴절률(△neff)은 증가되는 방향으로 보상된다.In this case, when a small vertical electric field is formed between the
상술한 바와 같이, 공통전극패턴(310)은 화소전극(226)과 함께 셀 갭의 증감에 대응하여 액정층(400)의 유효 굴절률(△neff)을 반대 방향으로 보상시키는 수직전계를 형성하여 액정층(400)에 균일한 위상 지연값(Retardation)을 설정시키고, 이에 위해 액정층(400)의 투과율이 변동되지 않음에 따라 패널 내에 발생되는 얼룩 및 감마 전압의 쉬프트 현상이 발생 되는 것을 방지한다.As described above, the
이때, 공통전극패턴(310)은, 도 9e에 도시된 바와 같이, 셀 갭 변화에 따른 액정층(400)의 유효 굴절률을 보다 효과적으로 증감시키기 위해 오버 코팅층(308) 상에 화소전극(226)과 엇갈린 형태로 형성될 수 있다.In this case, as shown in FIG. 9E, the
도 9f에 도시된 바와 같이, 본 발명에 따른 공통전극패턴(310)이 형성된 오버 코팅층(308)을 덮는 동시에 셀 갭에 적하된 액정층(400)을 소정 방향으로 배향시키는 상부 배향막(312)을 형성하여 컬러필터기판(300)을 최종적으로 완성한다.As shown in FIG. 9F, the
상술한 바와 같은 과정을 통해 완성된 박막 트랜지스터 기판(200) 및 컬러필터기판(300)을 셀 갭 사이에 적하된 액정층(400)을 사이에 두고 합착시킴으로써, 도 3에 도시된 바와 같이, 화소전극(226)과 공통전극패턴(310) 사이에 형성되는 수 직전계를 통해 셀 갭 변동에 따른 액정층(400)의 유효 굴절률(△neff)을 보상시켜 액정층(400)에 균일한 위상 지연값(Retardation)을 설정시킬 수 있는 수평 전계형 액정표시패널(100)을 최종적으로 완성한다.As shown in FIG. 3, the thin
상술한 바와 같이, 본 발명은 컬러필터기판상에 화소전극과 연동하여 수직 전계를 발생시키는 공통전극패턴을 형성함으로써, 셀 갭(d)의 증감에 따른 액정층의 유효 굴절률(△neff)을 보상하여 균일한 위상 지연값 (Retardation)을 형성하는 동시에 투과율 편차를 최소화하여 패널 내에 얼룩 및 감마 전압의 쉬프트 현상을 방지할 수 있다는 효과를 제공한다.As described above, the present invention forms a common electrode pattern on the color filter substrate to generate a vertical electric field in conjunction with the pixel electrode, thereby compensating the effective refractive index? Neff of the liquid crystal layer due to the increase or decrease of the cell gap d. By forming a uniform phase retardation (minimum) while minimizing transmittance variation, it is possible to prevent the phenomenon of shift of the stain and gamma voltage in the panel.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (12)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070028244A KR20080086267A (en) | 2007-03-22 | 2007-03-22 | Liquid crystal display panel and fabricating method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020070028244A KR20080086267A (en) | 2007-03-22 | 2007-03-22 | Liquid crystal display panel and fabricating method thereof |
Publications (1)
Publication Number | Publication Date |
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KR20080086267A true KR20080086267A (en) | 2008-09-25 |
Family
ID=40025662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020070028244A KR20080086267A (en) | 2007-03-22 | 2007-03-22 | Liquid crystal display panel and fabricating method thereof |
Country Status (1)
Country | Link |
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KR (1) | KR20080086267A (en) |
-
2007
- 2007-03-22 KR KR1020070028244A patent/KR20080086267A/en not_active Application Discontinuation
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