KR20080084833A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
실리콘 기판(10) 상에 형성되고, 실리콘 산화막(12)과, Al이 도핑된 Hf계 고유전율 절연막(14)을 포함하는 게이트 절연막(16)과, 게이트 절연막(16) 상에 형성된 폴리실리콘막으로 이루어지는 게이트 전극(18)과, 게이트 전극(18) 및 Hf계 고유전율 절연막(14)의 측벽에 형성된 사이드웰 절연막(20)을 갖고, Hf계 고유전율 절연막(14)에 도핑된 Al의 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤으로 되어 있다.
Hf계 고유전율 절연막, 불순물 확산 영역, 실리콘 산화막, 게이트 절연막
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 고유전율 절연막을 게이트 절연막으로 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
지금까지, MOS구조에서의 게이트 절연막이나 터널 절연막 등의 절연막에는, 실리콘 산화막으로 이루어지는 절연막이 이용되고 있었다. 그러나, 반도체 디바이스의 미세화에 따라, 게이트 절연막이나 터널 절연막의 박막화가 진행되고 있다. 이 때문에, 터널 절연막에 의한 게이트 리크 전류의 증가 등이라는 난점(難點)이 현재화되어 오고 있다. 이러한 난점을 해소하기 위해서, 실리콘 산화막보다도 유전율이 높은 절연막(이하, 본원 명세서에서는 고유전율 절연막이라 함)을 게이트 절연막 등으로서 이용하고, 게이트 절연막 등의 물리막 두께를 두껍게 하는 것이 검토되고 있다.
이러한 고유전율 절연막으로서는, 예를 들면 하프늄(Hf)을 포함하는 산화물, 질화물, 산질화물로 이루어지는 Hf계 고유전율 절연막이 유망시되고 있다.
[특허문헌 1] 일본국 특허공개 2003-204058호 공보
[특허문헌 2] 일본국 특허공개 2005-183422호 공보
[특허문헌 3] 일본국 특허공개 2002-280461호 공보
[특허문헌 4] 일본국 특허공개 2004-214662호 공보
[비특허문헌 1] 2005 VLSI Symp., p. 70
그러나, Hf계 고유전율 절연막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성했을 경우, Hf계 고유전율 절연막과 게이트 전극 재료의 실리콘과의 반응에 의해 트랜지스터의 임계 전압인 값으로 고정되어 버렸다. 임계치 전압의 고정화는 CMOS화의 장해가 된다. 이러한 임계치 전압의 고정화, 즉 페르미 레벨(fermi level)의 고정화는 Hf계 고유전율 절연막을 게이트 절연막으로서 이용하는데 해결해야할 과제가 되고 있다.
이러한 과제를 해결하기 위해서, 게이트 전극을 금속으로 이루어지는 메탈 게이트로 하는 시도가 이루어지고 있다. 그러나, 통상의 반도체 프로세스 라인에 금속막을 형성하는 공정을 도입하는 것은 용이하지 않다. 이것은 금속 재료가 원하는 영역 이외의 반도체 내에 혼입한다면 금속에 의해 여러 가지 결함 레벨이 발생하기 때문이다.
그래서, 새로운 시도로서, 폴리실리콘으로 이루어지는 게이트 전극을 위에서부터 Ni, Co 등의 금속막으로 덮고, 열처리에 의해 실리사이드층을 형성하고, 이 실리사이드층을 게이트 절연막과의 계면까지 성장시키는 것이 행하여지고 있다.
그러나, 어느 시도에서도 임계치 전압을 넓은 범위에서 제어할 수 없다는 결점이 있고, 폴리실리콘으로 이루어지는 게이트 전극을 이용할 경우에 문제가 되는 페르미 레벨의 고정화를 해결할 수 없다.
또한, 비특허문헌 1에는 HfO2막 내에 균일하게 Al을 7.5∼44at％ 도입함으로써, PMOS 트랜지스터의 임계 전압이 변화한다는 보고가 되어 있지만, 그 변화량은 불충분하다.
본 발명의 목적은, Hf계 고유전율 절연막을 게이트 절연막에 이용할 경우에, 임계치 전압의 넓은 범위에서의 제어를 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 상에 형성되고, Al, Cr, Ti 및 Y로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속이 도핑된 Hf계 고유전율 절연막을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 갖고, 상기 Hf계 고유전율 절연막에 도핑된 상기 금속의 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤으로 되어 있는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 상에 Hf계 고유전율 절연막을 형성하는 공정과, 상기 Hf계 고유전율 절연막에, Al, Cr, Ti 및 Y로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을, 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤이 되도록 도핑하는 공정과, 상기 Hf계 고유전율 절연막 상에 게이트 전극을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
[발명의 효과]
본 발명에 의하면, 게이트 절연막으로서 이용하는 Hf계 고유전율 절연막에, Al, Cr, Ti 및 Y로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을, 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤이 되도록 도핑하므로, 트랜지스터의 임계치 전압의 고정화를 충분히 억제하고, 넓은 범위에서 임계치 전압을 제어할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 2는 Hf계 고유전율 절연막을 게이트 절연막에 이용한 MOS 트랜지스터의 용량-전압 특성을 나타내는 그래프.
도 3은 PMOS 트랜지스터에 관한 Al의 도핑 처리 시간과 임계치 전압의 변화와의 관계를 나타내는 그래프.
도 4는 NMOS 트랜지스터에 관한 Al의 도핑 처리 시간과 임계치 전압의 변화와의 관계를 나타내는 그래프.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치에서의 Hf계 고유전율 절연막에 도핑된 Al의 깊이 방향의 농도 분포를 나타내는 그래프.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판
12 : 실리콘 산화막
14 : Hf계 고유전율 절연막
16 : 게이트 절연막
18, 18p, 18n : 게이트 전극
20 : 사이드웰 절연막
21, 21p, 21n : 불순물 확산영역
22, 22p, 22n : 불순물 확산영역
23, 23p, 23n : 소스/드레인 영역
24 : 실리콘 산화막
25 : 포토레지스트막
26 : 웰
28p : PMOS 트랜지스터
28n : NMOS 트랜지스터
30 : PMOS 트랜지스터 영역
32 : NMOS 트랜지스터 영역
34 : 소자 분리막
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 7을 이용하여 설명한다.
도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 2는 Hf계 고유전율 절연막을 게이트 절연막에 이용한 MOS 트랜지스터의 용량-전압 특성을 나타내는 그래프, 도 3은 PMOS 트랜지스터에 관한 Al의 도핑 처리 시간과 임계치 전압의 변화와의 관계를 나타내는 그래프, 도 4는 NMOS 트랜지스터에 관한 Al의 도핑 시간과 임계치 전압과의 관계를 나타내는 그래프, 도 5는 본 실시예에 의한 반도체 장치에서의 Hf계 고유전율 절연막에 도핑된 Al의 깊이 방향의 농도 프로파일을 나타내는 그래프, 도 6 및 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.
실리콘 시판(10) 상에는 실리콘 산화막(12)과, Hf계 고유전율 절연막(14)이 순차적으로 적층되어 이루어지는 게이트 절연막(16)이 형성되어 있다. Hf계 고유 전율 절연막(14)은, 예를 들면 HfSiON막, HfSiO막, HfON막 등이다. Hf계 고유전율 절연막(14)에는 후술하는 바와 같이, 미량의 알루미늄(Al)이 도핑되어 있다. Hf계 고유전율 절연막(14)에 도핑된 Al의 깊이 방향의 농도 분포의 최대값, 즉 최대 농도 도핑은 예를 들면 1×1021∼4×1021atoms/㎤으로 되어 있다. 또한, 본원 명세서에서는 고유전율 절연막에서의 「고유전율」이란 산화 실리콘에서 유전율이 높은 것을 말하고, 특히 Hf계 고유전율 절연막이란 Hf를 포함하는 산화물, 질화물 또는 산질화물로 이루어지는 절연막으로서, 실리콘 산화막보다도 유전율이 높은 것을 말한다.
게이트 절연막(16) 상에는 폴리실리콘막으로 이루어지는 게이트 전극(18)이 형성되어 있다. 또한, 게이트 전극(18)과 Hf계 고유전율 절연막(14) 사이에는, Al층은 형성되어 있지 않다.
게이트 전극(18) 및 Hf계 고유전율 절연막(14)의 측벽에는, 사이드웰 절연막(20)이 형성되어 있다.
게이트 전극(18)의 양측의 실리콘 기판(10) 내에는, 게이트 전극(18)에 자기정합으로 불순물이 저농도로 도입된 얕은 불순물 확산 영역(21)이 형성되어 있다. 또한, 사이드웰 절연막(20) 및 게이트 전극(18)에 자기정합으로 불순물이 고농도로 도입된 깊은 불순물 확산 영역(22)이 형성되어 있다. 이들 불순물 확산 영역(21, 22)에 의해, LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(23)이 구성되어 있다.
이렇게 하여, 게이트 전극(18)과 소스/드레인 영역(23)을 갖고, 게이트 절연막(16)에 Hf계 고유전율 절연막(14)을 포함하는 MOS 트랜지스터가 형성되어 있다.
본 실시예에 의한 반도체 장치는 게이트 절연막(16)에 사용된 Hf계 고유전율 절연막(14)에, 미량의 Al이 도핑되어 있는 것에 주된 특징이 있다.
지금까지, 게이트 절연막에 이용된 Hf계 고유전율 절연막 중의 페르미 레벨의 고정화를 해결하기 위한 수단으로서 여러 가지 방법이 검토되고 있다. 또한, 페르미 레벨의 고정화가 일어나는 원인의 모델로서도 여러 가지 모델이 제안되고 있다.
본원의 발명자 등은 페르미 레벨의 고정화가 일어나는 원인의 모델로서, Hf계 고유전율 절연막 중의 산소가 폴리실리콘막으로 이루어지는 게이트 전극 중으로 빠져나가서, Hf계 고유전율 절연막 중에 잔존하는 전자에 의해 레벨이 형성된다는 모델에 의거하여, 페르미 레벨의 고정화를 해결하는 수단을 예의 검토하였다. 그 결과, 폴리실리콘막으로 이루어지는 게이트 전극과 Hf계 고유전율 절연막 사이에서의 산소의 이동을 억제하는 처리를 행할 수 있다면, 페르미 레벨의 고정화를 해결할 수 있다는 결론에 도달하였다.
본 실시예에 의한 반도체 장치에서는, 상술한 바와 같이 게이트 절연막(16)에 이용된 Hf계 고유전율 절연막(14)에, 깊이 방향의 농도 분포의 최대값이 예를 들면 1×1021∼4×1021atoms/㎤이라는 미량의 Al이 도핑되어 있다. 이 Hf계 고유전율 절연막(14)에 도핑된 Al이 산소의 고정화재로서 기능하기 때문에, Hf계 고유전 율 절연막(14)으로부터 폴리실리콘막으로 이루어지는 게이트 전극(18)으로 산소가 이동하는 것을 방지할 수 있다. 또한, Hf계 고유전율 절연막(14)으로부터 실리콘 기판(10)으로 산소가 이동하는 것을 방지할 수 있다. 이에 따라, 페르미 레벨의 고정화를 해결할 수 있고, 넓은 범위에서 임계치 전압을 제어할 수 있다.
도 2는 Hf계 고유전율 절연막에 Al이 도핑되어 있는 경우와 그렇지 않은 경우에 대하여 측정된 MOS 트랜지스터(다이오드)의 용량-전압 특성을 나타내는 그래프이다. 그래프의 가로축은 게이트 전압 Vg를 나타내고, 세로축은 게이트 전극과 실리콘 기판 사이의 용량 C를 나타내고 있다.
도면 중 실선의 그래프는 Hf계 고유전율 절연막으로서 Al이 도핑되어 있지 않은 HfSiON막을 이용하고, 이 HfSiON막 상에 폴리실리콘막으로 이루어지는 게이트 전극을 형성했을 경우에 대하여 측정된 것이다. 도면 중 점선의 그래프는 Hf계 고유전율 절연막으로서 최대 농도 피크 1×102 1atoms/㎤에서 Al이 도핑된 HfSiON막을 이용하고, 이 HfSiON막 상에 폴리실리콘막으로 이루어지는 게이트 전극을 형성했을 경우에 대하여 측정된 것이다. 어느 쪽의 경우도 게이트 전극에 대해서는, 폴리실리콘막에 불순물로서 보론(B)을 이온 주입하고, 열처리에 의해 불순물을 활성화한 p+형의 것을 이용하고 있다.
도 2에 도시한 바와 같이, Al의 도핑 유무에 따른 용량-전압 특성의 변화로부터, Hf계 고유전율 절연막에 미량의 Al을 도핑함으로써, 임계치 전압이 크게 변화하고 있는 것을 알 수 있다.
도 3은 PMOS 트랜지스터에 대해서, Al의 도핑 처리 시간에 대한 임계치 전압의 변화 ΔVth를 플롯(plot)한 결과를 나타내는 그래프이다. 그래프의 가로축은 게이트 절연막에 이용된 Hf계 고유전율 절연막에 대한 Al의 도핑 처리 시간을 나타내고, 세로축은 임계치 전압의 변화 ΔVth를 나타내고 있다. PMOS 트랜지스터는 게이트 절연막에 Hf계 고유전율 절연막을 이용하고, 게이트 전극에 실리콘막으로 이루어지는 p+형의 것을 이용한 것이다. 여기에서, 임계치 전압의 변화 ΔVth란, 통상의 실리콘 산화막을 게이트 절연막으로서 이용한 경우의 실리콘 기판의 불순물 농도와 p/n 폴리실리콘 게이트의 일지수(work index)로부터 예상되는 임계치 전압으로부터 벗어나고 있는 양을 의미하고 있다. ●표시의 플롯은 Hf계 고유전율 절연막으로서 HfSiON막을 이용했을 경우, ○표시의 경우는 Hf계 고유전율 절연막으로서 HfSiO막을 이용했을 경우, ◇표시의 플롯은 Hf계 고유전율 절연막으로서 HfON막을 이용했을 경우의 결과를 각각 나타내고 있다.
도 3에 도시된 그래프로부터 명백한 것처럼, PMOS 트랜지스터의 경우 HfSiON막, HfSiO막, HfON막 중 어느 것의 Hf계 고유전율 절연막에 대해서도, Al의 도핑 처리 시간, 즉 Al의 도핑량을 변화시킴으로써, 넓은 범위에서 임계치 전압 Vth을 제어할 수 있는 것을 알 수 있다.
한편, 도 4는 NMOS 트랜지스터에 대해서, Al의 도핑 처리 시간에 대한 임계치 전압의 변화 ΔVth를 플롯한 결과를 나타내는 그래프이다. 그래프의 가로축은 게이트 절연막에 이용된 Hf계 고유전율 절연막에 대한 Al의 도핑 처리 시간을 나타내고, 세로축은 임계치 전압의 변화 ΔVth을 나타내고 있다. NMOS 트랜지스터는 게이트 절연막에 Hf계 고유전율 절연막을 이용하고, 게이트 전극에 폴리실리콘막으로 이루어지는 n+형의 것을 이용한 것이다. ●표시의 플롯은 Hf계 고유전율 절연막으로서 HfSiON막을 이용했을 경우, ○표시의 경우는 Hf계 고유전율 절연막으로서 HfSiO막을 이용했을 경우, ◇표시의 플롯은 Hf계 고유전율 절연막으로서 HfON막을 이용했을 경우의 결과를 각각 나타내고 있다.
도 4에 도시된 그래프로부터 명백한 것처럼, NMOS 트랜지스터의 경우 HfSiON막, HfSiO막, HfON막 중 어느 것의 Hf계 고유전율 절연막에 대해서도, Al의 도핑 처리 시간, 즉 Al의 도핑 양을 변화시켜도 임계치 전압의 변화 ΔVth는 거의 변화하지 않는다. 이 결과는 하프늄알루미네이트계의 고유전율 절연막에서 고정 전하가 발생하여 임계치 전압이 변화한다는 현상과는 다르다. 이 결과로부터, Hf계 고유전율 절연막에 미량의 Al을 도핑함으로써, 게이트 절연막에 Hf계 고유전율 절연막을 이용하고, 게이트 전극에 폴리실리콘막을 이용한 트랜지스터의 임계치 전압의 고정화가 충분히 억제되고 있는 것을 알 수 있다.
이와 같이, 본 실시예에 의한 반도체 장치에서는, 게이트 절연막(16)에 이용된 Hf계 고유전율 절연막(14)에 미량의 Al이 도핑되어 있기 때문에, 트랜지스터의 임계치 전압의 고정화를 충분히 억제하고, 넓은 범위에서 임계치 전압을 제어할 수 있다. 또한, 미량의 Al을 도핑함으로써, Hf계 고유전율 절연막(14)의 고유전율막 으로서의 특성이 열화하거나, 트랜지스터의 성능이 저하하거나 하지는 않는다.
도 5는 본 실시예에 의한 반도체 장치에서의 Hf계 고유전율 절연막에 도핑된 Al의 깊이 방향의 농도 분포의 일례를 나타내는 그래프이다. 깊이 방향의 농도 분포는 2차 이온질량분석(SIMS)에 의해 측정한 것이다. 그래프의 가로축은 게이트 전극을 구성하는 폴리실리콘막 표면으로부터의 깊이를 나타내고, 세로축은 Al 농도를 나타내고 있다. SIMS에 의한 측정을 행한 시료는 Hf계 고유전율 절연막으로서 HfSiON막을 이용하고, 임계치 전압이 0.8eV의 PMOS 트랜지스터이다.
도 5에 도시한 그래프로부터 알 수 있듯이, HfSiON막에 도핑된 Al은 깊이 방향으로 농도 분포를 갖고 있으며, 그 최대 농도 피크는 약 1×1021atoms/㎤으로 되어 있다. 또한, HfSiON막에는 미량의 Al이 도핑되어 있는 것으로서, 하프늄알루미네이트막이 형성되어 있는 것은 아닌 것을 알 수 있다.
여기서, 도 5는 Al의 도핑 시간이 5s인 예이며, Al의 깊이 방향의 최대 농도 피크는 10s의 경우에는 2×1021atoms/㎤이 되고, 15s의 경우에는 3×1021atoms/㎤이 된다.
또한, Hf계 고유전율 절연막(14)에 도핑하는 Al은 농도, 분포를 적당하게 조정하는 것이 바람직하다. 예를 들면, Hf계 고유전율 절연막(14)에 HfSiON을 이용했을 경우 도핑된 Al의 최대 농도 피크가 3×1021atoms/㎤보다도 커지면, 트랜지스터 특성에서의 히스테리시스가 증가한다. 따라서, Hf계 고유전율 절연막(14)에 도 핑된 Al의 최대 농도 피크는 3×1021atoms/㎤ 이하인 것이 바람직하다. 또한, Hf계 고유전율 절연막(14)에 HfSiON을 이용했을 경우 도핑된 Al의 최대 농도 피크가 1×1021atoms/㎤보다도 작아지면, 임계치 전압의 고정화를 충분히 억제하는 것이 곤란해진다. 따라서, Hf계 고유전율 절연막(14)에 도핑된 Al의 최대 농도 피크는 1×1021atoms/㎤ 이상인 것이 바람직하다. 또한, Hf계 고유전율 절연막(14)에 HfSiO, HfON을 이용했을 경우, HfSiON의 경우 이상으로 Al을 도핑할 필요가 있다. 이 경우에도 4×1021atoms/㎤까지 도핑한다면 제어 가능하다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 6 및 도 7을 이용하여 설명한다.
먼저, 실리콘 기판(10)에 대하여 소정의 세정 처리를 행한다.
다음으로, 예를 들면 염산과 과산화수소수를 혼합한 약액(藥液)을 이용한 처리에 의해 실리콘 기판(10)의 표면을 산화하고, 실리콘 기판(10)의 표면에, 예를 들면 막두께 1㎚ 이하의 실리콘 산화막(12)을 형성한다(도 6의 (a) 참조).
다음으로, 실리콘 산화막(12) 상에, 예를 들면 CVD법에 의해, 예를 들면 막두께 3.5㎚의 HfSiON막으로 이루어지는 Hf계 고유전율 절연막(14)을 형성한다(도 6의 (b) 참조). HfSiON막으로 이루어지는 Hf계 고유전율 절연막(14)의 성막 조건은, 예를 들면 원료 가스로서 테트라키스디메틸아미노하프늄(TDMAH:Hf(N(CH3)2)4), 트리스디메틸아미노실란(TDMAS:SiH(N(CH3)2)3), 일산화질소(NO)를 이용하고, 기판 온도를 600℃로 한다.
다음으로, Hf계 고유전율 절연막(14)의 표면을 유기알루미늄 화합물의 가스에 노출시킴으로써, Hf계 고유전율 절연막(14)에 미량의 Al을 도핑한다. 유기알루미늄 화합물로서는, 예를 들면 트리메틸알루미늄(TMA:Al(CH3)3)를 이용하고, 질소 가스를 이용한 버블링에 의해, 기판이 수용된 챔버 내에 TMA의 가스를 도입한다. 이때, 기판 온도는 예를 들면 500∼700℃, 구체적으로는 600℃로 한다. 또한, TMA의 가스에 노출하는 시간은, 예를 들면 5∼20초로 한다.
또한, 상기의 Hf계 고유전율 절연막(14)의 표면을 유기알루미늄 화합물의 가스에 노출하는 공정에서는, Hf계 고유전율 절연막(14) 상에 Al층이 형성되는 것은 아니다.
또한, Hf계 고유전율 절연막(14)과 실리콘 기판(10) 사이에는, 실리콘 산화막(12)이 형성되어 있다. 이 실리콘 산화막(12)에 의해, 채널로 되는 실리콘 기판(10) 내로의 Al의 확산이 방지된다.
다음으로, 예를 들면 질소 분위기 하에서 열처리를 행함으로써, Hf계 고유전율 절연막(14)을 치밀화한다. 열처리의 온도는, 예를 들면 700∼1050℃, 구체적으로는 780℃로 한다.
다음으로, Hf계 고유전율 절연막(14) 상에, 예를 들면 CVD법에 의해, 예를 들면 막두께 120㎚의 폴리실리콘(18)을 형성한다(도 6의 (c) 참조). 이때의 기판 온도는, 예를 들면 600℃로 한다.
다음으로, 실리콘막(18) 상에, 예를 들면 막두께 10㎚의 실리콘 산화막(24)을 형성한다. 실리콘 산화막(24)은 게이트 전극(18)을 에칭에 의해 형성할 때의 하드 마스크로서 이용하는 것이다.
다음으로, 실리콘 산화막(24) 상에 포토레지스트막(25)을 형성한 후, 포토리소그래피에 의해 게이트 전극 형성 예정 영역 상에 포토레지스트막(25)을 잔존시킨다.
다음으로, 포토레지스트막(25)을 마스크로 하여 실리콘 산화막(24)을 드라이 에칭함으로써, 하드 마스크로서 이용하는 실리콘 산화막(24)을 패터닝한다.
다음으로, 포토레지스트막(25) 및 실리콘 산화막(24)을 마스크로 하여 폴리실리콘막(18)을 드라이 에칭함으로써, 폴리실리콘막으로 이루어지는 게이트 전극(18)을 형성한다(도 6의 (d) 참조).
다음으로, 포토레지스트막(25) 및 실리콘 산화막(24)을 마스크로 하여 Hf계 고유전율 절연막(14)을 드라이 에칭함으로써, 게이트 전극(18)의 양측에 노출된 Hf계 고유전율 절연막(14)을 제거한다(도 7의 (a) 참조).
다음으로, 실리콘 산화막(24) 상에 잔존하는 포토레지스트막(25)을 제거한다. 또한, 마스크로 이용한 실리콘 산화막(24)은 그 후의 에칭 공정에서 제거된다.
다음으로, 게이트 전극(18)을 마스크로 하여 이온 주입을 행하고, 실리콘 기판(10) 내 게이트 전극(18)에 자기정합으로, 저농도로 불순물이 도입된 얕은 불순물 확산 영역(21)을 형성한다(도 7의 (b) 참조)). 이 이온 주입에 의해, 게이트 전극(18)에도 불순물이 도입된다.
다음으로, 전체 면에 예를 들면 실리콘 산화막을 형성한 후, 이 실리콘 산화막을 이방성 에칭한다. 이에 따라, 게이트 전극(18) 및 Hf계 고유전율 절연막(14)의 측벽에 실리콘 산화막으로 이루어지는 사이드웰 절연막(20)을 형성한다(도 7의 (c) 참조).
다음으로, 사이드웰 절연막(20) 및 게이트 전극(18)을 마스크로 하여 이온 주입을 행하고, 사이드웰 절연막(20) 및 게이트 전극(18)에 자기정합으로, 고농도로 불순물이 도입된 깊은 불순물 확산 영역(22)을 형성한다. 이 이온 주입에 의해, 게이트 전극(18)에도 불순물이 도입된다.
이렇게 하여, 불순물 확산 영역(21, 22)으로 구성되는 LDD 구조의 소스/드레인 영역(23)이 형성된다(도 7의 (d)를 참조).
다음으로, 소정의 열처리를 행하고, 이온 주입에 의해 도입한 불순물을 활성화한다.
이렇게 하여, 도 1에 도시된 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, Hf계 고유전율 절연막(14)의 표면을 유기알루미늄 화합물의 가스에 노출시킴으로써, 게이트 절연막(16)에 이용되는 Hf계 고유전율 절연막(14)에 미량의 Al을 도핑하므로, 트랜지스터의 임계치 전압의 고정화를 충분히 제어하고, 넓은 범위에서 임계치 전압을 제어할 수 있다.
(변형예)
본 실시예의 변형예에 의한 반도체 장치의 제조 방법에 관하여 설명한다.
본 변형예에 의한 반도체 장치의 제조 방법은, Hf계 고유전율 절연막(14)을 치밀화하기 위한 열처리를, Hf계 고유전율 절연막(14)에 미량의 Al을 도핑하는 공정 전에 행하는 점에서 상기의 반도체 장치의 제조 방법과 다르다. 이하, 본 변형예에 의한 반도체 장치의 제조 방법에 관하여 설명한다.
먼저, 도 6의 (a) 및 도 6의 (b)에 도시한 상기의 반도체 장치의 제조 방법과 같은 방법으로, 실리콘 기판(10) 상에 실리콘 산화막(12), Hf계 고유전율 절연막(14)을 형성한다.
다음으로, 예를 들면 질소 분위기 하에서 열처리를 행함으로써, Hf계 고유전율 절연막(14)을 치밀화한다. 열처리의 온도는, 예를 들면 700∼1050℃, 구체적으로는 780℃로 한다.
다음으로, Hf계 고유전율 절연막(14)의 표면을 상기와 마찬가지로, TMA 등의 유기알루미늄 화합물의 가스에 노출시킴으로써, Hf계 고유전율 절연막(14)에 Al을 도핑한다.
다음으로, Hf계 고유전율 절연막(14) 상에, 예를 들면 CVD법에 의해, 폴리실리콘막(18)을 형성한다.
폴리실리콘막(18)을 형성한 후의 공정은, 도 6의 (d) 및 도 7의 (d)에 도시한 상기의 반도체 장치의 제조 방법과 같다.
본 변형예와 같이, Hf계 고유전율 절연막(14)을 치밀화하기 위한 열처리를, Hf계 고유전율 절연막(14)에 미량의 Al을 도핑하는 공정 전에 행하여도 좋다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 8 및 도 10을 이용하여 설명한다. 또한, 반도체 장치 및 그 제조 방법과 같은 구성 요소에는 동일 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 8은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 9 및 도 10은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 8을 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 제 1 실시예에 의한 반도체 장치와 같이, 미량의 Al이 도핑된 Hf계 고유전율 절연막(14)을 게이트 절연막(16)에 이용한 PMOS 트랜지스터 및 NMOS 트랜지스터에 의해 구성된 CMOS 구조를 갖는 것이다.
도시한 바와 같이, p형의 실리콘 기판(10)에 n형의 웰(26)이 형성되어 있다.
웰(26)이 형성된 실리콘 기판(10)에는 PMOS 트랜지스터(28p)가 형성되는 PMOS 트랜지스터 영역(30)과, NMOS 트랜지스터(28n)가 형성되는 NMOS 트랜지스터 영역(32)을 획정하는 소자 분리막(34)이 형성되어 있다.
PMOS 트랜지스터 영역(30)에서의 실리콘 기판(10) 상에는, 실리콘 산화막(12)과, Hf계 고유전율 절연막(14)이 순차적으로 적층되어 이루어지는 게이트 절연막(16)이 형성되어 있다. Hf계 고유전율 절연막(14)은, 예를 들면 HfSiON막, HfSiO막, HfON막 등이다. Hf계 고유전율 절연막(14)에는 미량의 Al이 도핑되어 있다. Hf계 고유전율 절연막(14)에 도핑된 Al의 최대 농도 피크는, 예를 들면 1× 1021∼4×1021atoms/㎤으로 되어 있다.
게이트 절연막(16) 상에는 폴리실리콘막으로 이루어지는 게이트 전극(18p)이 형성되어 있다. 또한, 게이트 전극(18p)과 Hf계 고유전율 절연막(14) 사이에는 Al층이 형성되어 있지 않다.
게이트 전극(18p) 및 Hf계 고유전율 절연막(14)의 측벽에는, 사이드웰 절연막(20)이 형성되어 있다.
게이트 전극(18p) 양측의 실리콘 기판(10) 내에는, 게이트 전극(18p)에 자기정합으로, 불순물이 저농도로 도입된 얕은 불순물 확산 영역(21p)이 형성되어 있다. 또한, 사이드웰 절연막(20) 및 게이트 전극(18p)에 자기정합으로, 불순물이 고농도로 도입된 깊은 불순물 확산 영역(22p)이 형성되어 있다. 이들 불순물 확산 영역(21p, 22p)에 의해 LDD 구조의 소스/드레인 영역(23p)이 구성되어 있다.
이렇게 하여, PMOS 트랜지스터 영역(30)에서 게이트 전극(18p)과, 소스/드레인 영역(23p)을 갖고, 게이트 절연막(16)에 Hf계 고유전율 절연막(14)을 포함하는 PMOS 트랜지스터(28p)가 형성되어 있다.
NMOS 트랜지스터 영역(32)에서의 실리콘 기판(10) 상에는, 실리콘 산화막(12)과, Hf계 고유전율 절연막(14)이 순차적으로 적층되어 이루어지는 게이트 절연막(16)이 형성되어 있다. Hf계 고유전율 절연막(14)은, 예를 들면 HfSiON막, HfSiO막, HfON막 등이다. Hf계 고유전율 절연막(14)에는 미량의 Al이 도핑되어 있다. Hf계 고유전율 절연막(14)에 도핑된 Al의 최대 농도 피크는, 예를 들면 1× 1021∼4×1021atoms/㎤로 되어 있다.
게이트 절연막(16) 상에는, 폴리실리콘막으로 이루어지는 게이트 전극(18n)이 형성되어 있다. 또한, 게이트 전극(18n)과 Hf계 고유전율 절연막(14) 사이에는 Al층은 형성되어 있지 않다.
게이트 전극(18n) 및 Hf계 고유전율 절연막(14)의 측벽에는, 사이드웰 절연막(20)이 형성되어 있다.
게이트 전극(18n) 양측의 실리콘 기판(10) 내에는, 게이트 전극(18n)에 자기정합으로, 불순물이 저농도로 도입된 얕은 불순물 확산 영역(21n)이 형성되어 있다. 또한, 사이드웰 절연막(20) 및 게이트 전극(18n)에 자기정합으로, 불순물이 고농도로 도입된 깊은 불순물 확산 영역(22n)이 형성되어 있다. 이들 불순물 확산 영역(21n, 22n)에 의해, LDD 구조의 소스/드레인 영역(23n)이 구성되어 있다.
이렇게 하여, NMOS 트랜지스터 영역(32)에서 게이트 전극(18n)과, 소스/드레인 영역(23n)을 갖고, 게이트 절연막(16)에 Hf계 고유전율 절연막(14)을 포함하는 NMOS 트랜지스터(28n)가 형성되어 있다.
본 실시예에 의한 반도체 장치는 CMOS 구조를 구성하는 PMOS 트랜지스터(28p) 및 NMOS 트랜지스터(28n)의 각각에 대해서, 제 1 실시예와 마찬가지로 게이트 절연막(16)에 이용된 Hf계 고유전율 절연막(14)에 미량의 Al이 도핑되어 있는 것에 주된 특징이 있다.
이에 따라, 임계치 전압의 고정화가 충분히 억제되고, 넓은 범위에서 임계치 전압을 제어하는 것이 가능한 PMOS 트랜지스터(28p) 및 NMOS 트랜지스터(28n)에 의해 CMOS 구조를 구성할 수 있다. 따라서, CMOS 구조를 갖는 반도체 장치의 성능을 향상시킬 수 있다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 9 및 도 10을 사용하여 설명한다.
먼저, p형의 실리콘 기판(10)에, 예를 들면 이온 주입법에 의해 n형의 웰(26)을 형성한다.
다음으로, 실리콘 기판(10)에, 예를 들면 통상의 STI법에 의해 실리콘 산화막으로 이루어지는 소자 분리막(34)을 형성하고, PMOS 트랜지스터 영역(30) 및 NMOS 트랜지스터 영역(32)을 획정한다.
다음으로, 예를 들면 염산과 과산화수소수를 혼합한 약액을 이용한 처리에 의해 실리콘 기판(10)의 표면을 산화하고, 실리콘 기판(10)의 표면에, 예를 들면 막두께 1㎚ 이하의 실리콘 산화막(12)을 형성한다(도 9의 (a) 참조).
다음으로, 실리콘 산화막(12) 상에, 예를 들면 CVD법에 의해, 예를 들면 막두께 3.5㎚의 HfSiON막으로 이루어지는 Hf계 고유전율 절연막(14)을 형성한다(도 9의 (b) 참조). HfSiON막으로 이루어지는 Hf계 고유전율 절연막(14)의 성막 조건은, 예를 들면 원료 가스로서 TDMAH, TDMAS, NO를 이용하고, 기판 온도를 600℃로 한다.
다음으로, Hf계 고유전율 절연막(14)의 표면을 유기알루미늄 화합물 가스에 노출시킴으로써, Hf계 고유전율 절연막(14)에 Al을 도핑한다. 유기알루미늄 화합 물로서는, 예를 들면 TMA를 이용하고, 질소 가스를 이용한 버블링에 의해 기판이 수용된 챔버 내에 TMA의 가스를 도입한다. 이때, 기판 온도는 예를 들면 600℃로 한다. 또한, TMA의 가스에 노출하는 시간은, 예를 들면 5∼20초로 한다.
다음으로, 예를 들면 질소 분위기 하에서 열처리를 행함으로써, Hf계 고유전율 절연막(14)을 치밀화한다. 열처리 온도는, 예를 들면 700∼1050℃, 구체적으로는 780℃로 한다.
다음으로, Hf계 고유전율 절연막(14) 상에, 예를 들면 CVD법에 의해, 예를 들면 막두께 120㎚의 폴리실리콘막(18)을 형성한다(도 9의 (c) 참조). 이때의 기판 온도는, 예를 들면 600℃로 한다.
다음으로, 폴리실리콘막(18) 상에, 예를 들면 막두께 10㎚의 실리콘 산화막(24)을 형성한다. 실리콘 산화막(24)은 게이트 전극(18p, 18n)을 에칭에 의해 형성할 때의 하드 마스크로서 이용하는 것이다.
다음으로, 실리콘 산화막(24) 상에 포토레지스트막(25)을 형성한 후, 포토리소그래피에 의해 게이트 전극 형성 예정 영역 상에 포토레지스트막(25)을 잔존시킨다.
다음으로, 포토레지스트막(25)을 마스크로 하여 실리콘 산화막(24)을 드라이 에칭함으로써, 하드 마스크로서 이용한 실리콘 산화막(24)을 패터닝한다.
다음으로, 포토레지스트막(25) 및 실리콘 산화막(24)을 마스크로 하여 폴리실리콘막(18)을 드라이 에칭함으로써, 폴리실리콘막으로 이루어지는 게이트 전극(18p, 18n)을 형성한다(도 9의 (d) 참조).
다음으로, 포토레지스트막(25) 및 실리콘 산화막(24)을 마스크로 하여 Hf계 고유전율 절연막(14)을 드라이 에칭함으로써, 게이트 전극(18p, 18n)의 양측에 노출된 Hf계 고유전율 절연막(14)을 제거한다(도 10의 (a) 참조).
다음으로, 실리콘 산화막(24) 상에 잔존하는 포토레지스트막(25)을 제거한다. 또한, 마스크로 이용한 실리콘 산화막(24)은 그 후의 에칭 공정에서 제거된다.
다음으로, 포토리소그래피에 의해 NMOS 트랜지스터 영역(32)을 노출하고, 다른 영역을 덮는 포토레지스트막(도시 생략)을 형성한다. 다음으로, 이 포토레지스트막 및 게이트 전극(18n)을 마스크로 하여, NMOS 트랜지스터 영역(32)에서의 실리콘 기판(10) 내에, 예를 들면 인(p) 등의 n형 불순물을 이온 주입한다. 이에 따라, NMOS 트랜지스터 영역(32)에서의 실리콘 기판(10) 내에, 게이트 전극(18n)에 자기정합으로, 저농도로 n형의 불순물이 도입된 얕은 불순물 확산 영역(21n)을 형성한다. 이 이온 주입에 의해 게이트 전극(18n)에도 n형의 불순물이 도입된다.
NMOS 트랜지스터 영역(32)에서 이온 주입을 행한 후, 마스크로서 이용한 포토레지스트막을 제거한다.
다음으로, 포토리소그래피에 의해 PMOS 트랜지스터 영역(30)을 노출하고, 다른 영역을 덮는 포토레지스트막(도시 생략)을 형성한다. 다음으로, 이 포토레지스트막 및 게이트 전극(18p)을 마스크로 하여, PMOS 트랜지스터 영역(30)에서의 실리콘 기판(10) 내에, 예를 들면 B 등의 p형의 불순물을 이온 주입한다. 이에 따라, PMOS 트랜지스터 영역(30)에서의 실리콘 기판(10) 내에, 게이트 전극(18p)에 자기 정합으로, 저농도로 p형의 불순물이 도입된 얕은 불순물 확산 영역(21p)을 형성한다. 이 이온 주입에 의해 게이트 전극(18p)에도 p형의 불순물이 도입된다.
PMOS 트랜지스터 영역(30)에서 이온 주입을 행한 후, 마스크로서 이용한 포토레지스트막을 제거한다.
이렇게 하여, NMOS 트랜지스터 영역(32) 및 PMOS 트랜지스터 영역(30)에서, 불순물 확산 영역(21n, 21p)을 형성한다(도 10의 (b) 참조).
다음으로, 전체 면에 예를 들면 실리콘 산화막을 형성한 후, 이 실리콘 산화막을 이방성 에칭한다. 이에 따라, 게이트 전극(18p, 18n) 및 Hf계 고유전율 절연막(14)의 측벽에 실리콘 산화막으로 이루어지는 사이드웰 절연막(20)을 형성한다(도 10의 (c) 참조).
다음으로, 포토리소그래피에 의해 NMOS 트랜지스터 영역(32)을 노출하고, 다른 영역을 덮는 포토레지스트막(도시 생략)을 형성한다. 이어서, 이 포토레지스트막, 사이드웰 절연막(20) 및 게이트 전극(18n)을 마스크로 하여, NMOS 트랜지스터 영역(32)에서의 실리콘 기판(10) 내에, 예를 들면 P 등의 n형 불순물을 이온 주입한다. 이에 따라, NMOS 트랜지스터 영역(32)에서의 실리콘 기판(10) 내에, 사이드웰 절연막(20) 및 게이트 전극(18n)에 자기정합으로, 고농도로 n형의 불순물이 도입된 깊은 불순물 확산 영역(22n)을 형성한다. 이 이온 주입에 의해, 게이트 전극(18n)에도 n형의 불순물이 도입된다.
NMOS 트랜지스터 영역(32)에서 이온 주인을 행한 후, 마스크로서 이용한 포토레지스트막을 제거한다.
다음으로, 포토리소그래피에 의해 PMOS 트랜지스터 영역(30)을 노출하고, 다른 영역을 덮는 포토레지스트막(도시 생략)을 형성한다. 이어서, 이 포토레지스트막, 사이드웰 절연막(20) 및 게이트 전극(18p)을 마스크로 하여, PMOS 트랜지스터 영역(30)에서의 실리콘 기판(10) 내에, 예를 들면 B 등의 p형 불순물을 이온 주입한다. 이에 따라, PMOS 트랜지스터 영역(30)에서의 실리콘 기판(10) 내에, 사이드웰 절연막(20) 및 게이트 전극(18p)에 자기정합으로, 고농도로 p형의 불순물이 도입된 깊은 불순물 확산 영역(22p)을 형성한다. 이 이온 주입에 의해, 게이트 전극(18p)에도 p형의 불순물이 도입된다.
PMOS 트랜지스터 영역(30)에서 이온 주입을 행한 후, 마스크로서 이용한 포토레지스트막을 제거한다.
이렇게 하여, NMOS 트랜지스터 영역(32)에서, 불순물 확산 영역(21n, 22n)으로 구성되는 LDD 구조의 소스/드레인 영역(23n)이 형성된다. 또한, PMOS 트랜지스터 영역(30)에서, 불순물 확산 영역(21p, 22p)으로 구성되는 LDD 구조의 소스/드레인 영역(23p)이 형성된다(도 10의 (d) 참조).
다음으로, 소정의 열처리를 행하고, 이온 주입에 의해 도입한 불순물을 활성화한다.
이렇게 하여, 도 8에 도시한 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, Hf계 고유전율 절연막(14)의 표면을 유기알루미늄 화합물의 가스에 노출시킴으로써, CMOS 구조를 구성하는 PMOS 트랜지스터(28p) 및 NMOS 트랜지스터(28n)의 게이트 절연막(16)에 이용되는 Hf계 고유전율 절연막(14)에 미량의 Al을 도핑하므로, 임계치 전압의 고정화가 충분히 억제되고, 넓은 영역에서 임계치 전압을 제어하는 것이 가능한 PMOS 트랜지스터(28p) 및 NMOS 트랜지스터(28n)에 의해 CMOS 구조를 구성할 수 있다. 따라서, CMOS 구조를 갖는 반도체 장치의 성능을 향상시킬 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고, 다양한 변형이 가능하다.
예를 들면, 상기 실시예에서는 Hf계 고유전율 절연막(14)으로서, HfSiON막, HfSiO막, HfON막을 이용하는 경우에 대하여 설명하였지만, Hf계 고유전율 절연막(14)은 이들에 한정되는 것은 아니다. Hf계 고유전율 절연막(14)으로서는, 이들 외에, 예를 들면 HfO2막, HfSiN막 등의 Hf를 포함하는 산화물, 질화물, 산질화물로 이루어지는 고유전율 절연막을 이용할 수 있다.
또한, 상기 실시예에서는 폴리실리콘막으로 이루어지는 게이트 전극(18)을 이용하는 경우에 대하여 설명하였지만, 게이트 전극(18)의 재료는 이에 한정되는 것은 아니다. 게이트 전극(18)으로서는 다결정 실리콘 외, 다결정 실리콘게르마늄(SiGe), 실리사이드, 게리사이드 등의 도전막으로 이루어지는 것을 이용할 수 있다.
또한, 상기 실시예에서는 Hf계 고유전율 절연막(14)의 표면을 TMA의 가스에 노출시킴으로써, Hf계 고유전율 절연막(14)에 Al을 도핑하는 경우에 대하여 설명하였지만, Al을 도핑하기 위한 유기알루미늄 화합물은 이것에 한정되는 것은 아니다. 유기알루미늄 화합물로서는 TMA 외, 트리터셔리부틸알루미늄(TTBA)를 이용할 수 있다.
또한, 상기 실시예에서는 Hf계 고유전율 절연막(14)에 Al을 도핑할 경우에 대하여 설명하였지만, Hf계 고유전율 절연막(14)에 도핑하는 금속은 이것에 한정되는 것은 아니다. Hf계 고유전율 절연막(14)에 도핑하는 금속으로서는, Al 외에, 크롬(Cr), 티탄(Ti), 이트륨(Y) 등을 이용하는 할 수 있다. Hf계 고유전율 절연막(14)으로의 Cr, Ti, Y 등의 도핑도, 이들 금속을 포함하는 유기금속 화합물의 가스에 Hf계 고유전율 절연막(14)의 표면을 노출시킴으로써 행할 수 있다. 또한, 이들 금속에 대해서도, Al과 마찬가지로 최대 농도 피크가, 예를 들면 1×1021∼4×1021atoms/㎤가 되도록 Hf계 고유전율 절연막(14)에 도핑함으로써, 임계치 전압의 고정화를 충분히 억제하고, 넓은 범위에서 임계치 전압을 제어할 수 있다.
본 발명에 따른 반도체 장치 및 그 제조 방법은, Hf계 고유전율 절연막을 게이트 절연막에 이용한 트랜지스터에 있어서, 임계치 전압의 고정화를 충분히 억제하고, 넓은 범위에서 임계치 전압을 제어하는 것이 가능하게 하는 것이다. 따라서, 본 발명에 따른 반도체 장치 및 그 제조 방법은, Hf계 고유전율 절연막을 게이트 절연막에 이용한 트랜지스터의 성능을 향상시키는데 매우 유용하다.
Claims (8)
- 반도체 기판 상에 형성되고, Al, Cr, Ti 및 Y로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속이 도핑된 Hf계 고유전율 절연막을 포함하는 게이트 절연막과,상기 게이트 절연막 상에 형성된 게이트 전극을 갖고,상기 Hf계 고유전율 절연막에 도핑된 상기 금속의 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤으로 되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극은 Si를 포함하는 도전막으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 게이트 전극은 다결정 실리콘막, 다결정 실리콘게르마늄막, 또는 실리사이드막으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극은 게리사이드막으로 이루어지는 것을 특징으로 하는 반도 체 장치.
- 반도체 기판 상에 Hf계 고유전율 절연막을 형성하는 공정과,상기 Hf계 고유전율 절연막에 Al, Cr, Ti 및 Y로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을, 깊이 방향의 농도 분포의 최대값이 1×1021∼4×1021atoms/㎤이 되도록 도핑하는 공정과,상기 Hf계 고유전율 절연막 상에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 Hf계 고유전율 절연막에 상기 금속을 도핑하는 공정에서는, 상기 금속을 포함하는 유기금속 화합물의 가스에 상기 Hf계 고유전율 절연막의 표면을 노출시킴으로써, 상기 Hf계 고유전율 절연막에 상기 금속을 도핑하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 Hf계 고유전율 절연막에 상기 금속을 도핑하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에, 상기 Hf계 고유전율 절연막을 치밀화(緻密化)하기 위한 열처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 Hf계 고유전율 절연막을 형성하는 공정 후, 상기 Hf계 고유전율 절연막에 상기 금속을 도핑하는 공정 전에, 상기 Hf계 고유전율 절연막을 치밀화하기 위한 열처리를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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|---|---|---|---|---|
| US8623750B2 (en) | 2011-09-26 | 2014-01-07 | Dainippon Screen Mfg. Co., Ltd. | Heat treatment method for promoting crystallization of high dielectric constant film |
-
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- 2006-02-07 KR KR1020087017278A patent/KR20080084833A/ko not_active Application Discontinuation
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| KR101380436B1 (ko) * | 2011-09-26 | 2014-04-01 | 다이닛뽕스크린 세이조오 가부시키가이샤 | 열처리방법 |
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