KR20080084165A - Method of forming a trench in semiconductor device - Google Patents

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KR20080084165A KR1020070025482A KR20070025482A KR20080084165A KR 20080084165 A KR20080084165 A KR 20080084165A KR 1020070025482 A KR1020070025482 A KR 1020070025482A KR 20070025482 A KR20070025482 A KR 20070025482A KR 20080084165 A KR20080084165 A KR 20080084165A
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최재욱
이재중
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주식회사 하이닉스반도체
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Abstract

A method for forming a trench of a semiconductor device is provided to easily perform a process for removing a subsequent gate insulation layer according to the pattern of a first hard mask layer by forming a second hard mask layer on a first hard mask layer for removing a gate insulation layer wherein the second hard mask layer is formed to guarantee the thickness of the first hard mask layer. A gate insulation layer(102) is formed on a semiconductor substrate(100), having a step between a cell region and a peripheral circuit region. A first hard mask layer(107) for removing the step of the gate insulation layer and a second hard mask layer for guaranteeing the thickness of the first hard mask layer are formed on the gate insulation layer. The second and first hard mask layers are patterned and the gate insulation layer is exposed. The exposed gate insulation layer is removed to expose the semiconductor substrate. A trench is formed in the exposed semiconductor substrate. A conductive layer for a floating gate can be formed between the gate insulation layer and the first hard mask layer. A buffer layer(106) can be formed between the conductive layer and the first hard mask layer.

Description

반도체 소자의 트렌치 형성 방법{Method of forming a trench in semiconductor device}Method of forming a trench in semiconductor device

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a trench forming method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 도전막 106 : 버퍼막104: conductive film 106: buffer film

107 : 제1 하드 마스크막 112 : 제2 하드 마스크막107: first hard mask film 112: second hard mask film

114 : 감광막 패턴114: photosensitive film pattern

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 단차가 있는 셀 영역과 주변 영역 간의 트렌치 형성 공정을 동시에 수행하는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a trench in a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a trench forming process between a stepped cell region and a peripheral region is simultaneously performed.

반도체 소자는 셀 영역과 주변 영역으로 구분될 수 있는데, 셀 영역(cell region)에는 다수의 게이트 라인들이 형성되고, 주변 영역에는 다수의 트랜지스터들이 형성된다. 주변 영역에 형성되는 트랜지스터 중에서 고전압 트랜지스터는 일반 게이트 라인보다 높은 전압을 사용하므로 게이트 절연막의 두께를 두껍게 형성한다. The semiconductor device may be divided into a cell region and a peripheral region. A plurality of gate lines are formed in a cell region, and a plurality of transistors are formed in a peripheral region. Among the transistors formed in the peripheral region, since the high voltage transistor uses a higher voltage than the general gate line, the thickness of the gate insulating layer is increased.

게이트 절연막의 두께 차이에 의해 셀 영역과 주변 영역 간에 단차가 발생하며, 이러한 단차는 후속 트렌치 형성 공정에도 영향을 주게 된다. 구체적으로, 트렌치 형성 공정은 단차가 발생한 게이트 절연막 상에 플로팅 게이트용 도전막을 형성하고 식각 공정을 위한 식각 정지막 및 하드 마스크막을 형성한 후 식각 공정을 실시한다. 그러면, 셀 영역 및 주변 영역 사이의 게이트 절연막에 발생한 단차에 의해 트렌치 저면에도 단차가 발생하게 되고, 셀 영역 및 주변 영역의 트렌치 깊이에도 차이가 발생하게 된다. The step difference is generated between the cell region and the peripheral area due to the difference in the thickness of the gate insulating layer, which also affects the subsequent trench formation process. Specifically, in the trench forming process, the conductive film for the floating gate is formed on the gate insulating film having the step difference, the etch stop film and the hard mask film are formed for the etching process, and then the etching process is performed. Then, a step occurs in the bottom of the trench due to a step generated in the gate insulating layer between the cell region and the peripheral region, and a difference also occurs in the trench depth of the cell region and the peripheral region.

이에 따라, 트렌치에 단차가 발생하는 것을 방지하기 위하여, 셀 영역과 주변 영역의 리세스 공정을 각각 실시하는데, 먼저 셀 영역에만 개방 패턴이 형성된 마스크막 패턴을 사용하여 셀 영역을 리세스 한다. 다음으로, 셀 영역은 모두 덮이고 주변 영역에만 개방 패턴이 형성된 마스크막 패턴을 사용하여 주변 영역을 리세스 한다. Accordingly, in order to prevent a step difference from occurring in the trench, a recess process of the cell region and the peripheral region is performed, respectively. First, the cell region is recessed using a mask film pattern having an open pattern formed only in the cell region. Next, the peripheral region is recessed using a mask layer pattern in which all of the cell regions are covered and an open pattern is formed only in the peripheral region.

하지만, 셀 영역과 주변영역 각각의 트렌치 형성 공정을 따로따로 실시하면 그에 따른 추가적인 공정을 실시해야 하며, 이는 제조 단가의 상승 및 제조 시간의 증가를 초래하는 요인이 될 수 있다. However, if the trench formation process of each of the cell region and the peripheral region is performed separately, an additional process must be performed accordingly, which may cause an increase in manufacturing cost and an increase in manufacturing time.

본 발명은 반도체 기판상에 게이트 절연막의 단차를 제거하기 위한 제1 하드 마스크막을 형성하고, 제1 마스크막의 두께 손실을 방지하기 위한 제2 하드 마스크막을 형성하여 트렌치 공정을 실시함으로써 셀 영역 및 주변 영역 간 트렌치의 깊이 차이가 발생하지 않도록 한다. The present invention provides a cell region and a peripheral region by forming a first hard mask film for removing a step of a gate insulating film on a semiconductor substrate, and performing a trench process by forming a second hard mask film for preventing a thickness loss of the first mask film. Do not create a difference in depth between trenches.

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판상에 셀 영역보다 주변 영역이 더 두꺼운 단차가 있는 게이트 절연막을 형성한다. 게이트 절연막 상에 게이트 절연막의 단차를 제거하기 위한 제1 하드 마스크막 및 제1 하드 마스크막의 두께를 확보하기 위한 제2 하드 마스크막을 형성한다. 제2 하드 마스크막 및 제1 하드 마스크막을 패터닝하고 게이트 절연막을 노출시킨다. 노출된 게이트 절연막을 제거하여 반도체 기판을 노출시킨다. 노출된 반도체 기판에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법을 포함한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench forming method of a semiconductor device, and forms a gate insulating film having a step thickness thicker than a cell region on a semiconductor substrate. A first hard mask film for removing the step difference of the gate insulating film and a second hard mask film for securing the thickness of the first hard mask film are formed on the gate insulating film. The second hard mask film and the first hard mask film are patterned and the gate insulating film is exposed. The exposed gate insulating film is removed to expose the semiconductor substrate. A trench forming method of a semiconductor device comprising forming a trench in an exposed semiconductor substrate.

게이트 절연막과 제1 하드 마스크막 사이에 플로팅 게이트용 도전막을 형성하는 단계를 더 포함한다. And forming a conductive film for a floating gate between the gate insulating film and the first hard mask film.

도전막과 제1 하드 마스크막 사이에 버퍼막을 형성하는 단계를 더 포함하고, 제2 하드 마스크막 상부에 감광막 패턴을 형성하는 단계를 더 포함한다. The method may further include forming a buffer film between the conductive film and the first hard mask film, and further comprising forming a photoresist pattern on the second hard mask film.

감광막 패턴은 셀 영역 및 주변 영역의 패턴이 모두 형성되고, 제1 하드 마 스크막은 질화막 및 산화막이 적층된 구조로 형성되며, 이때 산화막은 500Å 내지 1500Å의 두께로 형성할 수 있다. The photoresist pattern includes both cell and periphery patterns, and the first hard mask layer has a structure in which a nitride layer and an oxide layer are stacked, and the oxide layer may have a thickness of 500 kPa to 1500 kPa.

산화막 패턴에 따라 반도체 기판의 트렌치를 형성하거나, 질화막 패턴에 따라 반도체 기판의 트렌치를 형성할 수 있다. The trench of the semiconductor substrate may be formed according to the oxide film pattern, or the trench of the semiconductor substrate may be formed according to the nitride film pattern.

제2 하드 마스크막은 비정질 카본막으로 형성하며, 게이트 절연막을 제거하는 공정은 실리콘 성분의 반도체 기판보다 게이트 절연막의 식각 선택비가 1:3으로 높은 소스를 사용하여 실시한다.The second hard mask film is formed of an amorphous carbon film, and the step of removing the gate insulating film is performed using a source having an etching selectivity of 1: 3 higher than that of the silicon component semiconductor substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a trench forming method of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(100)상에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)은 산화막으로 형성하는 것이 바람직하며, 셀 영역보다 주변 영역(예를 들어, 고전압 소자 영역)이 더 두껍도록 형성한다. 이는, 후속 셀 영역에는 일반 게이트 라인들이 형성되고 주변 영역에는 고전압 트랜지스터가 형성되기 때문에, 주변 영역의 게이트 절연막(102)을 셀 영역보다 두껍게 형성하는 것이다. 이에 의하여 셀 영역과 주변 영역 간에 단차가 발생한다.Referring to FIG. 1A, a gate insulating layer 102 is formed on a semiconductor substrate 100. The gate insulating film 102 is preferably formed of an oxide film, and is formed so that the peripheral region (for example, the high voltage element region) is thicker than the cell region. This is because the gate insulating layer 102 in the peripheral region is formed thicker than the cell region since the general gate lines are formed in the subsequent cell region and the high voltage transistor is formed in the peripheral region. As a result, a step occurs between the cell region and the peripheral region.

단차가 발생한 게이트 절연막(102) 상에 플로팅 게이트용 도전막(104)을 형성하고, 소자 분리 영역을 위한 트렌치를 형성하기 위하여 도전막(104) 상에 버퍼막(106) 및 제1 하드 마스크막(107)을 순차적으로 적층한다. 바람직하게, 도전막(104)은 도프트 및 언도프트 폴리실리콘막으로 형성할 수 있고, 버퍼막(106)은 산화막으로 형성한다. 제1 하드 마스크막(107)은 질화막(108) 및 산화막(110)이 적층된 구조로 형성할 수 있으며, 산화막(110)은 500Å 내지 1500Å의 두께로 형성하는 것이 바람직하다. The buffer film 106 and the first hard mask film are formed on the conductive film 104 in order to form the floating gate conductive film 104 on the gate insulating film 102 having the step difference, and to form a trench for the isolation region. 107 is laminated sequentially. Preferably, the conductive film 104 may be formed of a doped and undoped polysilicon film, and the buffer film 106 may be formed of an oxide film. The first hard mask film 107 may be formed in a structure in which the nitride film 108 and the oxide film 110 are stacked, and the oxide film 110 may be formed to have a thickness of 500 kPa to 1500 kPa.

게이트 절연막(102)의 단차에 의하여 후속 트렌치의 형성 공정 시, 셀 영역의 트렌치와 주변 영역의 트렌치 깊이 차이가 발생할 수 있으며, 셀 영역과 주변 영역 사이의 트렌치의 저면에 단차가 발생할 수 있다. 이러한 트렌치의 단차 발생을 방지하기 위하여 제1 하드 마스크막(107) 상부에 제2 하드 마스크막(112)을 형성한 후 감광막 패턴(114)을 형성한다.Due to the step difference in the gate insulating layer 102, a difference in the trench depth between the trench and the peripheral region of the cell region may occur in the subsequent trench formation process, and a step may occur at the bottom of the trench between the cell region and the peripheral region. In order to prevent the occurrence of the step difference in the trench, the second hard mask layer 112 is formed on the first hard mask layer 107 and then the photoresist layer pattern 114 is formed.

특히, 제2 마스크막(112)은 제1 하드 마스크막(107)의 두께를 확보하기 위하여 형성하는 막(layer)이다. 구체적으로, 제2 하드 마스크막(112)은 제1 하드 마스크막(107)을 패터닝 하기 위하여 형성된 막이며, 제1 하드 마스크막(107)은 패터닝 공정 시에 두쎄 손실을 거의 입지 않게 된다. 이에 따라, 제1 하드 마스크막(107) 패턴은 후속 게이트 절연막(102)을 제거하기 위한 충분한 두께를 확보할 수 있게 된다. In particular, the second mask film 112 is a layer formed to ensure the thickness of the first hard mask film 107. Specifically, the second hard mask film 112 is a film formed for patterning the first hard mask film 107, and the first hard mask film 107 hardly suffers a loss in thickness during the patterning process. Accordingly, the first hard mask film 107 pattern can secure a sufficient thickness for removing the subsequent gate insulating film 102.

만약, 제2 하드 마스크막(112)을 형성하지 않고 제1 하드 마스크막(107) 만 으로 게이트 절연막(102)을 제거하는 식각 공정을 수행하려면 제1 하드 마스크막(107)을 두껍게 형성해야 하는데, 두꺼운 제1 하드 마스크막(107)을 패터닝 하기 위하여 감광막 패턴(114)의 두께 역시 증가시켜야 한다. 하지만, 감광막 패턴을 두껍게 형성하고, 이에 따른 패터닝 공정을 실시하기가 매우 어렵기 때문에 제2 하드 마스크막(112)을 사용하여 제1 하드 마스크막(107)을 패터닝 한다. 이때, 제2 하드 마스크막(112)은 비정질(amorphous) 카본(carbon)으로 형성하는 것이 바람직하다. If the etching process for removing the gate insulating layer 102 using only the first hard mask layer 107 without forming the second hard mask layer 112 is performed, the first hard mask layer 107 should be formed thick. In order to pattern the thick first hard mask layer 107, the thickness of the photoresist pattern 114 must also be increased. However, since the photoresist pattern is thickly formed, and thus the patterning process is very difficult, the first hard mask layer 107 is patterned using the second hard mask layer 112. In this case, the second hard mask layer 112 may be formed of amorphous carbon.

감광막 패턴(114)은 셀 영역과 주변 영역의 패터닝 공정을 동시에 실시할 수 있는 패턴으로 형성한다. The photoresist pattern 114 is formed in a pattern capable of simultaneously performing a patterning process of the cell region and the peripheral region.

도 1b를 참조하면, 감광막 패턴(도 1a의 114)에 따라 식각 공정을 실시하여 제2 하드 마스크막(도 1a의 112)을 패터닝 한다. 제2 하드 마스크막(도 1a의 112)을 패터닝 하는 식각 공정 시, 감광막 패턴(도 1a의 114)도 동시에 식각 될 수 있다. 패터닝된 제2 하드 마스크막(도 1a의 112) 또는 잔류된 감광막 패턴(도 1a의 114)에 따라 식각 공정을 실시하여 제1 하드 마스크막(107) 및 버퍼막(106)을 패터닝(patterning) 한다. 패터닝 공정을 실시한 이후에 잔류할 수 있는 감광막 패턴(도 1a의 114) 및 제2 하드 마스크막(도 1a의 112)을 제거한다. 이에 따라, 버퍼막(106)을 패터닝 하기까지 제1 하드 마스크(107)에서 산화막(110)의 두께손실은 거의 발생하지 않는다. Referring to FIG. 1B, an etching process is performed according to the photoresist pattern 114 (FIG. 1A) to pattern the second hard mask film 112 (FIG. 1A). During the etching process of patterning the second hard mask layer 112 of FIG. 1A, the photoresist pattern 114 may also be simultaneously etched. An etching process is performed according to the patterned second hard mask film (112 in FIG. 1A) or the remaining photoresist pattern (114 in FIG. 1A) to pattern the first hard mask film 107 and the buffer film 106. do. The photoresist pattern (114 in FIG. 1A) and the second hard mask film (112 in FIG. 1A) that may remain after the patterning process are removed are removed. Accordingly, the thickness loss of the oxide film 110 hardly occurs in the first hard mask 107 until the buffer film 106 is patterned.

도 1c를 참조하면, 패터닝된 제1 하드 마스크막(107)에 따라 식각 공정을 실시하여 플로팅 게이트용 제1 도전막(104)을 패터닝하고, 단차가 있는 게이트 절연막(102)의 일부를 노출시킨다. 이때, 제1 절연막(104)의 측벽 경사 각도를 반도체 기판(100)에 대하여 수직에 가깝도록 패터닝 하기 위하여 바람직하게 건식 식각 공정을 실시하며, 건식 식각 공정은 100W 내지 500W의 바이어스 파워(bias power)를 인가하여 실시할 수 있다.Referring to FIG. 1C, an etching process is performed according to the patterned first hard mask layer 107 to pattern the floating conductive first conductive layer 104 and expose a portion of the gate insulating layer 102 having a step difference. . In this case, a dry etching process is preferably performed to pattern the sidewall inclination angle of the first insulating layer 104 to be perpendicular to the semiconductor substrate 100, and the dry etching process may have a bias power of 100W to 500W. This can be done by applying.

도 1d를 참조하면, 제1 하드 마스크막(107)의 패턴에 따라 식각 공정을 실시하여 노출된 게이트 절연막(102)을 제거한다. 게이트 절연막(102)의 식각 공정은 폴리실리콘막에 대하여 식각 선택비가 1:3으로 높은 소스를 사용하여 실시할 수 있는데, 이는 제1 도전막(104) 및 반도체 기판(100)이 식각 공정 시 손상되는 것을 감소시키고, 게이트 절연막(102) 제거시 발생할 수 있는 단차의 발생을 억제하기 위함이다. 제1 하드 마스크막(107)을 구성하는 산화막(110)의 두께가 확보되어 있기 때문에 산화막 계열인 게이트 절연막(102)을 모두 제거할 수 있으며, 이때, 반도체 기판(100)의 상부가 일부 제거될 수 있으나 식각 선택비를 적용한 식각 공정에 의해 단차는 발생하지 않는다. Referring to FIG. 1D, an etching process is performed according to the pattern of the first hard mask layer 107 to remove the exposed gate insulating layer 102. The etching process of the gate insulating layer 102 may be performed using a source having an etch selectivity of 1: 3 with respect to the polysilicon layer, which is damaged during the etching process of the first conductive layer 104 and the semiconductor substrate 100. This is to reduce the number of steps, and to suppress the generation of steps that may occur when the gate insulating film 102 is removed. Since the thickness of the oxide film 110 constituting the first hard mask film 107 is secured, all of the oxide film-based gate insulating films 102 may be removed, and at this time, a portion of the upper portion of the semiconductor substrate 100 may be removed. However, the step is not generated by the etching process using the etching selectivity.

도 1e를 참조하면, 패터닝된 제1 하드 마스크막(도 1d의 107) 또는 잔류된 질화막(108)에 따라 식각 공정을 실시하여 반도체 기판(100)에 트렌치(111)를 형성한다. 노출된 반도체 기판(100)이 평평하기 때문에, 트렌치(111)도 단차가 없는 평평한 저면을 갖도록 형성할 수 있으며, 셀 영역 및 주변 영역 간의 트렌치 깊이 차이가 발생하지 않는다. Referring to FIG. 1E, the trench 111 is formed in the semiconductor substrate 100 by performing an etching process according to the patterned first hard mask layer 107 of FIG. 1D or the remaining nitride layer 108. Since the exposed semiconductor substrate 100 is flat, the trench 111 may also be formed to have a flat bottom without a step, and a difference in trench depth between the cell region and the peripheral region does not occur.

또한, 셀 영역 및 주변 영역의 패터닝 공정을 동시에 실시함으로써 하드 마스크 형성 공정 및 식각 공정 단계를 줄일 수 있으므로 전체 제조 공정 시간(turn around time; TAT)을 줄일 수 있으며, 이에 따라 제조 비용을 감소할 수 있다. In addition, by simultaneously performing the patterning process of the cell region and the peripheral region, the hard mask forming process and the etching process step can be reduced, thereby reducing the overall turn around time (TAT), thereby reducing the manufacturing cost. have.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 게이트 절연막을 제거하기 위한 제1 하드 마스크막 상에 제1 하드 마스크막의 두께를 확보하기 위한 제2 하드 마스크막을 더 형성함으로써 제1 하드 마스크막의 패턴에 따라 후속 게이트 절연막 제거 공정을 용이하게 실시할 수 있으며, 셀 영역 및 주변 영역의 트렌치 형성 공정을 동시에 실시하여 제조 공정 시간 및 제조 단가를 줄일 수 있다. The present invention further forms a second hard mask film for securing the thickness of the first hard mask film on the first hard mask film for removing the gate insulating film, thereby facilitating the subsequent gate insulating film removal process according to the pattern of the first hard mask film. In addition, the trench forming process of the cell region and the peripheral region may be simultaneously performed to reduce manufacturing process time and manufacturing cost.

Claims (11)

반도체 기판상에 셀 영역과 주변 영역 간 단차를 가지는 게이트 절연막을 형성하는 단계;Forming a gate insulating film having a step between the cell region and the peripheral region on the semiconductor substrate; 상기 게이트 절연막 상에 상기 게이트 절연막의 단차를 제거하기 위한 제1 하드 마스크막 및 상기 제1 하드 마스크막의 두께를 확보하기 위한 제2 하드 마스크막을 형성하는 단계;Forming a first hard mask film for removing a step of the gate insulating film and a second hard mask film for securing a thickness of the first hard mask film on the gate insulating film; 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막을 패터닝하고 상기 게이트 절연막을 노출시키는 단계;Patterning the second hard mask layer and the first hard mask layer and exposing the gate insulating layer; 상기 노출된 게이트 절연막을 제거하여 상기 반도체 기판을 노출시키는 단계; 및Removing the exposed gate insulating layer to expose the semiconductor substrate; And 상기 노출된 반도체 기판에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.Forming a trench in the exposed semiconductor substrate. 제 1 항에 있어서, The method of claim 1, 상기 게이트 절연막과 상기 제1 하드 마스크막 사이에 플로팅 게이트용 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 트렌치 형성 방법.And forming a floating gate conductive film between the gate insulating film and the first hard mask film. 제 2 항에 있어서,The method of claim 2, 상기 도전막과 상기 제1 하드 마스크막 사이에 버퍼막을 형성하는 단계를 더 포함하는 반도체 소자의 트렌치 형성 방법.And forming a buffer film between the conductive film and the first hard mask film. 제 1 항에 있어서,The method of claim 1, 상기 제2 하드 마스크막 상부에 감광막 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 트렌치 형성 방법.The method of claim 1, further comprising forming a photoresist pattern on the second hard mask layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 감광막 패턴은 상기 셀 영역 및 상기 주변 영역의 패턴을 모두 포함하는 반도체 소자의 트렌치 형성 방법.The photoresist pattern may include trench patterns in the cell region and the peripheral region. 제 1 항에 있어서,The method of claim 1, 상기 제1 하드 마스크막은 질화막 및 산화막이 적층된 구조로 형성된 반도체 소자의 트렌치 형성 방법.The method of forming a trench in a semiconductor device in which the first hard mask layer has a structure in which a nitride layer and an oxide layer are stacked. 제 6 항에 있어서,The method of claim 6, 상기 산화막은 500Å 내지 1500Å의 두께로 형성하는 반도체 소자의 트렌치 형성 방법.The oxide film is a trench forming method of a semiconductor device to form a thickness of 500 ~ 1500Å. 제 6 항에 있어서,The method of claim 6, 상기 산화막 패턴에 따라 상기 반도체 기판의 트렌치를 형성하는 반도체 소자의 트렌치 형성 방법.Forming a trench in the semiconductor substrate according to the oxide film pattern. 제 6 항에 있어서,The method of claim 6, 상기 질화막 패턴에 따라 상기 반도체 기판의 트렌치를 형성하는 반도체 소자의 트렌치 형성 방법.And forming a trench in the semiconductor substrate in accordance with the nitride film pattern. 제 1 항에 있어서,The method of claim 1, 상기 제2 하드 마스크막은 비정질 카본막으로 형성하는 반도체 소자의 트렌치 형성 방법.The method of forming a trench in a semiconductor device, wherein the second hard mask film is formed of an amorphous carbon film. 제 1 항에 있어서,The method of claim 1, 상기 게이트 절연막을 제거하는 공정은 실리콘 성분의 상기 반도체 기판보다 상기 게이트 절연막의 식각 선택비가 1:3으로 높은 소스를 사용하여 실시하는 반도체 소자의 트렌치 형성 방법.And removing the gate insulating film using a source having an etching selectivity of the gate insulating film being 1: 3 higher than that of the semiconductor substrate of silicon.
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