KR20080084072A - Method for forming isolation layer of semiconductor device - Google Patents

Method for forming isolation layer of semiconductor device Download PDF

Info

Publication number
KR20080084072A
KR20080084072A KR1020070025194A KR20070025194A KR20080084072A KR 20080084072 A KR20080084072 A KR 20080084072A KR 1020070025194 A KR1020070025194 A KR 1020070025194A KR 20070025194 A KR20070025194 A KR 20070025194A KR 20080084072 A KR20080084072 A KR 20080084072A
Authority
KR
South Korea
Prior art keywords
device isolation
film
isolation layer
region
peripheral circuit
Prior art date
Application number
KR1020070025194A
Other languages
Korean (ko)
Inventor
임지민
권혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070025194A priority Critical patent/KR20080084072A/en
Publication of KR20080084072A publication Critical patent/KR20080084072A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

A method for forming an isolation layer of a semiconductor device is provided to prevent asymmetrical stress from being applied to a semiconductor substrate by making an isolation layer have the same right and left breadths in a peripheral circuit region. A semiconductor substrate is divided into a cell region and a peripheral circuit region, and isolation layers for defining active regions are respectively formed in the cell region and the peripheral circuit region. The isolation layer in the peripheral circuit region has the same widths in its right and left sides so that the compressive stress of the right and left sides of the active region doesn't exist. The isolation layer can be made of an SOD(spin on dielectric).

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1은 반도체 기판 내에 스태킹 불량이 발생한 모습을 보여주는 반도체 소자의 사진.1 is a photograph of a semiconductor device showing a state in which stacking failures occur in a semiconductor substrate.

도 2는 상기 스태킹 불량으로 인해 활성 영역 간에 높이 차이가 발생한 모습을 보여주는 반도체 소자의 사진.2 is a photo of a semiconductor device showing a height difference between active regions due to the stacking failure.

도 3은 활성 영역 부분의 기판 상에 패드질화막이 잔류된 모습을 보여주는 반도체 소자의 사진.3 is a photograph of a semiconductor device showing a state in which a pad nitride film remains on a substrate in an active region portion;

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.4A to 4D are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 보여주기 위한 반도체 소자의 사진.5 is a photograph of a semiconductor device for showing a device isolation film of the semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

400 : 반도체 기판 410 : 하드마스크400: semiconductor substrate 410: hard mask

420 : 측벽산화막 430 : SOD막420: sidewall oxide film 430: SOD film

440 : 소자분리막440: device isolation film

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 반도체 기판의 스태킹 불량(Stacking Fault)을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving stacking faults of a semiconductor substrate to improve electrical characteristics of the device. .

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.With the advance of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for the refinement | miniaturization of a pattern and the high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area.

여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용해 왔는데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.Here, the LOCOS process has been used as a conventional method of forming a device isolation layer, and the device isolation layer by the LOCOS process is active because bird's-beak having a beak shape occurs at the upper corner portion thereof. It has the disadvantage of reducing the size of the area, and therefore has its limitations in its use.

이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 액티브 영역의 크기를 확보함으로서, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다. 한편, 66nm급 이하의 소자의 경우에는 상기 소자분리막용 물질로서 갭필 특성이 우수한 SOD(Spin-On Dielectric)막을 사용하고 있다. As a result, most of the semiconductor devices form the device isolation layer using a shallow trench isolation (STI) process, which enables the implementation of highly integrated devices by securing the size of the active region without generating buzz-big. On the other hand, in the case of devices of 66 nm or less, a SOD (Spin-On Dielectric) film having excellent gap fill characteristics is used as the material for the device isolation film.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.Hereinafter, a conventional method of forming an isolation layer using an STI process will be described.

먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런 다음, 상기 패터닝된 패드질화막을 하드마스크로 이용해서 그 아래의 패드산화막과 기판을 식각하여 트렌치를 형성한다.First, a pad oxide film and a pad nitride film are sequentially formed on a semiconductor substrate, and then the pad nitride film is patterned. Thereafter, using the patterned pad nitride layer as a hard mask, a trench is formed by etching the pad oxide layer and the substrate thereunder.

이어서, 상기 트렌치를 포함한 기판 표면 상에 선형산화막과 선형질화막을 차례로 증착한 후, 상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 증착한다. 계속해서, 패드질화막이 노출될 때까지 상기 절연막을 CMP(Chemical Mechanical Polishing)하고, 그리고 나서, 패드질화막 및 패드산화막을 차례로 제거하여 트렌치형 소자분리막의 형성을 완성한다.Subsequently, a linear oxide film and a linear nitride film are sequentially deposited on the substrate surface including the trench, and then an insulating film is deposited on the substrate resultant to fill the trench. Subsequently, the insulating film is chemically polished (CMP) until the pad nitride film is exposed, and then the pad nitride film and the pad oxide film are sequentially removed to complete the formation of the trench type isolation film.

그러나, 종래 기술의 경우에는 상기 절연막의 CMP 공정 후에 반도체 기판의 주변회로 지역의 일부 영역에서 상기 패드질화막이 완전히 제거되지 않은 채 잔류된다. However, in the prior art, after the CMP process of the insulating film, the pad nitride film remains in some regions of the peripheral circuit region of the semiconductor substrate without being completely removed.

이는, 상기 소자분리막용 절연막으로서 사용된 SOD막은 막의 경질화를 위한 후속으로 수행되는 어닐링(Anealing) 공정시 반도체 기판에 대해 비대칭적으로 압축성 스트레스(Compressive Stress)가 인가되기 때문이다. 즉, 활성 영역 픽-업 라인(Pick-Up Line) 주변에 인가되는 비대칭적인 압축성 스트레스로 인해 소자분리막의 좌우 넓이가 서로 다르게 형성된 주변회로 지역의 일부 영역에 국부적으로 반도체 기판 내의 균형이 깨지고 상기 균형이 깨진 영역에 빗살 형의 스태킹 불량이 발생한다.This is because the SOD film used as the insulating film for the device isolation film is asymmetrically applied to the semiconductor substrate during the subsequent annealing process for hardening the film. That is, due to an asymmetric compressive stress applied around the active area pick-up line, the balance in the semiconductor substrate is broken and the balance is locally localized to a part of the peripheral circuit region where the left and right widths of the device isolation layer are formed differently due to the asymmetric compressive stress applied around the pick-up line. The comb teeth stacking defect arises in this broken area.

도 1은 반도체 기판 내에 빗살 형의 스태킹 불량이 발생한 모습을 보여주는 반도체 소자의 사진이다.1 is a photograph of a semiconductor device showing a state in which a comb-tooth stacking failure occurs in a semiconductor substrate.

도 1에 도시된 바와 같이, 상기 SOD막의 증착시 소자분리막의 폭이 좁은 부분(A)은 덜 치밀한 SOD막이 증착되므로 상대적으로 작은 압축성을 갖고, 소자분리막의 폭이 넓은 부분(B)은 보다 치밀한 SOD막이 증착되어 상대적으로 큰 압축성을 가지므로 이러한 비대칭적인 압축성 스트레스로 인해 반도체 기판 내에 스태킹 불량이 발생한다.As shown in FIG. 1, when the SOD film is deposited, the narrow portion A of the device isolation film has a relatively small compressibility because the less dense SOD film is deposited, and the wider portion B of the device isolation film is more compact. Since the SOD film is deposited to have a relatively large compressibility, such asymmetric compressive stress causes stacking failure in the semiconductor substrate.

또한, 상기 스태킹 불량이 발생한 부분을 경계로 반도체 기판의 일부 활성 영역이 수축되어, 상기 활성 영역 간에 높이 차이가 발생한다.In addition, some active regions of the semiconductor substrate are contracted around the portion where the stacking failure occurs, and a height difference occurs between the active regions.

도 2는 상기 스태킹 불량으로 인해 활성 영역 간에 높이 차이가 발생한 모습을 보여주는 반도체 소자의 사진이다.2 is a photograph of a semiconductor device showing a height difference between active regions due to the stacking failure.

도 2에 도시된 바와 같이, 상기 스태킹 불량이 발생한 부분을 경계로 활성 영역 간에 100∼200Å 정도의 높이 차이가 발생하며, 이 때문에, 상기 CMP 공정 후에도 활성 영역 부분의 기판 상에 패드질화막이 잔류된다.As shown in FIG. 2, a height difference of about 100 to 200 microseconds occurs between active regions at the boundary of the stacking failure, and thus, a pad nitride film remains on the substrate of the active region after the CMP process. .

도 3은 활성 영역 부분의 기판 상에 패드질화막이 잔류된 모습을 보여주는 반도체 소자의 사진이다.3 is a photograph of a semiconductor device showing a state in which a pad nitride film remains on a substrate in an active region portion.

도 3에 도시된 바와 같이, 상기 활성 영역 간의 높이 차이로 인해 반도체 기판 상에 패드질화막이 잔류되면 상기 패드질화막 상에 소자분리막용 절연막이 잔류되고, 이로 인하여, 반도체 소자의 전기적 특성이 저하된다.As shown in FIG. 3, when the pad nitride film remains on the semiconductor substrate due to the height difference between the active regions, the insulating film for device isolation film remains on the pad nitride film, thereby lowering the electrical characteristics of the semiconductor device.

따라서, 본 발명은 반도체 기판에 인가되는 비대칭적인 압축성 스트레스로 인해 유발되는 스태킹 불량(Stacking Fault)을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공한다.Accordingly, the present invention provides a method of forming a device isolation layer of a semiconductor device capable of preventing stacking faults caused by asymmetrical compressive stress applied to a semiconductor substrate.

또한, 본 발명은 상기 비대칭적인 압축성 스트레스로 인해 유발되는 스태킹 불량을 방지함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.In addition, the present invention provides a method of forming a device isolation film of a semiconductor device that can improve the electrical characteristics of the semiconductor device by preventing the stacking failure caused by the asymmetric compressive stress.

일 실시예에 있어서, 반도체 소자의 소자분리막 형성방법은, 셀 지역 및 주변회로 지역으로 구획된 반도체 기판 내의 상기 지역들 각각에 활성 영역을 정의하기 위해 형성하는 반도체 소자의 소자분리막 형성방법으로서, 상기 주변회로 지역에서의 소자분리막은 좌우의 소자분리막들 넓이를 서로 같게 형성하여 상기 활성 영역 좌우의 압축 응력 차이가 없도록 한다.In one embodiment, the method of forming a device isolation film of a semiconductor device is a method of forming a device isolation film of a semiconductor device, which is formed to define an active region in each of the areas in a semiconductor substrate divided into a cell area and a peripheral circuit area. The device isolation layers in the peripheral circuit region form the same width of the device isolation layers on the left and right sides so that there is no difference in compressive stress between the left and right sides of the active region.

여기서, 상기 주변회로 지역에서의 소자분리막은 상기 활성 영역의 픽-업 라인(Pick-Up Line)을 기준으로 좌우 넓이가 같도록 형성한다.Herein, the device isolation layer in the peripheral circuit region is formed to have the same left and right widths based on the pick-up line of the active region.

상기 소자분리막은 SOD(Spin-On Dielectric)막으로 형성한다.The device isolation layer is formed of a spin-on dielectric film.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 셀 지역 및 주변회로 지역으로 구획된 반도체 기판의 각 지역의 활성 영역을 정의하기 위한 소자분리막 형성방법으로서, 상기 주변회로 지역에서의 소자분리막 형성시 좌우의 소자분리막들 넓이가 서로 같게 형성한다. 이때, 상기 소자분리막은 상기 활성 영역의 픽-업 라인(Pick-Up Line)을 기준으로 좌우 넓이가 같도록 형성한다.The present invention provides a device isolation film forming method for defining an active region of each region of a semiconductor substrate divided into a cell region and a peripheral circuit region, wherein the device isolation layers on the left and right sides have the same width when forming the device isolation layer in the peripheral circuit region. Form. In this case, the device isolation layer is formed to have the same left and right widths based on the pick-up line of the active region.

이렇게 하면, 상기 주변회로 지역에서의 소자분리막이 좌우 넓이가 서로 같도록 형성되었으므로, 하여 상기 활성 영역 좌우의 압축 응력 차이가 감소하여 반도체 기판에 비대칭적인 스트레스가 인가되는 것을 방지할 수 있으며, 이를 통해, 상기 비대칭적인 압축성 스트레스로 인해 유발되는 스태킹 불량(Stacking Fault)의 발생을 방지할 수 있다.In this case, since the device isolation layers in the peripheral circuit region are formed to have the same width in left and right, the difference in compressive stress between the left and right sides of the active region is reduced, thereby preventing asymmetrical stresses from being applied to the semiconductor substrate. It is possible to prevent the occurrence of stacking faults caused by the asymmetric compressive stress.

또한, 본 발명은 상기 스태킹 불량이 발생한 부분을 경계로 일부 활성 영역이 수축되어 활성 영역 간에 높이 차이가 발생하는 것을 방지할 수 있으므로, CMP 공정 후에 패드질화막 및 소자분리막용 절연막이 잔류되는 것을 방지할 수 있으며, 따라서, 반도체 소자의 전기적 특성을 향상시킬 수 있다.In addition, the present invention may prevent the height difference between the active regions by shrinking some active regions around the portion where the stacking failure occurs, thereby preventing the insulating film for the pad nitride layer and the device isolation layer from remaining after the CMP process. Therefore, the electrical characteristics of the semiconductor device can be improved.

이하에서는, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을, 보다 상세하게, 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail, the device isolation film forming method of a semiconductor device according to an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.4A through 4D are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

도 4a를 참조하면, 활성 영역과 소자분리 영역을 포함하는 셀 지역 및 주변회로 지역으로 구획된 반도체 기판(400) 상에 하드마스크(410)를 증착한다. 그리고 나서, 상기 하드마스크(410)를 패터닝하여 상기 기판(400)의 소자분리 영역을 노출시킨다.Referring to FIG. 4A, a hard mask 410 is deposited on a semiconductor substrate 400 partitioned into a cell region and a peripheral circuit region including an active region and an isolation region. Then, the hard mask 410 is patterned to expose the device isolation region of the substrate 400.

이때, 상기 기판(400) 주변회로 지역의 하드마스크(410)는 활성 영역의 픽-업 라인을 기준으로 같은 넓이의 소자분리 영역을 노출시키도록 패터닝한다.In this case, the hard mask 410 of the peripheral circuit area of the substrate 400 is patterned to expose the device isolation region having the same width based on the pick-up line of the active region.

도 4b를 참조하면, 상기 하드마스크(410)에 의해 노출된 기판(400)의 소자분리 영역을 식각하여 소자분리막용 트렌치(T)를 형성한다. 여기서, 상기 주변회로 지역에 형성되는 소자분리막용 트렌치(T)는 활성 영역의 픽-업 라인(Pick-Up Line)을 기준으로 좌우 넓이가 같도록 형성한다.Referring to FIG. 4B, the device isolation region of the substrate 400 exposed by the hard mask 410 is etched to form a trench T for the device isolation layer. Herein, the trenches T for the isolation layer formed in the peripheral circuit region are formed to have the same left and right widths based on the pick-up line of the active region.

도 4c를 참조하면, 상기 소자분리막용 트렌치(T) 내부의 기판(400) 표면 상에 측벽산화막(420)을 형성한 다음, 상기 측벽산화막(420)을 포함한 기판(400) 전면 상에 선형질화막(도시안됨)과 선형산화막(도시안됨)을 차례로 형성한다.Referring to FIG. 4C, a sidewall oxide film 420 is formed on a surface of the substrate 400 in the device isolation trench T, and then a linear nitride film is formed on the entire surface of the substrate 400 including the sidewall oxide film 420. (Not shown) and a linear oxide film (not shown) are formed in this order.

계속해서, 상기 선형산화막이 형성된 기판(400) 결과물 상에 상기 트렌치(T)를 완전히 매립하도록 소자분리막용 절연막으로서 SOD(Spin-On Dielectric)막(430)을 증착한다. 이어서, 상기 SOD막(430)이 경화되도록 기판(400) 결과물을 어닐링(Anealing)한다.Subsequently, a SOD (Spin-On Dielectric) film 430 is deposited as an insulating film for a device isolation layer so as to completely fill the trench T on the substrate 400 on which the linear oxide film is formed. Subsequently, the resultant of the substrate 400 is annealed to cure the SOD layer 430.

여기서, 상기 소자분리막용 트렌치(T)는 활성 영역의 픽-업 라인을 기준으로 좌우 넓이가 같도록 형성되었기 때문에 상기 SOD막(430)은 소자분리막용 트렌치(T)에서 비슷한 치밀도를 가지면서 증착되며, 따라서, 상기 어닐링 공정시 반도체 기판(400)에 비대칭적인 압축성 스트레스(Compressive Stress)가 인가되지 않는다.Here, since the trench T for the isolation layer is formed to have the same left and right widths based on the pick-up line of the active region, the SOD layer 430 has a similar density in the trench T for the isolation layer. As a result, asymmetric compressive stress is not applied to the semiconductor substrate 400 during the annealing process.

도 4d를 참조하면, 상기 하드마스크가 노출될 때까지 상기 SOD막(430)을 에치백(Etch Back), 또는, CMP(Chemical Mechanical Polishing)하여 평탄화시킨 후, 상기 하드마스크를 제거하여 활성 영역을 정의하는 소자분리막(440)을 형성한다.Referring to FIG. 4D, the SOD layer 430 is etched back, or chemical mechanical polishing (CMP) is planarized until the hard mask is exposed, and then the hard mask is removed to form an active region. A device isolation film 440 is defined.

도 5는 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 보여주기 위한 반도체 소자의 사진이다.5 is a photograph of a semiconductor device for showing a device isolation film of a semiconductor device according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 반도체 기판의 주변회로 지역에서 활성 영역의 픽-업 라인을 기준으로 좌우 넓이가 같은 소자분리막을 형성하면, 하여 상기 활성 영역 좌우의 압축 응력 차이가 없으므로 상기 기판에 비대칭적인 압축성 스트레스가 인가되는 것을 방지할 수 있으며, 이를 통해, 주변회로 지역의 일부 영역에 국부적으로 반도체 기판 내의 균형이 깨져서 스태킹 불량(Stacking Fault)이 발생하는 것을 방지할 수 있다.As shown in FIG. 5, when the device isolation layer having the same left and right widths is formed in the peripheral circuit region of the semiconductor substrate with respect to the pick-up line of the active region, there is no difference in compressive stress between the left and right sides of the active region, thereby asymmetrical with the substrate. It is possible to prevent the application of the compressive stress, which can prevent the stacking fault from occurring because the balance in the semiconductor substrate is locally broken in some regions of the peripheral circuit area.

또한, 본 발명은 상기 스태킹 불량을 방지함으로써 스태킹 불량이 발생한 부분을 경계로 반도체 기판의 일부 활성 영역이 수축되어 상기 활성 영역 간에 높이 차이가 발생하는 것을 억제할 수 있으므로, 소자분리막이 형성된 후에 활성 영역 부분의 기판 상에 패드질화막이 잔류되는 것을 방지할 수 있으며, 따라서, 반도체 소자의 전기적 특성을 향상시킬 수 있다.In addition, the present invention can suppress the occurrence of the height difference between the active regions by shrinking a part of the active region of the semiconductor substrate around the portion where the stacking failure occurs by preventing the stacking failure, so that the active region after the device isolation film is formed It is possible to prevent the pad nitride film from remaining on the portion of the substrate, thereby improving the electrical characteristics of the semiconductor element.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 반도체 기판에 인가되는 비대칭적인 압축성 스트레스로 인해 유발되는 스태킹 불량(Stacking Fault)을 방지할 수 있으며, 이를 통해, 반도체 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention can prevent a stacking fault caused by an asymmetric compressive stress applied to the semiconductor substrate, thereby improving the electrical characteristics of the semiconductor device.

Claims (3)

셀 지역 및 주변회로 지역으로 구획된 반도체 기판 내의 상기 지역들 각각에 활성 영역을 정의하기 위해 형성하는 반도체 소자의 소자분리막 형성방법으로서,A device isolation film forming method for a semiconductor device, the method comprising: forming an active region in each of the regions in a semiconductor substrate divided into a cell region and a peripheral circuit region, 상기 주변회로 지역에서의 소자분리막은 좌우의 소자분리막들 넓이를 서로 같게 형성하여 상기 활성 영역 좌우의 압축 응력 차이가 없도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The device isolation layer in the peripheral circuit region is formed so that the width of the left and right device isolation layers to be equal to each other so that there is no difference in the compressive stress between the left and right of the active region. 제 1 항에 있어서,The method of claim 1, 상기 주변회로 지역에서의 소자분리막은 상기 활성 영역의 픽-업 라인(Pick-Up Line)을 기준으로 좌우 넓이가 같도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And forming a device isolation film in the peripheral circuit area such that the device isolation film is formed to have the same left and right widths based on a pick-up line of the active region. 제 1 항에 있어서,The method of claim 1, 상기 소자분리막은 SOD(Spin-On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The device isolation film forming method of a semiconductor device, characterized in that formed by the SOD (Spin-On Dielectric) film.
KR1020070025194A 2007-03-14 2007-03-14 Method for forming isolation layer of semiconductor device KR20080084072A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070025194A KR20080084072A (en) 2007-03-14 2007-03-14 Method for forming isolation layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070025194A KR20080084072A (en) 2007-03-14 2007-03-14 Method for forming isolation layer of semiconductor device

Publications (1)

Publication Number Publication Date
KR20080084072A true KR20080084072A (en) 2008-09-19

Family

ID=40024494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070025194A KR20080084072A (en) 2007-03-14 2007-03-14 Method for forming isolation layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR20080084072A (en)

Similar Documents

Publication Publication Date Title
JP4836304B2 (en) Semiconductor device
KR100389031B1 (en) Method of fabricating semiconductor device having trench isolation structure
KR20070011828A (en) Semiconductor device having trench isolation prevented from divot, and manufacturing method thereof
KR100403627B1 (en) Trench isolation method
KR100564550B1 (en) a semiconductor device comprising a trench type isolation film and method for manufacturing the same
KR100278488B1 (en) Method for making a semiconductor device
KR20080084072A (en) Method for forming isolation layer of semiconductor device
KR20050028618A (en) Method for forming isolation layer of semiconductor device
US20090170276A1 (en) Method of Forming Trench of Semiconductor Device
KR100801733B1 (en) Method of fabricating the trench isolation layer having side oxides with a different thickness
KR19990006000A (en) Device Separation Method of Semiconductor Device
KR980012259A (en) Device isolation method of semiconductor device using trench
KR100733692B1 (en) Method of forming a isolation layer in semiconductor device
KR101046376B1 (en) Device Separating Method of Semiconductor Device
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR0172760B1 (en) Method of manufacturing element-isolating insulation film of semiconductor device
JP2009081453A (en) Semiconductor device
KR20030001875A (en) Method for forming isolation layer in semiconductor device
KR20030001965A (en) Method for fabricating semiconductor device
KR20060128152A (en) Method for manufacturing semiconductor device
KR20030001780A (en) Method for forming a isolation film
KR20030002815A (en) Method for fabricating semiconductor device
KR19980014189A (en) Device isolation method of semiconductor device
KR20060039650A (en) Method for forming element isolation layer of semiconductor device
KR19980082953A (en) Device Separator Formation Method Using LOCOS Process and Trench Process

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination