KR20080083487A - Method of fabricating a non-volatile memory cell - Google Patents

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Abstract

A method for manufacturing a non-volatile memory cell is provided to increase density of a polysilicon layer by implanting additionally an n type impurity into the floating gate layer including a doped polysilicon layer. A gate insulating layer(112) is formed on a semiconductor substrate(100). A buried impurity region(114) is formed by implanting selectively an impurity into a predetermined region of the semiconductor substrate. A tunnel insulating layer(116) is formed on the buried impurity region. A floating gate layer(120) is formed on the tunnel insulating layer. The floating gate layer is made of a silicon layer. A first dielectric layer(125) is formed on the floating gate layer. An n type impurity is implanted into the floating gate layer. A control gate layer is formed on the first dielectric layer.

Description

비휘발성 메모리 셀의 제조 방법{Method of fabricating a non-volatile memory cell}Method of fabricating a non-volatile memory cell

도 1 내지 도 2는 종래의 비휘발성 메모리 셀이 제조 방법을 설명하기 위한 단면도들이다. 1 to 2 are cross-sectional views illustrating a manufacturing method of a conventional nonvolatile memory cell.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 셀의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a nonvolatile memory cell.

데이터를 저장하는 데 사용되는 반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들에 공급되는 전력이 차단되는 경우에, 그들의 저장된 데이터가 소멸된다. 이에 반하여, 상기 비휘발성 메모리 소자들은 그들에 공급되는 전력이 차단될지라도, 그들의 저장된 데이터를 유지한다. 따라서, 상기 비휘발성 메모리 소자들, 예를 들면 EEPROM(Electrically Erasable and Programmable Read Only Memory) 소자들은 메모 리 카드 또는 이동통신 단말기(mobile telecommunication system) 등에 널리 사용되고 있다.Semiconductor memory devices used to store data may be classified into volatile memory devices or nonvolatile memory devices. The volatile memory devices lose their stored data when the power supplied to them is interrupted. In contrast, the nonvolatile memory devices retain their stored data even if the power supplied to them is interrupted. Therefore, the nonvolatile memory devices, for example, electrically erasable and programmable read only memory (EEPROM) devices are widely used in memory cards or mobile telecommunication systems.

상기 EEPROM 소자는 복수개의 메모리 셀들을 포함하고, 상기 EEPROM 셀들의 각각은 직렬 접속된 하나의 메모리 트랜지스터 및 하나의 선택 트랜지스터를 구비한다. 상기 메모리 트랜지스터는 반도체 기판 내에 형성된 n 형 소오스 영역 n 형의 매립 불순물 영역을 포함할 수 있다. 상기 매립 불순물 영역은 상기 소오스 영역 보다 높은 불순물 농도를 갖는다. 더 나아가서, 상기 메모리 트랜지스터는 상기 소오스 영역 및 상기 매립 불순물 영역 사이의 채널 영역 상에 차례로 적층된 부유게이트, 게이트 층간절연막 및 제어게이트 전극을 구비할 수 있다. 상기 부유게이트는 연장하여 상기 매립불순물 영역을 덮을 수 있다. 또한, 상기 부유게이트 및 상기 매립 불순물 영역 사이에 상기 게이트 절연막보다 얇은 터널 산화막이 개재될 수 있다. The EEPROM device includes a plurality of memory cells, each of the EEPROM cells having one memory transistor and one selection transistor connected in series. The memory transistor may include an n-type source region n-type buried impurity region formed in a semiconductor substrate. The buried impurity region has a higher impurity concentration than the source region. Furthermore, the memory transistor may include a floating gate, a gate interlayer insulating film, and a control gate electrode sequentially stacked on a channel region between the source region and the buried impurity region. The floating gate may extend to cover the buried impurity region. Further, a tunnel oxide film thinner than the gate insulating film may be interposed between the floating gate and the buried impurity region.

도 1 내지 도 2는 종래의 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다. 1 to 2 are cross-sectional views illustrating a conventional method of manufacturing a nonvolatile memory cell.

도 1을 참조하면, 반도체 기판(10) 내 활성 영역(미도시)을 정의하는 소자 분리막(미도시)이 형성될 수 있고, 상기 반도체 기판(10) 상에 게이트 절연막(12)을 형성한다. 상기 반도체 기판(10)의 소정 영역에 선택적으로 불순물을 이온 주입하여 매립 불순물 영역(14)을 형성한다. 상기 매립 불순물 영역(14)은 n+형 불순물로 이루어질 수 있다. 이어서, 상기 매립 불순물 영역(14)을 노출시키도록 상기 게이트 절연막(12)을 일부 식각한다. 상기 노출된 매립 불순물 영역(14) 상에 열산화 막으로 구성되는 터널 절연막(16)을 형성한다. 상기 터널 절연막(16)은 상기 게이트 절연막(12)보다 얇은 두께로 형성될 수 있다. Referring to FIG. 1, an isolation layer (not shown) defining an active region (not shown) in the semiconductor substrate 10 may be formed, and a gate insulating layer 12 is formed on the semiconductor substrate 10. The buried impurity region 14 is formed by selectively implanting impurities into a predetermined region of the semiconductor substrate 10. The buried impurity region 14 may be made of n + type impurities. Subsequently, the gate insulating layer 12 is partially etched to expose the buried impurity region 14. A tunnel insulating film 16 composed of a thermal oxide film is formed on the exposed buried impurity region 14. The tunnel insulating layer 16 may be formed to be thinner than the gate insulating layer 12.

다음으로, 상기 터널 절연막(16)을 갖는 상기 반도체 기판(10) 상에 부유 게이트막(20)을 증착한다. 상기 부유 게이트막(20)은 n형 불순물들(21)로 도핑된(doped) 폴리실리콘막으로 형성될 수 있다. 이어서, 상기 부유 게이트막(20) 상에 게이트 층간절연막(22) 및 제어 게이트막(24)을 차례로 형성한다. 상기 게이트 층간절연막(22)은 ONO막(silicon oxide/silicon nitride /silicon oxide layer;ONO layer)으로 형성될 수 있다. 상기 제어 게이트막(24)은 폴리실리콘막으로 형성될 수 있다. 상기 ONO막 및 상기 폴리실리콘막은 LPCVD 공정(Low Pressure Chemical Vapor Deposition)을 사용하여 형성될 수 있다. 이 경우에, 상기 LPCVD 공정은 고온으로 진행됨으로 인하여 상기 부유 게이트막(20) 내에 도핑된 n형 불순물들(21)이 인접한 막들로 확산될 수 있다. 그 결과, 상기 부유 게이트막(20)의 n형 불순물(21)의 농도는 감소된다. Next, the floating gate film 20 is deposited on the semiconductor substrate 10 having the tunnel insulating film 16. The floating gate layer 20 may be formed of a polysilicon layer doped with n-type impurities 21. Subsequently, a gate interlayer insulating film 22 and a control gate film 24 are sequentially formed on the floating gate film 20. The gate interlayer insulating layer 22 may be formed of an silicon oxide / silicon nitride / silicon oxide layer (ONO layer). The control gate layer 24 may be formed of a polysilicon layer. The ONO film and the polysilicon film may be formed using a low pressure chemical vapor deposition (LPCVD) process. In this case, since the LPCVD process proceeds to a high temperature, the n-type impurities 21 doped in the floating gate layer 20 may be diffused into adjacent layers. As a result, the concentration of the n-type impurity 21 in the floating gate film 20 is reduced.

도 2를 참조하면, 상기 제어 게이트막(24), 상기 게이트 층간절연막(22) 및 상기 부유 게이트막(20)을 연속적으로 패터닝하여 상기 터널 절연막(16) 및 이에 인접한 상기 게이트 절연막(12)을 덮는 메모리 게이트 패턴(26a) 및 상기 메모리 게이트 패턴(26a)에 인접한 선택 게이트 패턴(26b)을 형성할 수 있다. 상기 메모리 게이트 패턴(26a)은 위에서 차례로 적층된 제어 게이트 패턴(24a), 게이트 층간절연막 패턴(22a) 및 부유 게이트 패턴(20a)을 포함할 수 있다. 상기 선택 게이트 패턴(26b)은 위에서 차례로 적층된 상부 선택 게이트 패턴(24b), 게이트 층간절연막 패턴(22b), 하부 선택 게이트 패턴(20b)을 포함할 수 있다. 이어서, 상기 반도체 기판(10) 내에 제 1, 제 2 및 제 3 불순물 영역(30, 32 , 34)을 형성할 수 있다. 상기 제1 불순물 영역(30)은 상기 매립 불순물 영역(14)으로부터 이격되어 형성될 수 있다. 상기 제2 불순물 영역(32)은 상기 매립 불순물 영역(14)과 접하면서 형성될 수 있다. 상기 제3 불순물 영역(34)은 상기 선택 게이트 패턴(26b)에 인접하고 상기 제 2 불순물 영역(32)으로부터 이격되어 형성될 수 있다. Referring to FIG. 2, the tunnel insulating film 16 and the gate insulating film 12 adjacent thereto are formed by successively patterning the control gate film 24, the gate interlayer insulating film 22, and the floating gate film 20. A covering memory gate pattern 26a and a selection gate pattern 26b adjacent to the memory gate pattern 26a may be formed. The memory gate pattern 26a may include a control gate pattern 24a, a gate interlayer insulating layer pattern 22a, and a floating gate pattern 20a that are sequentially stacked on top of each other. The selection gate pattern 26b may include an upper selection gate pattern 24b, a gate interlayer insulating layer pattern 22b, and a lower selection gate pattern 20b stacked in order from above. Subsequently, first, second and third impurity regions 30, 32, and 34 may be formed in the semiconductor substrate 10. The first impurity region 30 may be formed to be spaced apart from the buried impurity region 14. The second impurity region 32 may be formed while contacting the buried impurity region 14. The third impurity region 34 may be formed adjacent to the selection gate pattern 26b and spaced apart from the second impurity region 32.

상술한 바와 같이, 상기 부유 게이트 패턴(20a)은 설계된 농도보다 감소된 불순물 농도를 가짐으로 인하여, 상기 부유 게이트 패턴(20a)과 상기 제어 게이트 패턴(24a) 사이에 유효 게이트 층간절연막의 정전용량은 불균일하게 나타난다. 예를 들어, 비휘발성 메모리 셀에서 소거 전압으로 음의 전압을 인가하는 경우에 상기 폴리실리콘막으로 형성된 부유 게이트 패턴(20a)의 표면에 정공들이 유기될 수 있다. 즉, 상기 부유 게이트 패턴(20a)의 표면에 공핍층이 형성될 수 있다. 이로 인하여, 상기 유효 게이트 층간절연막의 정전용량은 감소되어, 상기 비휘발성 메모리 셀의 신뢰성을 저하시킨다. As described above, since the floating gate pattern 20a has an impurity concentration that is less than the designed concentration, the capacitance of the effective gate interlayer insulating film between the floating gate pattern 20a and the control gate pattern 24a is reduced. Appear uneven. For example, when a negative voltage is applied as an erase voltage in a nonvolatile memory cell, holes may be induced on the surface of the floating gate pattern 20a formed of the polysilicon layer. That is, a depletion layer may be formed on the surface of the floating gate pattern 20a. As a result, the capacitance of the effective gate interlayer insulating film is reduced, thereby lowering the reliability of the nonvolatile memory cell.

본 발명이 이루고자 하는 기술적 과제는 부유 게이트와 제어 게이트 사이에 일정한 정전용량을 구비하여 신뢰성을 향상시키는 비휘발성 메모리 셀의 제조 방법을 제공함에 있다.An object of the present invention is to provide a method of manufacturing a nonvolatile memory cell having a constant capacitance between a floating gate and a control gate to improve reliability.

상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 비휘발성 메 모리 셀의 제조 방법이 제공된다. 상기 비휘발성 메모리 셀의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 반도체 기판의 소정 영역 내로 불순물을 선택적으로 주입하여 매립 불순물 영역을 형성한다. 상기 매립 불순물 영역 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 부유 게이트막을 형성하되, 상기 부유 게이트막은 실리콘막으로 형성된다. 상기 부유 게이트막 상에 제1 유전막을 형성한다. 상기 부유 게이트막에 대하여 n형 불순물을 주입한다. 상기 제1 유전막 상에 제어 게이트막을 형성한다. According to an aspect of the present invention for achieving the above technical problem, a method of manufacturing a nonvolatile memory cell is provided. The method for manufacturing the nonvolatile memory cell includes forming a gate insulating film on a semiconductor substrate. An impurity is selectively implanted into a predetermined region of the semiconductor substrate to form a buried impurity region. A tunnel insulating film is formed on the buried impurity region. A floating gate layer is formed on the tunnel insulating layer, and the floating gate layer is formed of a silicon layer. A first dielectric layer is formed on the floating gate layer. An n-type impurity is implanted into the floating gate film. A control gate layer is formed on the first dielectric layer.

본 발명의 몇몇 실시예에서, 상기 n형 불순물은 인(P) 또는 아세닉(As)일 수 있다. In some embodiments of the present invention, the n-type impurity may be phosphorus (P) or ethnic (As).

다른 실시예들에서, 상기 n형 불순물은 이온 주입법 또는 플라즈마 이온 주입법을 사용하는 주입될 수 있다. In other embodiments, the n-type impurity may be implanted using an ion implantation method or a plasma ion implantation method.

또 다른 실시예들에서, 상기 실리콘막은 n형 불순물로 도핑된 폴리실리콘막으로 형성될 수 있다. In still other embodiments, the silicon film may be formed of a polysilicon film doped with n-type impurities.

또 다른 실시예들에서, 상기 제1 유전막은 차례로 적층된 제1 실리콘 산화막 및 실리콘 질화막을 구비하도록 형성될 수 있다. 상기 제어 게이트막을 형성하기 전에 상기 제1 유전막 상에 제2 유전막을 형성하는 것을 더 포함하고, 상기 제2 유전막은 제2 실리콘 산화막으로 형성될 수 있다. In still other embodiments, the first dielectric layer may be formed to include a first silicon oxide layer and a silicon nitride layer that are sequentially stacked. The method may further include forming a second dielectric layer on the first dielectric layer before forming the control gate layer, wherein the second dielectric layer may be formed of a second silicon oxide layer.

또 다른 실시예들에서, 상기 터널 절연막은 열산화막으로 형성되되, 상기 열산화막은 상기 게이트 절연막보다 얇은 두께로 형성될 수 있다. In another embodiment, the tunnel insulating layer may be formed of a thermal oxide layer, and the thermal oxide layer may be formed to a thickness thinner than that of the gate insulating layer.

또 다른 실시예들에서, 상기 제어 게이트막, 상기 제1 유전막 및 상기 부유 게이트막을 차례로 패터닝하여 상기 터널 절연막 및 이에 인접한 상기 게이트 절연막을 덮는 메모리 게이트 패턴을 형성할 수 있다. 상기 메모리 게이트 패턴을 이온 주입 마스크로 사용하여 상기 반도체 기판 내로 불순물들을 이온 주입하여 상기 매립 불순물 영역으로부터 이격된 제1 불순물 영역 및 상기 매립 불순물 영역에 접하면서 제1 불순물 영역의 반대편에 위치하는 제2 불순물 영역을 형성할 수 있다. In example embodiments, the control gate layer, the first dielectric layer, and the floating gate layer may be sequentially patterned to form a memory gate pattern covering the tunnel insulating layer and the gate insulating layer adjacent thereto. Impurities are implanted into the semiconductor substrate by using the memory gate pattern as an ion implantation mask so as to contact the buried impurity region with a first impurity region spaced from the buried impurity region and a second opposite to the first impurity region Impurity regions can be formed.

또 다른 실시예들에서, 상기 제어 게이트막, 상기 제1 유전막 및 상기 부유 게이트막을 차례로 패터닝하여 상기 터널 절연막 및 이에 인접한 상기 게이트 절연막을 덮는 메모리 게이트 패턴 및 상기 메모리 게이트 패턴에 인접한 선택 게이트 패턴을 형성할 수 있다. 상기 메모리 게이트 패턴 및 상기 선택 게이트 패턴을 이온 주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물들을 이온 주입하여 상기 메모리 게이트 패턴에 인접하면서 상기 매립 불순물 영역으로부터 이격된 제1 불순물 영역, 상기 매립 불순물 영역과 접하면서 상기 메모리 게이트 패턴 및 상기 선택 게이트 패턴사이에 위치하는 제2 불순물 영역 및 상기 선택 게이트 패턴에 인접하면서 상기 제2 불순물 영역으로부터 이격된 제3 불순물 영역을 형성할 수 있다. In example embodiments, the control gate layer, the first dielectric layer, and the floating gate layer may be sequentially patterned to form a memory gate pattern covering the tunnel insulating layer and the gate insulating layer adjacent thereto, and a selection gate pattern adjacent to the memory gate pattern. can do. Impurities are implanted into the semiconductor substrate using the memory gate pattern and the selection gate pattern as ion implantation masks, the first impurity region adjacent to the memory gate pattern and spaced apart from the buried impurity region; A second impurity region positioned between the memory gate pattern and the selection gate pattern and a third impurity region adjacent to the selection gate pattern and spaced apart from the second impurity region may be formed.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. Also, an element or layer is referred to as "on" or "on" of another element or layer by interposing another layer or other element in the middle as well as directly above the other element or layer. Include all cases.

도 3 내지 도 6은 본 발명의 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with an embodiment of the present invention.

도 3을 참조하면, 반도체 기판(100) 내 활성 영역(미도시)을 정의하는 소자 분리막(미도시)이 형성될 수 있고, 상기 반도체 기판(100) 상에 게이트 절연막(112)을 형성한다. 상기 게이트 절연막(112)은 250Å 내지 350Å 정도의 두께를 갖는 실리콘 산화막 또는 실리콘 산질화막으로 형성될 수 있다. 상기 게이트 절연막(112)은 PECVD(Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(High Density Plasma-Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 등과 같은 공정에 의해 형성될 수 있다. Referring to FIG. 3, an isolation layer (not shown) defining an active region (not shown) in the semiconductor substrate 100 may be formed, and a gate insulating layer 112 is formed on the semiconductor substrate 100. The gate insulating layer 112 may be formed of a silicon oxide film or a silicon oxynitride film having a thickness of about 250 kV to about 350 kPa. The gate insulating layer 112 may be formed by a process such as Plasma Enhanced Chemical Vapor Deposition (PECVD), High Density Plasma-Chemical Vapor Deposition (HDP-CVD), or Chemical Vapor Deposition (CVD).

이어서, 상기 게이트 절연막(112) 상에 상기 게이트 절연막(112)의 일부를 노출시키는 제1 개구부(41)를 갖는 제1 마스크 패턴(40)을 형성할 수 있다. 상기 제1 마스크 패턴(40)은 하드 마스크 패턴으로 실리콘 질화막으로 이루어질 수 있다. 상기 제1 마스크 패턴(40)을 이온 주입 마스크로 하여 상기 제1 개구부(41)에 의해 한정되는 상기 반도체 기판(100) 내에 불순물 예를 들면, n형 불순물(42)을 이온 주입한다. 그 결과, 상기 제1 개구부(41)에 대응되는 상기 반도체 기판(100) 내에 매립 불순물 영역(114)을 형성한다. Subsequently, a first mask pattern 40 having a first opening 41 exposing a portion of the gate insulating layer 112 may be formed on the gate insulating layer 112. The first mask pattern 40 may be formed of a silicon nitride film as a hard mask pattern. An impurity, for example, an n-type impurity 42, is implanted into the semiconductor substrate 100 defined by the first opening 41 using the first mask pattern 40 as an ion implantation mask. As a result, buried impurity regions 114 are formed in the semiconductor substrate 100 corresponding to the first openings 41.

도 4를 참조하면, 상기 제1 마스크 패턴(40)을 제거한 후에, 상기 매립 불순물 영역(114)과 중첩되는 상기 게이트 절연막(112)의 일부가 노출되는 제2 개구부(46)를 갖는 제2 마스크 패턴(44)을 형성할 수 있다. 상기 제2 마스크 패턴(44)은 상기 제1 마스크 패턴(40)에서 사용된 막으로 이루어질 수 있다. 상기 제2 마스크 패턴(44)을 식각 마스크로 사용하여 상기 노출된 게이트 절연막(112)을 식각하여 상기 매립 불순물 영역(114)을 노출시키는 터널 윈도우(115)를 형성할 수 있다. 이 경우에, 상기 게이트 절연막(112)의 식각은 불산이 함유된 식각액 등을 사용하는 습식 식각으로 진행될 수 있다.Referring to FIG. 4, after removing the first mask pattern 40, a second mask having a second opening 46 through which a portion of the gate insulating layer 112 overlapping the buried impurity region 114 is exposed. Pattern 44 may be formed. The second mask pattern 44 may be formed of a film used in the first mask pattern 40. The exposed gate insulating layer 112 may be etched using the second mask pattern 44 as an etch mask to form a tunnel window 115 exposing the buried impurity region 114. In this case, etching of the gate insulating layer 112 may be performed by wet etching using an etchant containing hydrofluoric acid.

도 5를 참조하면, 상기 제2 마스크 패턴(44)을 제거한 후에, 상기 터널 윈도우(115)에 의해 노출된 상기 매립 불순물 영역(114) 상에 터널 절연막(116)을 형성한다. 상기 터널 절연막(116)은 산소 분위기에서 상기 반도체 기판(110)을 열산화시킴으로써 형성되는 열산화막일 수 있다. 상기 매립 불순물 영역(114) 상의 상기 열산화막 즉, 상기 터널 절연막(116)은 상기 게이트 절연막(112)보다 얇은 두께로 형성될 수 있다. Referring to FIG. 5, after removing the second mask pattern 44, a tunnel insulating layer 116 is formed on the buried impurity region 114 exposed by the tunnel window 115. The tunnel insulating layer 116 may be a thermal oxide layer formed by thermally oxidizing the semiconductor substrate 110 in an oxygen atmosphere. The thermal oxide film on the buried impurity region 114, that is, the tunnel insulating film 116 may be formed to have a thickness thinner than that of the gate insulating film 112.

이어서, 상기 터널 절연막(116)을 갖는 상기 반도체 기판(100) 상에 부유 게이트막(120)을 형성한다. 상기 부유 게이트막(120)은 라인 형상을 갖도록 형성될 수 있으며, 상기 부유 게이트막(120)은 도전막으로, 예컨대, 도핑된 폴리실리콘막(120)으로 형성될 수 있다. 도우프트(doped) 폴리실리콘막(120)의 경우 증착과 동시에 인시츄(in-situ)로 도핑하여 형성할 수 있다. 다른 실시예에서 , 비도핑된 폴리실리콘을 먼저 형성하고 이후에 불순물을 주입하여 도핑할 수도 있다. Subsequently, the floating gate layer 120 is formed on the semiconductor substrate 100 having the tunnel insulating layer 116. The floating gate layer 120 may be formed to have a line shape, and the floating gate layer 120 may be formed of a conductive layer, for example, a doped polysilicon layer 120. The doped polysilicon film 120 may be formed by doping in-situ simultaneously with deposition. In another embodiment, undoped polysilicon may be formed first and then doped by implanting impurities.

계속해서, 상기 부유 게이트막(120) 상에 제1 유전막(125)을 형성한다. 상기 제1 유전막(125)은 실리콘 산화막 및 실리콘 질화막의 조합으로 된 적층막이거나 고유전막으로 형성될 수 있다. 본 실시예에서, 상기 제1 유전막(125)은 아래부터 제1 실리콘 산화막(122) 및 실리콘 질화막(124)이 조합으로 된 적층막을 예로 들어 설명한다. 상기 제1 실리콘 산화막(122) 및 상기 실리콘 질화막(124)은 LPCVD 공정(Low Pressure Chemical Vapor Deposition)을 사용하여 형성될 수 있다. 이 경우에, 상술한 공정이 고온으로 진행되는 관계로 상기 도핑된 폴리실리콘막(120) 내에 n형 불순물(미도시)이 인접한 막으로 확산되어, 상기 도핑된 폴리실리콘막(120)의 불순물 농도가 감소된다. Subsequently, a first dielectric layer 125 is formed on the floating gate layer 120. The first dielectric layer 125 may be a laminated film made of a combination of a silicon oxide film and a silicon nitride film or may be formed of a high dielectric film. In the present embodiment, the first dielectric layer 125 will be described below using a laminated film including a combination of the first silicon oxide film 122 and the silicon nitride film 124 as an example. The first silicon oxide layer 122 and the silicon nitride layer 124 may be formed using a low pressure chemical vapor deposition (LPCVD) process. In this case, the n-type impurity (not shown) diffuses into the adjacent film in the doped polysilicon film 120 because the above-described process proceeds at a high temperature, so that the impurity concentration of the doped polysilicon film 120 is increased. Is reduced.

상기 제1 유전막(125)의 형성 과정 뿐만 아니라 이후 고온으로 수행되는 후속 공정으로 인해 발생되는 상기 불순물 농도의 감소를 방지하기 위해 상기 부유 게이트막(120)에 대하여 n형 불순물(48)을 주입한다. 상기 n형 불순물(48)은 인(P) 또는 아세닉(As)일 수 있으며, 이온 주입법 또는 플라즈마 이온 주입법을 사용하여 주입될 수 있다. An n-type impurity 48 is implanted into the floating gate layer 120 to prevent a decrease in the impurity concentration caused by not only the formation process of the first dielectric layer 125 but a subsequent process performed at a high temperature thereafter. . The n-type impurity 48 may be phosphorus (P) or arsenic (As), and may be implanted using an ion implantation method or a plasma ion implantation method.

도 6을 참조하면, 상기 실리콘 질화막(124) 상에 제2 유전막을 형성한다. 상기 제2 유전막은 제2 실리콘 산화막으로 형성될 수 있다. 상기 제2 실리콘 산화막은 상기 n형 불순물 주입 과정에서 발생된 상기 실리콘 질화막(124)의 손상을 제거할 수 있다. 상기 제2 실리콘 산화막은 LPCVD 공정을 사용하여 형성될 수 있다. 그 결과, 상기 제1 실리콘 산화막(122), 상기 실리콘 질화막(124) 및 상기 제2 실리콘 산화막을 포함하는 게이트 층간절연막이 형성된다. 다른 실시예에서, 상기 제2 유전막의 형성이 생략되거나, 상기 제2 유전막은 고유전막으로 형성될 수 있다. 이어서, 상기 제2 유전막 상에 제어 게이트막을 형성한다. 상기 제어 게이트막은 상기 부유 게이트막(120)과 동일한 도전막이거나 다른 도전막으로 이루어질 수 있다. 아울러, 상기 제어 게이트막이 폴리실리콘막으로 형성되는 경우에 상기 제어 게이트막은 상기 폴리실리콘막 상에 실리사이드막을 더 포함하도록 형성될 수 있다. Referring to FIG. 6, a second dielectric layer is formed on the silicon nitride layer 124. The second dielectric layer may be formed of a second silicon oxide layer. The second silicon oxide layer may remove the damage of the silicon nitride layer 124 generated during the n-type impurity implantation. The second silicon oxide film may be formed using an LPCVD process. As a result, a gate interlayer insulating film including the first silicon oxide film 122, the silicon nitride film 124, and the second silicon oxide film is formed. In another embodiment, the formation of the second dielectric layer may be omitted, or the second dielectric layer may be formed of a high dielectric layer. Subsequently, a control gate layer is formed on the second dielectric layer. The control gate layer may be formed of the same conductive layer as the floating gate layer 120 or a different conductive layer. In addition, when the control gate layer is formed of a polysilicon layer, the control gate layer may be formed to further include a silicide layer on the polysilicon layer.

이어서, 상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트막(120)을 연속적으로 패터닝하여 상기 터널 절연막(116) 및 이에 인접한 상기 게이트 절연막(112)을 덮는 메모리 게이트 패턴(130a) 및 상기 메모리 게이트 패턴(130a)에 인접한 선택 게이트 패턴(130b)을 형성할 수 있다. 상기 메모리 게이트 패턴(130a)은 위에서 차례로 제어 게이트 패턴(128a), 게이트 층간절연막 패턴(129a) 및 부유 게이트 패턴(120a)을 구비하도록 형성될 수 있다. 상기 선택 게이트 패턴(130b)은 위에서 차례로 상부 선택 게이트 패턴(128b), 게이트 층간절연막 패턴(129b), 하부 선택 게이트 패턴(120b)을 포함할 수 있다. 그리고, 상기 게이트 층간절연막 패턴들(129a, 129b)은 제1 실리콘 산화막(122a, 122b), 실리콘 질화막(124a, 124b) 및 제2 실리콘 산화막(126a, 126b)을 포함하는 ONO막(silicon oxide/silicon nitride /silicon oxide layer;ONO layer)일 수 있다. 또한, 상기 제어 게이트 패턴(128a) 및 상기 상부 선택 게이트 패턴(128b)은 상기 소자분리막(미도시)을 가로지르며 연장되어 각각 라인 형태의 센스 라인(미도시) 및 워드 라인(미도시)을 형성할 수 있다. 아울러, 상기 워드 라인 형성 이후에 버팅 콘택 공 정을 적용하여 상기 상부 및 하부 선택 게이트 패턴들(120b, 128b)을 연결하는 콘택을 형성할 수 있다. Next, the control gate layer, the gate interlayer insulating layer, and the floating gate layer 120 are successively patterned to cover the tunnel insulating layer 116 and the gate insulating layer 112 adjacent thereto, and the memory. The selection gate pattern 130b adjacent to the gate pattern 130a may be formed. The memory gate pattern 130a may be formed to include a control gate pattern 128a, a gate interlayer insulating layer pattern 129a, and a floating gate pattern 120a in order from the top. The select gate pattern 130b may include an upper select gate pattern 128b, a gate interlayer insulating layer pattern 129b, and a lower select gate pattern 120b in order from above. The gate interlayer insulating layer patterns 129a and 129b may include an ONO layer including first silicon oxide layers 122a and 122b, silicon nitride layers 124a and 124b, and second silicon oxide layers 126a and 126b. silicon nitride / silicon oxide layer (ONO layer). In addition, the control gate pattern 128a and the upper selection gate pattern 128b extend across the device isolation layer (not shown) to form sense lines (not shown) and word lines (not shown) in the form of lines, respectively. can do. In addition, after the word line is formed, a butt contact process may be applied to form a contact connecting the upper and lower selection gate patterns 120b and 128b.

이어서, 상기 반도체 기판(100) 내에 제1, 제2 및 제3 불순물 영역들(132, 134, 136)을 형성할 수 있다. 상기 불순물 영역들(132, 134, 136)은 상기 메모리 게이트 패턴(130a) 및 상기 선택 게이트 패턴(130b)을 이온 주입 마스크로 사용하여 n 형 불순물을 이온 주입하여 형성될 수 있다. 그 결과, 상기 제1 불순물 영역(132)은 상기 매립 불순물 영역(114)으로부터 이격되어 형성될 수 있다. 즉, 상기 제1 불순물 영역(132)은 메모리 트랜지스터(MT)의 소스 영역일 수 있다. 그리고, 상기 제2 불순물 영역(134)은 상기 매립 불순물 영역(114)과 접하면서 상기 메모리 게이트 패턴(130a)과 상기 선택 게이트 패턴(130b) 사이의 상기 반도체 기판(100) 내에 형성될 수 있다. 상기 제2 불순물 영역(134)은 상기 매립 불순물 영역(114)과 접하여 전기적으로 연결될 수 있다. 이러한 상기 제2 불순물 영역(134)은 상기 메모리 트랜지스터(MT)의 드레인 영역과 선택 트랜지스터(ST)의 소스 영역을 겸할 수 있다. 상기 제3 불순물 영역(136)은 상기 선택 게이트 패턴(130b)에 인접하고 상기 제 2 불순물 영역(134)으로부터 이격되어 형성되며, 상기 선택 트랜지스터(ST)의 드레인 영역일 수 있다.  Subsequently, first, second and third impurity regions 132, 134, and 136 may be formed in the semiconductor substrate 100. The impurity regions 132, 134, and 136 may be formed by ion implanting n-type impurities using the memory gate pattern 130a and the selection gate pattern 130b as an ion implantation mask. As a result, the first impurity region 132 may be formed to be spaced apart from the buried impurity region 114. That is, the first impurity region 132 may be a source region of the memory transistor MT. The second impurity region 134 may be formed in the semiconductor substrate 100 between the memory gate pattern 130a and the selection gate pattern 130b while being in contact with the buried impurity region 114. The second impurity region 134 may be electrically connected to the buried impurity region 114. The second impurity region 134 may serve as a drain region of the memory transistor MT and a source region of the selection transistor ST. The third impurity region 136 is formed adjacent to the selection gate pattern 130b and spaced apart from the second impurity region 134 and may be a drain region of the selection transistor ST.

다음으로, 상기 메모리 게이트 패턴(130a) 및 상기 선택 게이트 패턴(130b)의 양측에 스페이서들(131)을 형성할 수 있다.Next, spacers 131 may be formed on both sides of the memory gate pattern 130a and the selection gate pattern 130b.

본 발명의 실시예에 의할 경우, 상기 부유 게이트막(120)에 n형 불순물을 추가로 주입시킴으로써 비휘발성 메모리 셀에서 프로그램/소거 동작을 위한 전압 인 가시 상기 부유 게이트 패턴(120a)에 공핍층의 생성을 최소화할 수 있다. 이에 따라, 상기 부유 게이트 패턴(120a)과 상기 제어 게이트 패턴(128a) 사이에 유효 게이트 층간절연막의 정전용량은 일정한 값을 갖는다. 따라서, 상기 비휘발성 메모리 셀의 신뢰성을 향상시킬 수 있다. According to an exemplary embodiment of the present invention, an n-type impurity is further injected into the floating gate layer 120 to deplete the visible floating gate pattern 120a as a voltage for program / erase operation in a nonvolatile memory cell. Minimize the generation of Accordingly, the capacitance of the effective gate interlayer insulating film has a constant value between the floating gate pattern 120a and the control gate pattern 128a. Therefore, the reliability of the nonvolatile memory cell can be improved.

상술한 바와 같이 본 발명에 따르면, 도핑된 폴리실리콘막을 포함하는 부유게이트막에 대하여 추가로 n형 불순물을 주입함으로써 고온으로 진행되는 후속 공정으로 인하여 상기 부유 게이트막 내에 감소된 불순물의 농도를 증가시킬 수 있다. 그 결과, 비휘발성 메모리 셀의 프로그램/소거 동작을 위한 전압 인가시 상기 부유 게이트 패턴의 공핍층의 생성을 최소화할 수 있다. 따라서, 상기 부유 게이트 패턴과 제어 게이트 패턴 사이의 유효 게이트 층간절연막의 정전용량은 일정한 값을 갖도록 형성될 수 있다. As described above, according to the present invention, an additional n-type impurity is injected into the floating gate film including the doped polysilicon film to increase the concentration of the impurity reduced in the floating gate film due to the subsequent process proceeding at high temperature. Can be. As a result, generation of a depletion layer of the floating gate pattern may be minimized when a voltage is applied for program / erase operation of a nonvolatile memory cell. Therefore, the capacitance of the effective gate interlayer insulating film between the floating gate pattern and the control gate pattern may be formed to have a constant value.

Claims (8)

반도체 기판 상에 게이트 절연막을 형성하고,Forming a gate insulating film on the semiconductor substrate, 상기 반도체 기판의 소정 영역 내로 불순물을 선택적으로 주입하여 매립 불순물 영역을 형성하고, Selectively implanting impurities into a predetermined region of the semiconductor substrate to form a buried impurity region, 상기 매립 불순물 영역 상에 터널 절연막을 형성하고, Forming a tunnel insulating film on the buried impurity region, 상기 터널 절연막 상에 부유 게이트막을 형성하되, 상기 부유 게이트막은 실리콘막으로 형성되고,A floating gate layer is formed on the tunnel insulating layer, wherein the floating gate layer is formed of a silicon layer. 상기 부유 게이트막상에 제1 유전막을 형성하고,Forming a first dielectric layer on the floating gate layer, 상기 부유 게이트막에 대하여 n형 불순물을 주입하고, Implanting n-type impurities into the floating gate film, 상기 제1 유전막 상에 제어 게이트막을 형성하는 것을 포함하는 비휘발성 메모리 셀의 제조 방법.And forming a control gate layer on the first dielectric layer. 제 1 항에 있어서,The method of claim 1, 상기 n형 불순물은 인(P) 또는 아세닉(As)인 비휘발성 메모리 셀의 제조 방법. And the n-type impurity is phosphorus (P) or arsenic (As). 제 1 항에 있어서,The method of claim 1, 상기 n형 불순물은 이온 주입법 또는 플라즈마 이온 주입법을 사용하는 주입되는 비휘발성 메모리 셀의 제조 방법. And the n-type impurity is implanted using an ion implantation method or a plasma ion implantation method. 제 1 항에 있어서,The method of claim 1, 상기 실리콘막은 n형 불순물로 도핑된 폴리실리콘막으로 형성되는 비휘발성 메모리 셀의 제조 방법. And the silicon film is formed of a polysilicon film doped with n-type impurities. 제 1 항에 있어서,The method of claim 1, 상기 제1 유전막은 차례로 적층된 제1 실리콘 산화막 및 실리콘 질화막을 구비하도록 형성되되, 상기 제어 게이트막을 형성하기 전에 상기 제1 유전막 상에 제2 유전막을 형성하는 것을 더 포함하고, 상기 제2 유전막은 제2 실리콘 산화막으로 형성되는 비휘발성 메모리 셀의 제조 방법. The first dielectric layer is formed to include a first silicon oxide layer and a silicon nitride layer that are sequentially stacked, and further comprising forming a second dielectric layer on the first dielectric layer before forming the control gate layer. A method of manufacturing a nonvolatile memory cell formed of a second silicon oxide film. 제 1 항에 있어서, The method of claim 1, 상기 터널 절연막은 열산화막으로 형성되되, 상기 열산화막은 상기 게이트 절연막보다 얇은 두께로 형성되는 비휘발성 메모리 셀의 제조 방법.The tunnel insulating film is formed of a thermal oxide film, the thermal oxide film is a method of manufacturing a nonvolatile memory cell is formed to a thickness thinner than the gate insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제어 게이트막, 상기 제1 유전막 및 상기 부유 게이트막을 차례로 패터닝하여 상기 터널 절연막 및 이에 인접한 상기 게이트 절연막을 덮는 메모리 게이트 패턴을 형성하고, Patterning the control gate layer, the first dielectric layer, and the floating gate layer in order to form a memory gate pattern covering the tunnel insulating layer and the gate insulating layer adjacent thereto; 상기 메모리 게이트 패턴을 이온 주입 마스크로 사용하여 상기 반도체 기판 내로 불순물들을 이온 주입하여 상기 매립 불순물 영역으로부터 이격된 제1 불순물 영역 및 상기 매립 불순물 영역에 접하면서 제1 불순물 영역의 반대편에 위치하는 제2 불순물 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 셀의 제조 방법.Impurities are implanted into the semiconductor substrate by using the memory gate pattern as an ion implantation mask so as to contact the buried impurity region with a first impurity region spaced from the buried impurity region and a second opposite to the first impurity region A method of manufacturing a nonvolatile memory cell, further comprising forming an impurity region. 제 1 항에 있어서,The method of claim 1, 상기 제어 게이트막, 상기 제1 유전막 및 상기 부유 게이트막을 차례로 패터닝하여 상기 터널 절연막 및 이에 인접한 상기 게이트 절연막을 덮는 메모리 게이트 패턴 및 상기 메모리 게이트 패턴에 인접한 선택 게이트 패턴을 형성하고,Patterning the control gate layer, the first dielectric layer, and the floating gate layer in order to form a memory gate pattern covering the tunnel insulating layer and the gate insulating layer adjacent thereto, and a selection gate pattern adjacent to the memory gate pattern, 상기 메모리 게이트 패턴 및 상기 선택 게이트 패턴을 이온 주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물들을 이온 주입하여 상기 메모리 게이트 패턴에 인접하면서 상기 매립 불순물 영역으로부터 이격된 제1 불순물 영역, 상기 매립 불순물 영역과 접하면서 상기 메모리 게이트 패턴 및 상기 선택 게이트 패턴사이에 위치하는 제2 불순물 영역 및 상기 선택 게이트 패턴에 인접하면서 상기 제2 불순물 영역으로부터 이격된 제3 불순물 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 셀의 제조 방법. Impurities are implanted into the semiconductor substrate using the memory gate pattern and the selection gate pattern as ion implantation masks, the first impurity region adjacent to the memory gate pattern and spaced apart from the buried impurity region; And forming a second impurity region disposed between the memory gate pattern and the selection gate pattern while being in contact, and a third impurity region adjacent to the selection gate pattern and spaced apart from the second impurity region. Method of preparation.
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