KR20080081583A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 상기 제1 도전막 상에 발생된 전도성 파티클을 포함하는 상기 제1 도전막 상에 절연막을 형성하는 단계, 상기 절연막을 평탄화하는 단계, 상기 전도성 파티클이 절연성 파티클이 되도록 상기 절연막 및 상기 전도성 파티클에 불순물을 주입하는 단계, 및 불순물이 주입된 상기 절연막 상에 제2 도전막을 형성하는 단계를 포함함으로써, 전도성 파티클의 상부를 절연성 파티클로 바꿔줌에 따라 제1 도전막과 제2 도전막 간 전도성 파티클에 의한 단락을 방지하여 수율을 향상시킬 수 있다.
층간 절연막, 파티클, 질소 이온 주입, 실리콘 질화막, 단락

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming an inter layer dielectric in semiconductor device}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 제1 도전막
120 : 전도성 파티클 120a : 절연성 파티클
130 : 제1 절연막 130a : 제2 절연막
140 : 층간 절연막 150 : 제2 도전막
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 도전막 간 파티클(particle)에 의한 단락(short)을 방지할 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
일반적으로 반도체 제조 공정이란 웨이퍼를 대상으로 하여 목적하는 바에 따라 가공 처리하는 과정으로, 집적 회로를 제조함에 있어서는 여러가지 단위 공정의 반복이나 조합으로 이루어지게 된다.
특히, 이러한 여러가지 단위 공정 중 도전막이나 절연막과 같은 박막을 증착(deposition)하기 위한 공정을 수행한 후에는 웨이퍼 상에 다량의 파티클(particle)이 발생하게 된다.
따라서, 반도체 소자 제조 시 반도체 기판 상에 하부 도전막을 증착한 후 층간 절연막을 증착하고, 층간 절연막의 평탄화 공정을 수행한 다음 상부 도전막을 증착하는 공정을 순차적으로 진행할 때, 하부 도전막 상에 파티클이 발생하는 경우 상부 도전막과 단락이 발생하여 수율이 저하되는 문제점이 있다.
본 발명은 도전막 간 파티클(particle)에 의한 단락(short)을 방지할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은, 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 제1 도전막 상에 발생된 전도성 파티클을 포함하는 제1 도전막 상에 절연막을 형성하는 단계, 절연막을 평탄화하는 단계, 전도성 파티클이 절연성 파티클이 되도록 절연막 및 전도성 파티클에 불순물 을 주입하는 단계, 및 불순물이 주입된 절연막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기에서, 제1 도전막은 도프트 폴리실리콘막으로 형성된다. 전도성 파티클은 도프트 실리콘 파티클이다. 불순물은 질소를 도펀트로 사용하는 이온 주입 공정으로 주입한다. 이온 주입 공정은 1 내지 100KeV의 이온 주입 에너지와 1×1015 내지 1×1017ions/㎠의 도즈량으로 주입한다.
전도성 파티클은 불순물이 주입된 상부가 절연성 파티클로 변경된다. 절연막이 실리콘 산화막으로 형성될 경우 질소 이온이 주입된 절연막은 실리콘 산화질화막으로 변경된다. 제2 도전막은 도프트 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 제1 도전막(110)이 형성되며, 제1 도전막(110) 상에 전도 성 파티클(conductivity particle; 120)이 발생된 반도체 기판(100)이 제공된다. 제1 도전막(110)은 도프트 폴리실리콘막(doped polysilicon layer)으로 형성되며, 화학기상증착(Chemical Vapor Deposition; CVD) 방법, 예컨대 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 증착될 수 있다. 한편, 전도성 파티클(120)은 도프트 실리콘 파티클(doped silicon particle)로서, 폴리실리콘막으로 이루어지는 제1 도전막(110)을 증착하는 과정에서 발생된다.
도 1b를 참조하면, 전도성 파티클(120)이 발생된 제1 도전막(110) 상에 절연 물질을 증착하여 제1 절연막(130)을 형성한다. 제1 절연막(130)은 산화물 계열 또는 질화물 계열의 물질로 형성할 수 있다.
바람직하게, 제1 절연막(130)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SixNy)으로 형성한다. 제1 절연막(130)은 CVD 방법으로 형성할 수 있으며, 바람직하게 LPCVD 방법으로 형성할 수 있다. 본 발명에서는 제1 절연막(130)을 실리콘 산화막(SiO2)으로 형성하는 것으로 설명하기로 한다.
이때, 제1 절연막(130)은 전도성 파티클(120)을 포함하므로 전도성 파티클(120)이 발생된 영역의 제1 절연막(130)은 전도성 파티클(120)이 발생되지 않은 영역의 제1 절연막(130)과 전도성 파티클(120) 두께 만큼의 단차를 갖게 된다.
도 1c를 참조하면, 제1 절연막(130)을 평탄화한다. 평탄화는 후속으로 형성될 도전막(미도시)을 위해 제1 절연막(130)의 평탄도를 높이기 위하여 실시하는 것으로, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치 백(etchback) 공정으로 실시할 수 있다. 바람직하게, CMP 공정으로 실시한다.
도 1d를 참조하면, 제1 절연막(130) 및 전도성 파티클(120) 상에 불순물을 주입한다. 바람직하게, 불순물은 이온 주입 공정으로 실시한다.
구체적으로, 이온 주입 공정은 질소 도펀트(dopant)를 1 내지 100KeV의 이온 주입 에너지와 1×1015 내지 1×1017ions/㎠의 도즈량으로 주입한다. 바람직하게, 이온 주입 공정 시 5×1015 내지 1×1017ions/㎠의 도즈량으로 주입한다. 한편, 전도성 파티클(120)이 작을 경우 이온 주입 공정은 5 내지 15KeV의 이온 주입 에너지로 실시하는 것이 바람직하다.
도 1e를 참조하면, 상기한 도 1d와 같이 전도성 파티클(120)에 질소를 주입하기 위한 이온 주입 공정을 실시할 경우 질소 이온이 주입된 전도성 파티클(120), 즉, 도프트 실리콘 파티클(120)은 실리콘 질화막(SixNy)으로 이루어지는 절연성 파티클(120a)로 변경된다. 한편, 질소 이온이 주입된 제1 절연막(130)은 실리콘 산화질화막(SiON)으로 이루어지는 제2 절연막(130a)으로 변경된다.
이때, 이온 주입 에너지를 조절하여 제1 절연막(130) 및 전도성 파티클(120)의 일부 두께까지만 질소 이온을 주입하여 제1 도전막(110)과 접촉하는 영역에 전도성 파티클(120) 및 제1 절연막(130)을 일부 두께만큼 잔류시키고, 그 상부의 전도성 파티클(120) 및 제1 절연막(130)은 질소를 주입하여 실리콘 질화막의 절연성 파티클(120a)과 실리콘 산화질화막의 제2 절연막(130a)으로 변경시킨다. 이는 제1 도전막(110)에까지 질소 이온이 주입되어 제1 도전막(110)의 특성에 영향을 미치는 것을 방지하기 위함이다.
이렇듯, 도프트 실리콘 파티클과 같은 전도성 파티클(120)에 질소 이온이 주입됨에 따라 전도성 파티클(120)이 실리콘 질화막으로 바뀌어 절연성 파티클(120a)로 변경된다. 따라서, 제1 절연막(130), 절연성 파티클(120a) 및 제2 절연막(130a)은 모두 절연 특성을 갖으며, 이들은 층간 절연막(140)을 형성한다.
도 1f를 참조하면, 절연성 파티클(120a) 및 제2 절연막(130a) 상에 제2 도전막(150)을 형성한다. 제2 도전막(150)은 도프트 폴리실리콘막, 금속막 및 이들의 적층막으로 형성할 수 있다. 제2 도전막(150)을 도프트 폴리실리콘막으로 형성할 경우 CVD 방법, 바람직하게 LPCVD 방법으로 형성하고, 금속막으로 형성할 경우 물리기상증착(Physical Vapor Deposition; PVD) 방법, 바람직하게 스퍼터링(Sputtering) 방법으로 형성할 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에서는 전도성을 갖는 도프트 실리콘 파티클(120)의 상부에 질소 이온을 주입하여 도프트 실리콘 파티클(120)의 상부를 실리콘 질화막으로 바꾸어 절연성 파티클(120a)로 형성함으로써, 절연성 파티클(120a)을 통해 제1 도전막(110)과 제2 도전막(150) 간 단락(Short)을 방지할 수 있고, 이를 통해 수율을 향상시킬 수 있다.
본 발명에서는 설명의 편의를 위하여, 제1 절연막을 실리콘 산화막으로 한정하여 설명하였으나, 실리콘 질화막으로 형성할 경우 질소 이온이 주입된 전도성의 도프트 실리콘 파티클은 실리콘 질화막(SixNy)으로 바뀌어 절연성 파티클로 변경되고, 질소 이온이 주입된 제1 절연막은 증착 초기와 똑같이 실리콘 질화막(SixNy)으 로 유지된다. 이때에도, 이온 주입 에너지를 조절하여 제1 도전막에는 질소가 주입되지 않도록 전도성 파티클의 상부에만 질소를 주입하며, 이를 통해 제1 도전막과 제2 도전막 간 전도성 파티클에 의한 단락을 방지할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 제1 도전막 상에 발생된 전도성 파티클을 포함하는 절연막을 형성한 후 전도성 파티클에 불순물을 주입하여 전도성 파티클의 상부를 절연성 파티클로 변경함으로써, 절연성 파티클을 통해 절연막 상에 형성되는 제2 도전막과 제1 도전막 간 전도성 파티클에 의한 단락을 방지하여 수율을 향상시킬 수 있다.

Claims (9)

  1. 제1 도전막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전막 상에 발생된 전도성 파티클을 포함하는 상기 제1 도전막 상에 절연막을 형성하는 단계;
    상기 절연막을 평탄화하는 단계;
    상기 전도성 파티클이 절연성 파티클이 되도록 상기 절연막 및 상기 전도성 파티클에 불순물을 주입하는 단계; 및
    불순물이 주입된 상기 절연막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 도프트 폴리실리콘막으로 형성되는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 전도성 파티클은 도프트 실리콘 파티클인 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 불순물은 질소를 도펀트로 사용하는 이온 주입 공정으로 주입하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 4 항에 있어서,
    상기 이온 주입 공정은 1 내지 100KeV의 이온 주입 에너지로 실시하는 반도체 소자의 층간 절연막 형성 방법.
  6. 제 4 항에 있어서,
    상기 이온 주입 공정은 1×1015 내지 1×1017ions/㎠의 도즈량을 주입하는 반도체 소자의 층간 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 전도성 파티클은 상기 불순물이 주입된 상부가 절연성 파티클로 변경되는 반도체 소자의 층간 절연막 형성 방법.
  8. 제 1 항에 있어서,
    상기 절연막이 실리콘 산화막으로 형성될 경우 질소 이온이 주입된 상기 절연막은 실리콘 산화질화막으로 변경되는 반도체 소자의 층간 절연막 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2 도전막은 도프트 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성하는 반도체 소자의 층간 절연막 형성 방법.
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