KR20080077446A - 액정 표시 장치 및 표시판 - Google Patents

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Abstract

본 발명은 액정 표시 장치에 관한 것이다. 상기 액정 표시 장치는 복수의 화소를 구비하는 표시판부, 그리고 상기 표시판부에 집적되어 있고, 데이터를 기억하는 기억 장치를 포함한다. 상기 기억 장치를 리셋 신호와 복수의 클록 신호를 입력 받고, 복수의 트랜지스터와 복수의 시프트 레지스터를 구비한다.
액정표시장치, 기억장치, 롬, 시프트레지스터

Description

액정 표시 장치 및 표시판 {LIQUID CRYSTAL DISPLAY AND DISPLAY PANEL}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3a 및 도 3b는 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이다.
도 4는 본 발명의 한 실시예에 따른 기억 장치의 블록도이다.
도 5는 본 발명의 한 실시예에 따른 기억 장치에 인가되는 신호들의 타이밍도이다.
본 발명은 액정 표시 장치 및 표시판에 관한 것이다.
일반적인 액정 표시 장치(liquid crystal display, LCD)는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압 을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.
이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 화소별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.
이러한 액정 표시 장치 중에서, 특히 핸드폰과 같은 중소형 표시 장치는 외부와 내부에 각각 표시판부를 구비하는 이른바 듀얼 표시 장치가 활발히 개발 중이다.
이러한 듀얼 표시 장치는 내부에 장착되는 주 표시판부, 외부에 장착되는 부 표시판부, 외부로부터의 입력 신호를 전달하는 배선이 구비된 구동 가요성 인쇄 회로 기판(flexible printed circuit film, FPC), 구동 FPC와 주 표시판부 사이에 위치한 주 FPC, 주 표시판부와 부 표시판부 사이에 위치한 보조 FPC, 그리고 이들을 제어하기 위한 통합 칩(integrated chip)을 포함한다.
통합 칩은 주 표시판부와 부 표시판부를 제어하기 신호 및 구동 신호를 생성하며, 주로 주 표시판부에 COG(chip on glass) 형태로 장착되어 있으며, 구동 FPC는 외부의 장치와 액정 표시 장치를 연결한다는 의미에서 인터페이스 FPC로도 불린 다.
한편, 제작 업체, 제작 연도, 또는 간단한 표시판 정보 등에 관한 데이터를 이러한 액정 표시 장치에 기억하기 위해, 롬(ROM)(read only memory)과 같은 저장 장치를 사용한다.
이런 저장 장치는 별도의 IC(integrated circuit)로 제작되어 통합 칩처럼 COG 형태로 주 표시판부에 장착하거나 통합 칩 내부에 실장된다.
하지만, 별도의 IC로 제작하여 이용할 경우, 액정 표시 장치의 제작 비용이증가하고 IC를 구동하기 위한 별도의 구동 전압이 필요하다.
또한 통합 칩 내부에 저장 장치를 실장할 경우, 칩 크기가 증가하고 역시 별도의 구동 전원이 필요하다
따라서 본 발명이 이루고자 하는 기술적 과제는 비용 증가 없이 필요한 정보를 기억하는 기억 장치를 표시 장치에 형성하는 것이다.
본 발명의 한 실시예에 따른 액정 표시 장치는 복수의 화소를 구비하는 표시판부, 그리고 상기 표시판부에 집적되어 있고, 데이터를 기억하는 기억 장치를 포함한다.
상기 기억 장치는 상기 리셋 신호를 인가 받기 위한 제1 핀과 상기 데이터 출력 단자에 연결되어 있는 제2 핀을 포함하는 것이 좋다.
상기 제1 및 제2 클록 신호는 SPI에 이용되는 클록 신호에 기초하여 생성될 수 있거나, CPU I/F에 이용되는 기록/읽기(W/R) 신호에 기초하여 생성될 수 있다.
상기 액정 표시 장치는 상기 화소에 게이트 신호를 인가하고, 적어도 두 개의 제3 및 제3 클록 신호를 입력 받는 게이트 구동부를 더 포함할 수 있다. 이때, 상기 제1 및 제2 클록 신호는 상기 제3 및 제4 클록 신호에 기초하여 생성될 수 있다.
상기 표시판부는 제1 표시판부와 상기 제1 표시판부의 크기보다 작은 크기를 갖는 제2 표시판부를 포함하고, 상기 기억 장치는 상기 제1 표시판부에 집적되는 것이 좋다.
상기 제1 및 제2 클록 신호의 위상은 서로 반대인 것이 바람직하다.
본 발명의 다른 실시예에 따른 표시판은 복수의 게이트선, 복수의 데이터선, 상기 게이트선과 상기 데이터선에 연결되어 있는 복수의 화소, 그리고 데이터를 기억하는 기억 장치를 포함한다.
상기 기억 장치는 제1 전압 또는 제2 전압에 입력 단자가 연결되어 있고 데이터 출력 단자에 출력 단자가 연결되어 있는 복수의 트랜지스터, 그리고 리셋 신호와 적어도 두 개의 제1 및 제2 클록 신호를 인가받고 상기 트랜지스터의 입력 단자에 각각 연결되어 있는 복수의 시프트 레지스터를 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이며, 도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300), 게이트 구동부(gate driver)(400), 데이터 구동부(data driver)(500), 계조 전압 생성부(gray voltage generator)(800) 및 신호 제어부(signal controller)(600)를 포함한다.
도 1를 참고하면, 액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(signal line)(G1-Gn, D1-Dm, S1-S3), 신호선(G1-Gn, D1-Dm)에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX), 및 신호선(S1, S2)에 연결되어 있는 기억장치(710)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.
신호선(G1-Gn, D1-Dm, S1-S3)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 전압을 전달하는 복수의 데이터선(D1-Dm)를 포함한다. 또한 신호선(S1-S3)은 리셋 신호를 인가받는 리셋 신호 입력선(S1), 데이터를 출력하는 데이터 출력선(S2), 신호 제어부(600) 등에 필요한 제어 신호나 데이터를 인가하는 복수의 신호선(S3)를 포함한다.
게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.
각 화소(PX), 예를 들면 i번째(i=1, 2, …, n) 게이트선(Gi)과 j번째(j=1, 2, …, m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.
액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며, 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선(Gi-1)과 중첩되어 이루어질 수 있다.
기억 장치(710)는 리셋 신호 입력단(S1)을 통해 인가되는 리셋 신호에 따라 동작하여 이미 기억되어 있는 디지털 데이터를 데이터 출력선(S2)를 통해 외부로 출력한다. 본 실시예에서, 기억 장치(710)는 롬(ROM)일 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있 다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 둘 수도 있다.
액정 표시판 조립체(300)에는 적어도 하나의 편광자(도시하지 않음)가 구비되어 있다.
한편, 도 3a 및 도 3b에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 주 표시판부(300M)와 부 표시판부(300S)의 두 개의 표시판부를 가지며, 각 표시판부(300M, 300S)는 표시 영역(310M, 310S)을 정의하는 블랙 매트릭스(320M, 320S)를 포함한다. 화소(PX)와 신호선(G1-Gn, D1-Dm, S1-S3)의 대부분은 표시 영역(310M, 310S) 내에 위치한다. 상부 표시판(200)은 하부 표시판(100)보다 크기가 작아서 하부 표시판(100)의 일부 영역이 노출되며 이 영역으로 데이터선(D1-Dm)이 연장되어 데이터 구동부(500)와 연결된다.
주 표시판부(300M)와 부 표시판부(300S)는 보조 FPC(680S)를 통하여 서로 연결되어 있고, 주 표시판부(300M)의 아래쪽에는 주 FPC(680M)가 부착되어 있으며 주 FPC(680)는 구동 FPC(650)에 부착된다.
주 FPC(680M)에는 리셋 신호 입력선(S1)에 연결되는 리셋 신호 입력 배선(L1), 데이터 출력선(S2)에 연결되는 데이터 출력 배선(L2), 복수의 신호선(S3)에 각각 연결되는 복수의 신호선 배선(L3)이 형성되어 있다.
이들 주 FPC(680M)에 형성되어 있는 복수의 배선(L1-L3)은 각 접점(C1-C3)를 통해 각각 리셋 신호 입력선(S1), 데이터 출력선(S2), 신호선(S3)에 연결된다. 이때, 리셋 신호 입력선(S1), 데이터 출력선(S2) 및 신호선(S3)의 각 끝 부분과 리셋 신호 입력 배선(L1), 데이터 출력 배선(L2) 및 신호선 배선(L3)의 각 끝 부분에 패드가 형성되어 있고 이들 패드의 접촉으로 접점(C1-C3)이 형성될 수 있다.
도 3a와 도 3b에서 구동 FPC(650)는 또한 인터페이스(interface) FPC라 불리는 것으로, 신호를 전달하기 위한 배선(도시하지 않음)과 그 끝 부분에는 패드(도시하지 않음)가 구비되어 있다. 이미 설명한 것처럼, 구동 FPC(650)의 패드와 접촉하는 주 및 보조 FPC(680M, 680S)와 각 표시판부(300M, 300S)에도 패드가 구비되어 있으며, 결합시 부 표시판부(300S)가 위치하는 절개부(690)가 형성되어 있다.
구동 FPC(650)의 패드, 주 및 보조 FPC(680M, 680S)의 패드와 각 표시판부(300M, 300S)의 패드를 서로 전기적으로 연결하기 위하여 납땜으로 연결하거나 이방성 도전막(anisotropic conductive film, ACF)을 사용할 수 있다.
다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 전체 계조 전압 또는 한정된 수효의 계조 전압(앞으로 "기준 계조 전압"이라 한다)을 생성한다. (기준) 계조 전압은 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함할 수 있다.
게이트 구동부(400)는 일렬로 배열되어 있으며 있으며 게이트선(G1-Gn)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터로서, 주사 시 작 신호(STV), 복수의 클록 신호 및 게이트 오프 전압(Voff)이 입력되어, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)과 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 전압으로서 데이터선(D1-Dm)에 인가한다. 그러나 계조 전압 생성부(800)가 계조 전압을 모두 제공하는 것이 아니라 한정된 수효의 기준 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 전압을 분압하여 원하는 데이터 전압을 생성한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
신호 제어부(600), 게이트 구동부(400), 데이터 구동부(500) 및 계조 전압 생성부(800)는 도 3a에 도시한 것처럼 하나의 통합 칩(700)으로 구현되어 COG(chip on glass) 방식으로 주 표시판부(300M)에 장착되어 있다.
통합 칩(700)은 입력부(660)를 통하여 외부로부터 신호를 입력받고 처리한 신호를 구동 FPC(650)에 구비된 배선을 통하여 주 표시판부(300M) 및 부 표시판부(300S)에 공급한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신 호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 아날로그 데이터 전압의 전압 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극 성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.
화소(PX)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 화소(PX)는 영상 신호(DAT)의 계조가 나타내는 휘도를 표시한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다.
한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
기억 장치(710)에 기억된 데이터는 이에 연결된 장치(도시하지 않음)의 요구에 따라 판독된다.
도 4 및 도 5를 참고로 하여, 본 발명의 한 실시예에 따른 기억 장치(710)에 대하여 좀더 상세하게 설명한다.
도 4는 본 발명의 한 실시예에 따른 기억 장치의 블록도이고, 도 5는 본 발명의 한 실시예에 따른 기억 장치에 인가되는 신호들의 타이밍도이다.
도 4에 도시한 것처럼, 기억 장치(710)는 복수의 트랜지스터(Tr)와 트랜지스터(Tr)에 각각 연결되어 있는 복수의 시프트 레지스터(SR)를 포함한다.
트랜지스터(Tr)는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 해당 시프트 레지스터(SR)의 출력단자에 각각 연결되어 있고, 입력 단자는 제1 전압(VCC)나 제2 전압(VSS)에 연결되어 있으며, 출력 단자는 데이터 출력 단자(RDO)에 연결되어 있다. 복수의 트랜지스터(Tr)의 입력 단자와 전압(VCC, VSS)과의 연결은 기억 장치(710)에 기억되는 데이터의 값에 따라 정해진다.
복수의 시프트 레지스터(SR) 중 첫 번째 시프트 레지스터(SR)와 마지막 시프 트 레지스터(SR)의 연결관계만 상이하고 그 사이에 연결된 시프트 레지스터(SR)의 연결은 서로 동일하다. 즉 입력 단자(IN)는 바로 전단의 출력 단자(Q2)와 연결되어 있고 클록 단자(CK)는 제1 클록 신호(RCK)나 제2 클록 신호(RCKB) 중 하나를 인가 받으며, 출력 단자(Q1)는 대응하는 트랜지스터(Tr)의 입력 단자에 연결되어 있다. 도 4에 도시한 것처럼, 홀수 번째 시프트 레지스터(SR)의 클록 단자(CK)는 제1 클록 신호(RCK)에 연결되어 있고 짝수 번째 시프트 레지스터(SR)의 클록 단자(CK)는 제2 클록 신호(RCKB)에 연결되어 있지만, 이에 한정되지 않고 예를 들어 이와는 반대로 연결될 수 있다.
반면, 첫 번째 시프트 레지스터(SR)는 입력 단자(IN)가 리셋 신호(RST)에 연결되어 있고, 마지막 시프트 레지스터(SR)는 출력 단자(Q2)는 어디에도 연결되어 있지 않다. 이것만 제외하면 첫 번째 및 마지막 시프트 레지스터(SR)의 나머지 단자들의 연결 관계는 나머지 시프트 레지스터(SR)의 연결 관계와 같다.
이들 트랜지스터(Tr)와 시프트 레지스터는 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적된다.
제1 및 제2 클록 신호(RCK, RCKB)는 고레벨 전압(h1)과 저레벨 전압(l1)을 갖고, 이들의 위상은 서로 반대이다. 리셋 신호(RST) 또한 고레벨 전압(h2)과 저레벨 전압(l2)을 갖는다.
제1 전압(VCC)의 크기는 제2 전압(VSS)의 크기보다 크고, 제1 전압(VCC)는 고레벨 전압으로 논리값 "1"에 대응하고, 제2 전압(VSS)는 저레벨 전압으로 논리값 "0"에 대응한다.
이때, 제1 및 제2 전압(VCC, VSS)는 외부에서 별도로 입력받지 않고 통합 칩(700)에서 이용되는 전압을 이용할 수 있다.
또한 액정 표시 장치가 SPI(serial peripheral interface)를 이용하는 경우, SPI에 인가되는 클록 신호를 이용하여 제1 및 제2 클록 신호(RCK, RCKB)를 생성할 수 있고, CPU 인터페이스(CPU I/F)를 이용하는 경우 기록/읽기(W/R) 신호를 이용하여 제1 및 제2 클록 신호(RCK, RCKB)를 생성할 수 있다. 또한, 이와는 달리, 게이트 신호는 생성하기 위해 게이트 구동부(400)에 인가되는 클록 신호를 이용하여 제1 및 제2 클록 신호(RCK, RCKB)를 생성할 수 있다. 결국, 기억 장치(710)에 이용되는 제1 및 제2 클록 신호(RCK, RCKB)는 외부로부터 별도로 인가 받지 않고 액정 표시 장치에서 이용되는 내부 신호를 이용하여 생성할 수 있으므로, 기억 장치(710)에는 리셋 신호 입력선(S1)을 통해 리셋 신호(RST)를 입력받고 데이터 출력선(S2)에 데이터 출력 단자(RDO)를 연결하여 데이터를 출력하므로, 리셋 신호 입력선(S1)과 데이터 출력선(S2)을 위한 두 개의 핀(pin)이 필요하다.
이러한 기억 장치(710)의 동작은 다음과 같다.
도 5에 도시한 것처럼, 리셋 신호(RST)가 고레벨 전압(h2)을 생성하여 첫 번째 시프트 레지스터(SR)의 입력 단자(IN)에 인가되면, 첫 번째 시프트 레지스터(SR)가 동작하여 제1 클록 신호(RCK)가 고레벨 전압(h1)을 출력할 때 출력 단자(Q1, Q2)로 고레벨 전압을 대응하는 첫 번째 트랜지스터(Tr)에 인가한다. 이때 출력 단자(Q1, Q2)에서 출력되는 고레벨 전압의 지속 시간은 클록 신호(RCK, RCKB)의 펄스폭과 실질적으로 같다.
이로 인해, 첫 번째 트랜지스터(Tr)가 턴온되어 입력 단자로 인가되는 해당 전압, 예를 들어 제1 전압(VCC)이 데이터 출력 단자(RDO)에 전달되므로, 논리적으로 "1"의 값이 출력된다.
이때, 출력 단자(Q2)에서 출력되는 고레벨 전압은 그 다음 단인 두 번째 시프트 레지스터(SR)의 입력 단자(IN)로 인가되어 캐리 신호(carry signal)의 역할을 한다.
이로 인해, 두 번째 시프트 레지스터(SR)가 동작하여 제2 클록 신호(RCKB)가 고레벨 전압(h1)을 출력하는 동안 출력 단자(Q1, Q2)로 고레벨 전압을 출력하여 해당 트랜지스터(Tr)를 턴온시킨다. 트랜지스터(Tr)의 턴온 동작에 에 의해 해당 전압, 예를 들어 제2 전압(VSS)이 데이터 출력 단자(RDO)에 전달되어 논리적으로 "0"의 값이 출력된다.
이러한 시프트 레지스터(SR)의 동작에 의해, 첫 번째 시프트 레지스터(SR)에서부터 마지막 시프트 레지스터(SR)가 순차적으로 동작하여 해당 트랜지스터(Tr)를 차례로 턴온시키고, 이로 인해, 턴온된 트랜지스터(Tr)의 입력 단자로 인가되는 제1 전압(VCC) 또는 제2 전압(VSS)이 순차적으로 데이터 출력 단자(RDO)로 출력된다.
도 4에서, 데이터 출력 단자(RDO)를 통해 출력되는 데이터의 값, 즉, 기억 장치(710)에 기억된 데이터는 "1011…01"이다.
이때, 바로 인접한 시프트 레지스터(SR)의 동작이 서로 중첩 등과 같은 오동작으로 인해, 부정확한 데이터가 데이터 출력 단자(RDO)로 출력되는 것을 방지하기 위해, 기억 장치(710)는 데이터 인에이블 신호(DE)에 동기하여 데이터를 출력할 수 있다.
이와 같이, 제작 업체, 제작 연도, 또는 간단한 표시판 정보 등에 관한 데이터를 액정 표시 장치에 기억할 때, 액정 표시판 조립체 상에 기억 장치를 액정 표시판 조립체 상에 집적한다. 이때 동작에 필요한 클록 신호는 액정 표시 장치에서 이용되는 신호를 이용하여 생성되므로, 신호의 입출력을 위한 핀 수가 줄어든다.
이로 인해, 별도의 기억 장치를 제작하여 액정 표시판 조립체 상에 실장하거나 통합 칩 등에 내장할 필요가 없으므로 제조 비용이 줄어들고, 통합 칩의 크기 증가로 인한 문제가 줄어든다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 복수의 화소를 구비하는 표시판부, 그리고
    상기 표시판부에 집적되어 있고, 데이터를 기억하는 기억 장치
    를 포함하고,
    상기 기억 장치는 제1 전압 또는 제2 전압에 입력 단자가 연결되어 있고 데이터 출력 단자에 출력 단자가 연결되어 있는 복수의 트랜지스터, 그리고
    리셋 신호와 적어도 두 개의 제1 및 제2 클록 신호를 인가받고 상기 트랜지스터의 입력 단자에 각각 연결되어 있는 복수의 시프트 레지스터
    를 포함하는 액정 표시 장치.
  2. 제1항에서,
    상기 기억 장치는 상기 리셋 신호를 인가 받기 위한 제1 핀과 상기 데이터 출력 단자에 연결되어 있는 제2 핀을 포함하는 액정 표시 장치.
  3. 제2항에서,
    상기 제1 및 제2 클록 신호는 SPI에 이용되는 클록 신호에 기초하여 생성되는 액정 표시 장치.
  4. 제2항에서,
    상기 제1 및 제2 클록 신호는 CPU I/F에 이용되는 기록/읽기(W/R) 신호에 기초하여 생성되는 액정 표시 장치.
  5. 제2항에서,
    상기 액정 표시 장치는 상기 화소에 게이트 신호를 인가하고, 적어도 두 개의 제3 및 제3 클록 신호를 입력 받는 게이트 구동부를 더 포함하고,
    상기 제1 및 제2 클록 신호는 상기 제3 및 제4 클록 신호에 기초하여 생성되는 액정 표시 장치.
  6. 제2항에서,
    상기 표시판부는 제1 표시판부와 상기 제1 표시판부의 크기보다 작은 크기를 갖는 제2 표시판부를 포함하고,
    상기 기억 장치는 상기 제1 표시판부에 집적되어 있는 액정 표시 장치.
  7. 제1항에서,
    상기 제1 및 제2 클록 신호의 위상은 서로 반대인 액정 표시 장치.
  8. 복수의 게이트선,
    복수의 데이터선,
    상기 게이트선과 상기 데이터선에 연결되어 있는 복수의 화소, 그리고
    데이터를 기억하는 기억 장치
    를 포함하고,
    상기 기억 장치는,
    제1 전압 또는 제2 전압에 입력 단자가 연결되어 있고 데이터 출력 단자에 출력 단자가 연결되어 있는 복수의 트랜지스터, 그리고
    리셋 신호와 적어도 두 개의 제1 및 제2 클록 신호를 인가받고 상기 트랜지스터의 입력 단자에 각각 연결되어 있는 복수의 시프트 레지스터
    를 포함하는 표시판.
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