KR20080076509A - Semiconductor device employing a semiconductor plug as a shared contact structure and methods of fabricating the same - Google Patents

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KR20080076509A KR1020070016526A KR20070016526A KR20080076509A KR 20080076509 A KR20080076509 A KR 20080076509A KR 1020070016526 A KR1020070016526 A KR 1020070016526A KR 20070016526 A KR20070016526 A KR 20070016526A KR 20080076509 A KR20080076509 A KR 20080076509A
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진유승
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삼성전자주식회사
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Abstract

A semiconductor device employing a semiconductor plug as a shared contact structure and fabricating method thereof are provided to prevent flow of leakage current through a junction of low concentration node impurity region in case of applying reverse bias is applied between a shared semiconductor plug and a semiconductor substrate. A semiconductor device employing a semiconductor plug as a shared contact structure comprises gate electrodes(120t',120t"), node impurity regions(125a,125b), a shared semiconductor plug(140), and metal silicide layers(150). The gate electrode is formed on a semiconductor substrate(105). The node impurity region is formed adjacent to the gate electrode in the semiconductor substrate. The shared semiconductor plug covers a first region of the gate electrode and the node impurity region near the first region, connecting the gate electrode with the node impurity electrode electrically. The metal silicide layer is formed on the gate electrode, the surface of the shared semiconductor plug, and the surface of the node impurity region. The shared semiconductor plug is formed through a selective epitaxial growth.

Description

반도체 플러그를 공유콘택 구조체로 채택하는 반도체 소자 및 그의 제조방법들{Semiconductor device employing a semiconductor plug as a shared contact structure and methods of fabricating the same}Semiconductor device employing a semiconductor plug as a shared contact structure and methods of fabricating the same

도 1은 금속 플러그를 공유콘택 구조체로 채택하는 종래의 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional semiconductor device employing a metal plug as a shared contact structure.

도 2는 본 발명에 따른 공유콘택 구조체를 채택하는 반도체 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device employing a shared contact structure according to the present invention.

도 3 내지 도 8은 본 발명에 따른 공유콘택 구조체를 채택하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 3 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device employing a shared contact structure according to the present invention.

본 발명은 반도체 소자 및 그의 제조방법들에 관한 것으로, 상세하게는, 반도체 플러그를 공유콘택 구조체로 채택하는 반도체 소자 및 그의 제조방법들을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and methods of manufacturing the same, and more particularly, to a semiconductor device employing a semiconductor plug as a shared contact structure and a method of manufacturing the same.

반도체 기억소자들 중에 에스램(SRAM; Static Random Access Memory)은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다. Static random access memory (SRAM) among semiconductor memory devices has advantages of low power consumption and fast operation speed compared to DRAM. Therefore, SRAM is widely used in cache memory devices or portable appliances of computers.

에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다. 상기 씨모스 에스램 셀은 다시 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀 및 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)로 분류된다. There are two main types of unit cells in SRAM. One is a high load resistor SRAM cell that adopts high resistance as a load device, and the other is a CMOS SRAM cell which employs a PMOS transistor as a load device. The CMOS SRAM cell adopts a thin film transistor SRAM cell which adopts a thin film transistor (TFT) stacked on a semiconductor substrate as a load element and a bulk transistor formed on the semiconductor substrate as a load element. Is classified as a bulk CMOS SRAM cell.

상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들, 한 쌍의 전송 트랜지스터들 및 한 쌍의 부하 트랜지스터들로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들 및 한 쌍의 전송 트랜지스터들은 모두 엔모스(NMOS) 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들은 모두 피모스(PMOS) 트랜지스터들일 수 있다. 상기 제1 부하 트랜지스터의 드레인 영역, 상기 제1 구동 트랜지스터의 드레인 영역, 및 상기 제1 전송 트랜지스터의 소오스 영역은 제1 노드에 해당한다. The CMOS SRAM cell includes a pair of driving transistors, a pair of transfer transistors, and a pair of load transistors. Here, the pair of driving transistors and the pair of transfer transistors are all NMOS transistors, whereas the pair of load transistors are all PMOS transistors. A drain region of the first load transistor, a drain region of the first driving transistor, and a source region of the first transfer transistor correspond to a first node.

또한, 상기 제2 부하 트랜지스터의 드레인 영역, 상기 제2 구동 트랜지스터의 드레인 영역, 및 상기 제2 전송 트랜지스터의 소오스 영역은 제2 노드에 해당한다. 상기 제1 및 제2 노드들은 스토리지 노드 역할을 한다. 상기 제1 구동 트랜지스터의 게이트 전극 및 상기 제1 부하 트랜지스터의 게이트 전극은 제1 공유콘택 구조체를 통하여 상기 제2 노드와 접속될 수 있다. 또한, 상기 제2 구동 트랜지스 터의 게이트 전극 및 상기 제2 부하 트랜지스터의 게이트 전극은 제2 공유콘택 구조체를 통하여 상기 제1 노드와 접속될 수 있다. 또한, 상기 제1 및 제2 전송 트랜지스터들의 게이트 전극들은 워드라인(WL)과 접속된다. 상기 제1 부하 트랜지스터의 드레인 영역은 상기 제1 노드를 경유하여 상기 제1 구동 트랜지스터의 드레인 영역과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터의 드레인 영역은 제2 노드를 경유하여 상기 제2 구동 트랜지스터의 드레인 영역과 전기적으로 접속된다.The drain region of the second load transistor, the drain region of the second driving transistor, and the source region of the second transfer transistor correspond to a second node. The first and second nodes serve as storage nodes. The gate electrode of the first driving transistor and the gate electrode of the first load transistor may be connected to the second node through a first shared contact structure. In addition, the gate electrode of the second driving transistor and the gate electrode of the second load transistor may be connected to the first node through a second shared contact structure. In addition, gate electrodes of the first and second transfer transistors are connected to a word line WL. The drain region of the first load transistor is electrically connected to the drain region of the first driving transistor via the first node. Similarly, the drain region of the second load transistor is electrically connected to the drain region of the second driving transistor via the second node.

도 1은 금속 플러그를 공유콘택 구조체로 채택하는 종래의 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional semiconductor device employing a metal plug as a shared contact structure.

도 1을 참조하면, 반도체 기판(5)의 소정영역에 소자분리막(10)을 형성하여 활성영역을 한정한다. 상기 소자분리막(10)을 갖는 기판 상에 게이트 절연막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막을 패터닝하여 제1 및 제2 게이트 전극들(20t´, 20t˝)을 형성한다. 상기 게이트 도전막을 패터닝하는 동안 상기 게이트 절연막 역시 식각되어 상기 제1 및 제2 게이트 전극들(20t′, 20t˝) 하부에 각각 게1 및 제2 게이트 절연막들(15a, 15b)이 잔존할 수 있다. 상기 제1 게이트 전극(20t′)은 에스램 셀의 제1 구동 트랜지스터 및 제1 부하 트랜지스터가 공유하는 제1 공통 게이트 전극일 수 있다. 상기 제2 게이트 전극(20t˝)은 상기 에스램 셀의 제2 구동 트랜지스터 및 제2 부하 트랜지스터가 공유하는 제2 공통 게이트 전극일 수 있다.Referring to FIG. 1, an isolation region 10 is formed in a predetermined region of a semiconductor substrate 5 to define an active region. A gate insulating film and a gate conductive film are sequentially formed on the substrate having the device isolation film 10, and the first and second gate electrodes 20t 'and 20t' are formed by patterning the gate conductive film. During the patterning of the gate conductive layer, the gate insulating layer may also be etched so that the first and second gate insulating layers 15a and 15b may remain under the first and second gate electrodes 20t 'and 20t', respectively. . The first gate electrode 20t ′ may be a first common gate electrode shared by the first driving transistor and the first load transistor of the SRAM cell. The second gate electrode 20t ′ may be a second common gate electrode shared by the second driving transistor and the second load transistor of the SRAM cell.

상기 제1 및 제2 게이트 전극들(20t′, 20t˝)을 이온주입 마스크로 사용하 여 상기 활성영역 내로 불순물 이온들을 주입하여 저농도 소오스/드레인 영역들(25)을 형성하고, 상기 제1 및 제2 게이트 전극들(20t′, 20t˝)의 측벽들 상에 스페이서들(27)을 형성한다. 상기 제1 및 제2 게이트 전극들(20t′, 20t˝)과 상기 스페이서들(27)을 이온주입 마스크들로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(30)을 형성한다. 상기 제1 및 제2 게이트 전극들(20t′, 20t˝) 사이의 상기 고농도 소오스/드레인 영역(30)은 에스램 셀의 제1 노드 또는 제2 노드에 해당할 수 있다.Impurity ions are implanted into the active region using the first and second gate electrodes 20t 'and 20t' as an ion implantation mask to form low concentration source / drain regions 25. Spacers 27 are formed on sidewalls of the second gate electrodes 20t 'and 20t'. High concentration source / drain regions 30 may be formed by implanting impurity ions into the active region using the first and second gate electrodes 20t ′ and 20t ′ and the spacers 27 as ion implantation masks. Form. The high concentration source / drain region 30 between the first and second gate electrodes 20t ′ and 20t ′ may correspond to a first node or a second node of an SRAM cell.

상기 고농도 소오스/드레인 영역들(30)을 갖는 기판 상에 절연막(35)을 형성하고, 상기 절연막(35)을 패터닝하여 상기 제1 게이트 전극(20t′)의 일부, 상기 제1 게이트 전극(20t′)의 측벽 상의 상기 스페이서(27)의 일부, 및 상기 게이트 전극들(20t′, 20t˝) 사이의 상기 고농도 소오스/드레인 영역((30)을 노출시키는 공유콘택 구조체홀(37)을 형성한다. 상기 공유콘택 구조체홀(37)을 형성하기 위한 식각 공정 동안 상기 노출된 스페이서(27)가 과도식각되어 상기 노출된 스페이서(27)의 일부(27′)가 잔존할 수 있다. 또한, 상기 공유콘택 구조체홀(37)을 형성하기 위한 식각 공정 동안 상기 스페이서 잔류물(27′)에 인접한 상기 소오스/드레인 영역들(25, 30)이 과도식각되어 액티브 피팅 영역(P)이 형성될 수 있다. 이어서, 상기 공유콘택 구조체홀(37) 내에 통상의 공정을 사용하여 금속 플러그, 예컨대 텅스텐 플러그(40)를 형성한다. 상기 텅스텐 플러그(40)는 상기 제1 게이트 전극(20t′)을 상기 제1 또는 제2 노드에 전기적으로 연결시킨다.An insulating film 35 is formed on the substrate having the high concentration source / drain regions 30, and the insulating film 35 is patterned to form part of the first gate electrode 20t ′, and the first gate electrode 20t. A shared contact structure hole 37 exposing a portion of the spacer 27 on the sidewall of ′ and the high concentration source / drain region 30 between the gate electrodes 20t ′, 20t ′. The exposed spacers 27 may be excessively etched during the etching process for forming the shared contact structure holes 37, so that a portion 27 ′ of the exposed spacers 27 may remain. During the etching process for forming the contact structure hole 37, the source / drain regions 25 and 30 adjacent to the spacer residue 27 ′ may be over-etched to form an active fitting region P. FIG. Subsequently, a common process is performed in the shared contact structure hole 37. To form a metal plug, such as tungsten plug 40. The tungsten plug 40 electrically connects the first gate electrode 20t 'to the first or second node.

상술한 바와 같이 종래의 기술에 따르면, 상기 공유콘택 구조체홀(37)을 형 성하는 동안 상기 액티브 피팅 영역(P)이 형성될 수 있다. 이 경우에, 상기 텅스텐 플러그(37)에 양의 전압이 인가되면, 상기 액티브 피팅 영역(P)을 통하여 노드 누설전류가 흐를 수 있다. 이러한 노드 누설전류는 에스램 셀의 오동작을 유발시킬 수 있다. As described above, according to the related art, the active fitting region P may be formed while forming the shared contact structure hole 37. In this case, when a positive voltage is applied to the tungsten plug 37, a node leakage current may flow through the active fitting region P. FIG. Such a node leakage current may cause malfunction of the SRAM cell.

본 발명이 이루고자 하는 기술적 과제는, 노드 누설전류의 흐름을 억제시키기에 적합한 공유콘택 구조체를 채택하는 반도체 소자를 제공하는 데 있다.An object of the present invention is to provide a semiconductor device employing a shared contact structure suitable for suppressing the flow of node leakage current.

본 발명이 이루고자 하는 다른 기술적 과제는, 노드 누설전류의 흐름을 억제시킬수 있는 공유콘택 구조체의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a shared contact structure that can suppress the flow of node leakage current.

상기 기술적 과제를 구현하기 위해서, 본 발명은 반도체 플러그를 공유콘택 구조체로 채택하는 반도체 소자 및 그의 제조방법들을 제공한다.In order to realize the above technical problem, the present invention provides a semiconductor device and a method of manufacturing the same that employs the semiconductor plug as a shared contact structure.

상기 공유콘택 구조체를 채택하는 반도체 소자는 반도체 기판 상에 제공된 게이트 전극을 포함한다. 상기 게이트 전극에 인접한 상기 반도체 기판 내에 노드불순물 영역이 제공된다. 상기 게이트 전극의 제1 영역 및 상기 제1 영역에 인접한 상기 노드불순물 영역을 공유 반도체 플러그로 덮는다. 상기 반도체 플러그는 상기 게이트 전극을 상기 노드불순물 영역에 전기적으로 연결시킨다. 상기 게이트 전극의 상부면, 상기 공유 반도체 플러그의 표면 및 상기 노드불순물 영역의 표면상에 금속 실리사이드막이 제공된다. A semiconductor device employing the shared contact structure includes a gate electrode provided on a semiconductor substrate. A node impurity region is provided in the semiconductor substrate adjacent the gate electrode. The first region of the gate electrode and the node impurity region adjacent to the first region are covered with a shared semiconductor plug. The semiconductor plug electrically connects the gate electrode to the node impurity region. A metal silicide film is provided on an upper surface of the gate electrode, a surface of the shared semiconductor plug, and a surface of the node impurity region.

상기 게이트 전극의 측벽들 상의 절연성 스페이서를 더 포함할 수 있다.The insulating spacer may further include insulating spacers on sidewalls of the gate electrode.

상기 게이트 전극의 측벽 및 상기 공유 반도체 플러그 사이에 스페이서 잔류물을 더 포함할 수 있다.The semiconductor device may further include a spacer residue between the sidewall of the gate electrode and the shared semiconductor plug.

상기 공유 반도체 플러그는 상기 노드불순물 영역과 동일한 도전형을 가질 수 있다.The shared semiconductor plug may have the same conductivity type as the node impurity region.

상기 반도체 플러그를 공유콘택 구조체을 채택하는 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극을 형성하는 것을 포함한다. 상기 게이트 전극을 갖는 기판 상에 절연성 스페이서막을 형성한다. 상기 스페이서막을 패터닝하여 상기 게이트 전극의 제1 영역 및 상기 제1 영역에 인접한 상기 반도체 기판을 노출시키는 공유 콘택홀을 형성한다. 상기 공유 콘택홀을 채우는 공유 반도체 플러그를 형성한다. 상기 스페이서막을 이방성 식각하여 상기 게이트 전극의 측벽 상에 스페이서를 형성한다. 상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 상기 게이트 전극에 인접한 상기 반도체 기판 내에 고농도 노드불순물 영역을 형성한다.A method of manufacturing a semiconductor device in which the semiconductor plug employs a shared contact structure includes forming a gate electrode on a semiconductor substrate. An insulating spacer film is formed on the substrate having the gate electrode. The spacer layer is patterned to form a shared contact hole exposing the first region of the gate electrode and the semiconductor substrate adjacent to the first region. A shared semiconductor plug is formed to fill the shared contact hole. The spacer layer is anisotropically etched to form spacers on sidewalls of the gate electrode. Impurity ions are implanted into the semiconductor substrate using the gate electrode and the spacer as ion implantation masks to form a high concentration node impurity region in the semiconductor substrate adjacent to the gate electrode.

상기 스페이서막을 형성하기 전에 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 상기 게이트 전극에 인접한 상기 반도체 기판 내에 저농도 노드불순물 영역을 형성할 수 있다.Before forming the spacer layer, impurity ions may be implanted into the semiconductor substrate by using the gate electrode as an ion implantation mask to form a low concentration impurity region in the semiconductor substrate adjacent to the gate electrode.

상기 공유 반도체 플러그는 선택적 에피택시얼 기술을 사용하여 형성할 수 있다.The shared semiconductor plug can be formed using selective epitaxial techniques.

상기 공유 반도체 플러그는 제1 도전형의 불순물로 도우핑시키어 형성할 수 있다. 상기 고농도 노드불순물 영역은 상기 제1 도전형과 동일한 도전형을 갖도록 형성될 수 있다.The shared semiconductor plug may be formed by doping with impurities of a first conductivity type. The high concentration node impurity region may be formed to have the same conductivity type as the first conductivity type.

상기 게이트 전극의 상부면, 상기 공유 반도체 플러그의 표면 및 상기 고농도 노드불순물 영역을 덮는 금속 실리사이드막을 형성할 수 있다.A metal silicide layer may be formed to cover an upper surface of the gate electrode, a surface of the shared semiconductor plug, and the high concentration node impurity region.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2는 본 발명에 따른 공유콘택 구조체를 채택하는 반도체 소자를 설명하기 위한 단면도이다. 상기 반도체 소자는 에스램 소자일 수 있다. 2 is a cross-sectional view illustrating a semiconductor device employing a shared contact structure according to the present invention. The semiconductor device may be an SRAM device.

도 2를 참조하면, 반도체 기판(105)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 제공된다. 상기 반도체 기판(105)은 P형 불순물 또는 N형 불순물 이온들로 도우핑된 기판일 수 있다. 상기 소자분리막(110)은 실리콘 옥사이드로 이루어질 수 있다. 상기 반도체 기판(105) 상에 상기 활성영역을 가로지르는 제1 게이트 전극(120t′) 및 제2 게이트 전극(120t˝)들이 제공된다. 상기 게이트 전극들(120t′, 120t˝)은 폴리실리콘으로 이루어질 수 있다. Referring to FIG. 2, an isolation layer 110 is provided to define an active region in a predetermined region of a semiconductor substrate 105. The semiconductor substrate 105 may be a substrate doped with P-type impurities or N-type impurity ions. The device isolation layer 110 may be formed of silicon oxide. First and second gate electrodes 120t 'and 120t' are disposed on the semiconductor substrate 105 to cross the active region. The gate electrodes 120t 'and 120t' may be made of polysilicon.

상기 제1 게이트 전극(120t′)은 상기 소자분리막(110)의 소정영역과 접촉해서 반도체 기판(105) 상에 위치할 수 있다. 이와는 달리, 상기 제2 게이트 전극(120t˝)은 상기 제1 게이트 전극(120t′) 및 상기 소자분리막(110)에 이격해서 상기 반도체 기판(105) 상에 위치할 수 있다. 상기 제1 게이트 전극(120t′) 및 상기 반도체 기판(105) 사이에 상기 반도체 기판(105) 및 상기 제1 게이트 전극(120t′)을 전기적으로 절연시키는 제1 게이트 절연막(115a)이 개재될 수 있다. 또한, 상기 제2 게이트 전극(120t˝) 및 상기 반도체 기판(105) 사이에 상기 제2 게이트 전극(120t˝) 및 상기 반도체 기판(105)을 절연시키는 제2 게이트 절연막(115b)이 개재될 수 있다. 상기 게이트 절연막들(115a, 115b)은 실리콘 옥사이드를 사용해서 이루어질 수 있다. The first gate electrode 120t ′ may be in contact with a predetermined region of the device isolation layer 110 and positioned on the semiconductor substrate 105. Alternatively, the second gate electrode 120t ′ may be positioned on the semiconductor substrate 105 spaced apart from the first gate electrode 120t ′ and the device isolation layer 110. A first gate insulating layer 115a may be interposed between the first gate electrode 120t 'and the semiconductor substrate 105 to electrically insulate the semiconductor substrate 105 and the first gate electrode 120t'. have. In addition, a second gate insulating layer 115b may be interposed between the second gate electrode 120t 'and the semiconductor substrate 105 to insulate the second gate electrode 120t' and the semiconductor substrate 105. have. The gate insulating layers 115a and 115b may be formed using silicon oxide.

상기 제1 게이트 전극(120t′)의 소정영역과 전기적으로 접촉할 수 있는 영역을 갖는 공유 반도체 플러그(140)가 제공된다. 상기 제1 게이트 전극(120t′)의 소정영역을 제1 영역이라 칭한다. 상기 제1 영역ㅇ은 상기 제1 게이트 전극(120t′)의 상면의 일부영역일 수 있고, 상기 상면의 일부영역 및 상기 소자분리막(110)과 이격되어 위치하는 제1 게이트 전극(120t′) 측벽의 일부영역에 연장되어 위치할 수도 있다. 상기 제1 영역 및 상기 소자분리막(110)과 이격되어 위치하는 제1 게이트 전극(120t′)의 측벽 사이에 스페이서 잔류물이 개재될 수도 있다. A shared semiconductor plug 140 having a region in electrical contact with a predetermined region of the first gate electrode 120t ′ is provided. The predetermined region of the first gate electrode 120t 'is called a first region. The first region may be a partial region of an upper surface of the first gate electrode 120t ', and a sidewall of the first gate electrode 120t' is spaced apart from the partial region of the upper surface and the device isolation layer 110. It may be extended to a partial region of the. A spacer residue may be interposed between the first region and sidewalls of the first gate electrode 120t ′ positioned to be spaced apart from the device isolation layer 110.

상기 공유 반도체 플러그(140)는 상기 제1 게이트 전극(120t′)의 제1 영역 및 상기 제1 영역에 인접하는 반도체 기판(105) 상면의 소정영역을 덮을 수 있다. 상기 공유 반도체 플러그(140)는 실리콘(Si)으로 이루어질 수 있다. 이 경우에, 상 기 공유 반도체 플러그(140)는 N형 불순물 또는 P형 불순물 이온들이 도우핑되어 이루어질 수도 있다. 본 발명의 일실시 예에서, 상기 공유 반도체 플러그(140)는 실리콘-저마늄(Si-Ge)으로 이루어 질 수 있다. 상기 제1 게이트 전극(120t′)은 상기 공유 반도체 플러그(140)가 위치하는 측벽과 대향하는 상기 제1 게이트 전극(120t′)의 측벽 상에 위치하는 제1 스페이서(130s′)를 가진다. 즉, 상기 제1 스페이서(130s′)는 소자분리막(110)과 접촉하는 제1 게이트 전극(120t′)의 측벽 상에 위치할 수 있다. 이와 동시에, 상기 제2 게이트 전극(120t˝)은 양 측벽들에 배치된 제2 스페이서들(130S˝)을 가질 수 있다. 제2 스페이서들(130S˝)은 제1 스페이서(130s′)와 동일한 물질로 이루어질 수 있다. The shared semiconductor plug 140 may cover a first region of the first gate electrode 120t ′ and a predetermined region of an upper surface of the semiconductor substrate 105 adjacent to the first region. The shared semiconductor plug 140 may be made of silicon (Si). In this case, the shared semiconductor plug 140 may be formed by doping N-type impurities or P-type impurity ions. In one embodiment of the present invention, the shared semiconductor plug 140 may be made of silicon germanium (Si-Ge). The first gate electrode 120t 'has a first spacer 130s' positioned on a sidewall of the first gate electrode 120t' facing the sidewall on which the shared semiconductor plug 140 is located. That is, the first spacer 130s ′ may be located on a sidewall of the first gate electrode 120t ′ that is in contact with the device isolation layer 110. At the same time, the second gate electrode 120t 'may have second spacers 130S' disposed on both sidewalls. The second spacers 130S ′ may be made of the same material as the first spacers 130s ′.

상기 게이트 전극들(120t′, 120t˝) 사이의 반도체 기판(105) 내에 제1 엘디디형 소오스/드레인 영역(147a)이 위치할 수 있다. 상기 제1 엘디디형 소오스/드레인 영역(147a)은 에스램 셀의 제1 노드불순물 영역 또는 제2 노드불순물 영역에 해당할 수 있다. 상기 제1 엘디디형 소오스/드레인 영역(147a)은 제1 저농도 노드불순물 영역(125a) 및 제1 고농도 노드불순물 영역(145a)으로 이루어질 수 있다. 상기 공유 반도체 플러그(140)의 하부 반도체 기판(105) 내에 위치하는 제1 저농도 노드불순물 영역(125a)은 상기 노출된 반도체 기판(105) 내에 위치하는 제1 고농도 노드불순물 영역(145a) 보다 얕은 깊이를 가질 수 있다. A first LED source / drain region 147a may be located in the semiconductor substrate 105 between the gate electrodes 120t ′ and 120t ′. The first LED type source / drain region 147a may correspond to the first node impurity region or the second node impurity region of the SRAM cell. The first LED type source / drain region 147a may include a first low concentration impurity region 125a and a first high concentration impurity region 145a. The first low concentration impurity region 125a in the lower semiconductor substrate 105 of the shared semiconductor plug 140 is shallower than the first high concentration impurity region 145a in the exposed semiconductor substrate 105. It can have

상기 제1 저농도 노드불순물 영역(125a)은 상기 제1 고농도 노드불순물 영역(145a)의 양쪽 가장자리에 접촉하고, 아울러 상기 게이트 전극들(120t′, 120t˝)의 측벽들 하부에 위치하는 반도체 기판(105) 내에 위치할 수 있다. 상기 제2 게이트 전극(120t˝)을 사이에 두고 제1 엘디디형 소오스/드레인 영역(147a)과 이격해서 상기 반도체 기판(105) 내에 제2 엘디디형 소오스/드레인 영역(147b)이 위치할 수 있다. 상기 제2 엘디디형 소오스/드레인 영역(147b) 또한 제2 저농도 노드불순물 영역(125b) 및 제2 고농도 노드불순물 영역(145b)으로 이루어진다. 상기 제2 저농도 노드불순물 영역(125b)은 상기 제1 엘디디형 소오스/드레인 영역(147a)과 멀어지는 방향의 상기 제2 게이트 전극(120t˝)의 측벽 하부의 반도체 기판(105) 내에 위치한다. 상기 제2 고농도 노드불순물 영역(145b)은 상기 제2 저농도 노드불순물 영역(125b)과 접촉해서 상기 반도체 기판(105) 내에 위치한다. 상기 제2 고농도 노드불순물 영역(145b)은 제2 저농도 노드불순물 영역(125b) 보다 두꺼운 두께로 이루어질 수 있다. 상기 저농도 노드불순물 영역들(125a, 125b)은 상기 고농도 노드불순물 영역들(145a, 145b)에 비해 낮은 불순물 이온농도를 가질 수 있다. The first low concentration impurity region 125a is in contact with both edges of the first high concentration impurity region 145a and is located under the sidewalls of the gate electrodes 120t 'and 120t'. 105). A second LED source / drain region 147b may be disposed in the semiconductor substrate 105 spaced apart from the first LED source / drain region 147a with the second gate electrode 120t ′ interposed therebetween. Can be. The second LED type source / drain region 147b also includes a second low concentration impurity region 125b and a second high concentration impurity region 145b. The second low concentration impurity region 125b is located in the semiconductor substrate 105 under the sidewall of the second gate electrode 120t 'in a direction away from the first LED source / drain region 147a. The second high concentration impurity region 145b is in contact with the second low concentration impurity region 125b and is located in the semiconductor substrate 105. The second high concentration node impurity region 145b may be thicker than the second low concentration impurity region 125b. The low concentration impurity regions 125a and 125b may have a lower impurity ion concentration than the high concentration impurity regions 145a and 145b.

상기 엘디디형 소오스/드레인 영역들(147a, 147b)은 N형 또는 P형 불순물 이온들로 도우핑된 영역일 수 있다. 좀 더 자세하게 설명하면, 상기 반도체 기판(105)이 P형 불순물 이온들로 도우핑된 기판일 때 상기 엘디디형 소오스/드레인 영역들(147a, 147b)의 각각은 N형 불순물 이온들로 도우핑된 영역일 수 있다. 이와는 달리, 상기 반도체 기판(105)이 N형 불순물 이온들로 도우핑된 기판일 때 상기 엘디디형 소오스/드레인 영역들(147a, 147b)의 각각은 P형 불순물 이온들로 도우핑된 영역일 수도 있다. 상기 공유 반도체 플러그(140)가 제공된 상기 제1 게이트 전극(120t′)의 측벽에 대향하는 측벽에 제1 스페이서(130s′)가 위치되고, 상기 제2 게이트 전극(120t˝)의 양측벽들에 제2 스페이서들(130s˝)이 위치된다. The LED source / drain regions 147a and 147b may be regions doped with N-type or P-type impurity ions. In more detail, each of the LED source / drain regions 147a and 147b is doped with N-type impurity ions when the semiconductor substrate 105 is a substrate doped with P-type impurity ions. It may be an area. Alternatively, when the semiconductor substrate 105 is a substrate doped with N-type impurity ions, each of the LED source / drain regions 147a and 147b may be a region doped with P-type impurity ions. It may be. First spacers 130s' are positioned on sidewalls opposite the sidewalls of the first gate electrode 120t 'provided with the shared semiconductor plug 140, and on both sidewalls of the second gate electrode 120t'. Second spacers 130s' are positioned.

상기 공유 반도체 플러그(140)에 인접한 제2 스페이서(130s˝)는 상기 제2 스페이서(130s˝)와 접촉하는 반도체 기판(105) 내에 위치하는 제1 고농도 노드불순물 영역(145a) 및 제1 저농도 노드불순물 영역(125a)과 접촉해서 위치할 수 있다. 상기 공유 반도체 플러그(140)에 멀어지는 방향에 위치한 상기 제2 스페이서(130s˝)는 제2 스페이서(130s˝)와 접촉하는 반도체 기판(105) 내에 위치하는 제2 고농도 노드불순물 영역(145b) 및 제2 저농도 노드불순물 영역(125b)과 중첩해서 위치할 수 있다. 상기 스페이서들(130s′, 130s˝)은 실리콘 나이트라이드를 사용해서 이루어질 수 있다. The second spacer 130s 'adjacent to the shared semiconductor plug 140 may have a first high concentration node impurity region 145a and a first low concentration node positioned in the semiconductor substrate 105 in contact with the second spacer 130s'. It may be located in contact with the impurity region 125a. The second spacer 130s 'disposed in a direction away from the shared semiconductor plug 140 may include the second high concentration node impurity region 145b and the first impurity region 145b positioned in the semiconductor substrate 105 in contact with the second spacer 130s'. 2 may overlap the low concentration impurity region (125b). The spacers 130s 'and 130s' may be formed using silicon nitride.

상기 제1 및 제2 게이트 전극들(120t′, 120t")의 상부면들, 상기 공유 반도체 플러그(140)의 표면 및 상기 제1 및 제2 엘디디형 소오스/드레인 영역들(147a, 147b)의 표면 상에 금속 실리사이드막(150)이 위치할 수 있다. 상기 금속 실리사이드막(150)은 상기 소자분리막(110) 및 상기 스페이서들(130s′, 130˝)을 노출시키면서 위치할 수 있다. 상기 금속 실리사이드막(150)은 니켈, 코발트, 탄탈륨 또는 타이타늄을 함유하는 실리사이드막일 수 있다. 상기 금속 실리사이드막(150)을 갖는 기판 상에 층간 절연막(155)이 위치할 수 있다. 상기 층간 절연막(155)을 관통하여 제1 게이트 전극(120t′)의 상면에 배치된 금속 실리사이드막(150)과 접촉하는 노드 플러그(160)가 위치할 수 있다. Top surfaces of the first and second gate electrodes 120t ′ and 120t ″, a surface of the shared semiconductor plug 140, and the first and second LED type source / drain regions 147a and 147b. The metal silicide layer 150 may be disposed on the surface of the metal silicide layer 150. The metal silicide layer 150 may be disposed while exposing the device isolation layer 110 and the spacers 130s ′ and 130 ′. The metal silicide layer 150 may be a silicide layer containing nickel, cobalt, tantalum, or titanium, and an interlayer insulating layer 155 may be disposed on a substrate having the metal silicide layer 150. The interlayer insulating layer 155 The node plug 160 may be positioned to contact the metal silicide layer 150 disposed on the top surface of the first gate electrode 120t ′.

상기 제1 게이트 전극(120t′) 및 상기 제1 엘디디형 소오스/드레인 영역(147a)은 상기 공유 반도체 플러그(140)를 통해서 서로 전기적으로 접속할 수 있다. 또한, 상기 제1 게이트 전극(120t′) 및 상기 제1 엘디디형 소오스/드레인 영역(147a)은 노드 플러그(160)를 통해서 외부와 전기적으로 접속할 수 있다.The first gate electrode 120t ′ and the first LED type source / drain region 147a may be electrically connected to each other through the shared semiconductor plug 140. In addition, the first gate electrode 120t 'and the first LED type source / drain region 147a may be electrically connected to the outside through the node plug 160.

다음으로, 본 발명에 따른 공유콘택 구조체를 채택하는 반도체 소자의 제조방법을 설명하기로 한다.Next, a method of manufacturing a semiconductor device employing a shared contact structure according to the present invention will be described.

도 3 내지 도 8은 본 발명에 따른 공유콘택 구조체를 채택하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 3 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device employing a shared contact structure according to the present invention.

도 3 및 도 4를 참조하면, 반도체 기판(105)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 반도체 기판(105)은 벌크 기판 또는 SOI(Silicon On Insulator) 기판일 수 있고, 상기 반도체 기판(105)은 P형 또는 N형 불순물 이온들로 도우핑된 기판일 수 있다. 상기 소자분리막(110)은 반도체 기판(105)을 선택적으로 식각하여 트렌치를 형성하고, 상기 트랜치를 채우는 실리콘 옥사이드와 같은 절연물질을 매립시켜 형성할 수 있다. 상기 활성영역 상에 차례로 게이트 절연층 및 게이트 도전층을 형성한다. 상기 게이트 절연층 및 상기 게이트 도전층을 패터닝하여 상기 활성영역의 상부를 가로지르는 제1 게이트 전극(120t′)을 형성한다. 상기 제1 게이트 전극(120t′)과 이격해서 상기 활성영역의 상부를 가로지르는 제2 게이트 전극(120t˝) 또한 형성된다. 3 and 4, the device isolation layer 110 defining the active region is formed in a predetermined region of the semiconductor substrate 105. The semiconductor substrate 105 may be a bulk substrate or a silicon on insulator (SOI) substrate, and the semiconductor substrate 105 may be a substrate doped with P-type or N-type impurity ions. The device isolation layer 110 may be formed by selectively etching the semiconductor substrate 105 to form a trench, and filling an insulating material such as silicon oxide filling the trench. A gate insulating layer and a gate conductive layer are sequentially formed on the active region. The gate insulating layer and the gate conductive layer are patterned to form a first gate electrode 120t 'that crosses an upper portion of the active region. A second gate electrode 120t ', which is spaced apart from the first gate electrode 120t' and crosses the upper portion of the active region, is also formed.

상기 게이트 전극들(120t′, 120t˝)을 이온주입 마스크로 하여 상기 활성영역 내에 제1 도전형의 불순물 이온들을 주입하여 저농도 노드불순물 영역들(125a, 125b)을 형성한다. 상기 제1 도전형의 불순물 이온은 N형 또는 P형 불순물 이온들일 수 있다. 상기 게이트 전극들(120t′, 120t˝) 및 상기 반도체 기판(105)을 덮 는 스페이서막(130a)을 형성한다. 상기 스페이서막(130a)은 화학기상증착(CVD; Chemical Vapor Deposition)법과 같은 당업자에게 잘 알려진 공정을 사용해서 형성될 수 있다. 상기 스페이서막(130a)은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서막(130a) 상에 상기 스페이서막(130a)의 소정영역을 노출시키는 개구부(137)를 갖는 포토레지스트 패턴(135)을 형성한다. Low concentration impurity regions 125a and 125b are formed by implanting impurity ions of a first conductivity type into the active region using the gate electrodes 120t 'and 120t' as an ion implantation mask. The impurity ions of the first conductivity type may be N-type or P-type impurity ions. A spacer layer 130a is formed to cover the gate electrodes 120t 'and 120t' and the semiconductor substrate 105. The spacer layer 130a may be formed using a process well known to those skilled in the art, such as a chemical vapor deposition (CVD) method. The spacer layer 130a may be formed of a silicon nitride layer. A photoresist pattern 135 having an opening 137 exposing a predetermined region of the spacer film 130a is formed on the spacer film 130a.

상기 개구부(137)는 소자분리막(110)과 이격하는 상기 제1 게이트 전극(120t′)의 상면의 소정영역을 덮는 스페이서막(130a)을 노출시키도록 형성될 수 있다. 아울러, 상기 개구부(137)는 상기 제1 저농도 노드불순물 영역(125a) 상에 형성된 상기 스페이서막(130a)의 소정영역을 노출시키도록 형성될 수 있다. The opening 137 may be formed to expose the spacer layer 130a covering a predetermined region of an upper surface of the first gate electrode 120t ′ spaced apart from the device isolation layer 110. In addition, the opening 137 may be formed to expose a predetermined region of the spacer layer 130a formed on the first low concentration impurity region 125a.

도 5 및 도 6을 참조하면, 상기 포토레지스트 패턴(135)을 식각 마스크로 사용하여 상기 노출된 스페이서막(130a)을 식각하여 상기 제1 게이트 전극(120t′)의 제1 영역 및 상기 제1 영역에 인접한 상기 제1 저농도 노드 불순물 영역(125a)의 일 부분을 노출시키는 공유 콘택홀을 형성한다. 상기 공유 콘택홀을 형성하기 위한 식각 공정이 이방성 식각공정인 경우에, 상기 공유 콘택홀에 의해 노출되는 제1 게이트 전극(120t′)의 측벽 상에 상기 스페이서막(130a)의 일 부분, 즉 스페이서 잔류물(도시하지 않음)이 잔존할 수 있고, 상기 제1 저농도 노드 불순물 영역(125a)은 과도식각되어 종래의 기술과 마찬가지로 액티브 피팅 영역(도시하지 않음)이 형성될 수 있다.Referring to FIGS. 5 and 6, the exposed spacer layer 130a is etched using the photoresist pattern 135 as an etch mask to form a first region and the first region of the first gate electrode 120t '. A shared contact hole is formed to expose a portion of the first low concentration impurity region 125a adjacent to the region. In the case where the etching process for forming the shared contact hole is an anisotropic etching process, a part of the spacer layer 130a, that is, a spacer, is formed on the sidewall of the first gate electrode 120t ′ exposed by the shared contact hole. A residue (not shown) may remain, and the first low concentration node impurity region 125a may be over-etched to form an active fitting region (not shown) as in the related art.

상기 공유 콘택홀을 형성한 후에 상기 포토레지스트 패턴(135)을 제거한다. 이어서, 상기 공유 콘택홀 내에 공유 반도체 플러그(140)을 형성한다. 상기 공유 반도체 플러그는 상기 공유 콘택홀에 의해 노출된 상기 제1 게이트 전극(120t′) 및 상기 제1 저농도 노드 불순물 영역(125a)을 씨드층으로 채택하는 선택적 에피택시얼 성장(SEG) 기술을 사용하여 형성할 수 있다. 또한, 상기 공유 반도체 플러그(140)는 인시투 도핑 기술을 사용하여 상기 제1 저농도 노드 불순물 영역(125a)과 동일한 도전형을 갖도록 형성될 수 있다. 이에 따라, 상술한 바와 같이 상기 공유 콘택홀을 형성하는 동안 상기 제1 저농도 노드 불순물 영역(125a) 내에 액티브 피팅 영역이 형성될지라도, 상기 공유 반도체 플러그(140) 및 상기 반도체 기판(105) 사이에 역 바이어스가 인가되는 경우에 상기 제1 저농도 노드 불순물 영역(125a)의 접합을 통하여 누설전류가 흐르는 것을 방지할 수 있다.After forming the shared contact hole, the photoresist pattern 135 is removed. Subsequently, a shared semiconductor plug 140 is formed in the shared contact hole. The shared semiconductor plug uses a selective epitaxial growth (SEG) technique that adopts the first gate electrode 120t 'and the first low concentration impurity region 125a exposed by the shared contact hole as a seed layer. Can be formed. In addition, the shared semiconductor plug 140 may be formed to have the same conductivity type as the first low concentration impurity region 125a by using an in-situ doping technique. Accordingly, even if an active fitting region is formed in the first low concentration impurity region 125a during the formation of the shared contact hole as described above, between the shared semiconductor plug 140 and the semiconductor substrate 105. When a reverse bias is applied, leakage current may be prevented from flowing through the junction of the first low concentration node impurity region 125a.

계속해서, 상기 스페이서막(130a′)을 이방성 식각하여 제1 및 제2 게이트 전극들(120t′, 120t")의 측벽들 상에 각각 제1 및 제2 스페이서들(130′, 130")을 형성한다. 이 경우에, 상기 공유 반도체 플러그(140)는 이방성 식각공정을 수행하는 동안 식각 데미지를 받을 수 있다. 따라서, 상기 이방성 식각공정을 수행하기 전에, 상기 공유 반도체 플러그(140) 상에 식각 데미지를 방지하기 위한 옥사이드 막이 형성될 수 있다.Subsequently, the spacer layer 130a ′ is anisotropically etched to form first and second spacers 130 ′ and 130 ″ on sidewalls of the first and second gate electrodes 120 t ′ and 120 t ″, respectively. Form. In this case, the shared semiconductor plug 140 may be subjected to etching damage during the anisotropic etching process. Therefore, before performing the anisotropic etching process, an oxide film may be formed on the shared semiconductor plug 140 to prevent etching damage.

도 7 및 도 8을 참조하면, 상기 게이트 전극들(120t′, 120t") 및 상기 스페이서들(130′, 130")을 이온주입 마스크들로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 제1 및 제2 고농도 불순물 영역들(145a, 145b)을 형성한다. 상기 제1 고농도 불순물 영역(145a)은 상기 제1 및 제2 게이트 전극들(120t′, 120t") 사이의 반도체 기판 내에 형성되고, 상기 제2 고농도 불순물 영역(145b)은 상기 제2 게이트 전극(120t")에 인접하면서 상기 제1 고농도 불순물 영역(145a)의 반대편에 형성된다. 상기 제1 및 제2 고농도 불순물 영역들(145a, 145b)은 상기 제1 및 제2 저농도 불순물 영역들(125a, 125b)과 동일한 도전형을 갖도록 형성되고, 상기 제1 및 제2 저농도 불순물 영역들(125a, 125b)보다 높은 불순물 농도를 갖도록 형성된다. 그 결과, 상기 제1 저농도 불순물 영역(125a) 및 제1 고농도 불순물 영역(145a)로 구성되는 제1 엘디디형 소오스/드레인 영역(147a)이 형성될 수 있고, 상기 제2 저농도 불순물 영역(125b) 및 제2 고농도 불순물 영역(145b)으로 구성되는 제2 엘디디형 소오스/드레인 영역(147b)이 형성될 수 있다. 본 실시예에서, 상기 제1 엘디디형 소오스/드레인 영역(147a)은 에스램 셀의 제1 또는 제2 노드 불순물 영역에 해당할 수 있다.7 and 8, impurity ions are implanted into the active region using the gate electrodes 120t ′ and 120t ″ and the spacers 130 ′ and 130 ″ as ion implantation masks to form a first electrode. And second concentration impurity regions 145a and 145b. The first high concentration impurity region 145a is formed in the semiconductor substrate between the first and second gate electrodes 120t 'and 120t ″, and the second high concentration impurity region 145b is formed in the second gate electrode ( Adjacent to the first high concentration impurity region 145a. The first and second high concentration impurity regions 145a and 145b are formed to have the same conductivity type as the first and second low concentration impurity regions 125a and 125b and the first and second low concentration impurity regions It is formed to have an impurity concentration higher than 125a and 125b. As a result, a first LED source / drain region 147a including the first low concentration impurity region 125a and the first high concentration impurity region 145a may be formed, and the second low concentration impurity region 125b may be formed. ) And a second LED source / drain region 147b including the second high concentration impurity region 145b may be formed. In the present embodiment, the first LED type source / drain region 147a may correspond to the first or second node impurity region of the SRAM cell.

상기 제1 및 제2 엘디디형 소오스/드레인 영역들(147a, 147b)을 갖는 기판의 표면을 세정하고, 상기 세정된 기판의 표면 상에 금속막을 형성한다. 상기 금속막은 니켈, 코발트, 탄탈륨 또는 타이타늄으로 형성할 수 있다. 이어서, 열처리 공정을 진행하여 상기 게이트 전극들(120t′, 120t˝), 공유 반도체 플러그(140) 및 고농도 불순물 영역들(145a, 145b) 상에 금속 실리사이드막(150)을 형성하고, 상기 스페이서들(130s′, 130s˝) 및 소자 분리막(110) 상에 잔존하는 미반응된 금속막을 제거한다.The surface of the substrate having the first and second LED sources / drain regions 147a and 147b is cleaned, and a metal film is formed on the surface of the cleaned substrate. The metal film may be formed of nickel, cobalt, tantalum, or titanium. Subsequently, a heat treatment process may be performed to form a metal silicide layer 150 on the gate electrodes 120t 'and 120t', the shared semiconductor plug 140 and the high concentration impurity regions 145a and 145b, and the spacers. 130s 'and 130s' and the unreacted metal film remaining on the device isolation film 110 is removed.

도 2를 다시 참조하면, 상기 금속 실리사이드막(150)을 갖는 기판 상에 층간 절연막(155)을 형성한다. 상기 층간 절연막(155)을 패터닝하여 상기 제1 게이트 전극(120t′) 상의 금속 실리사이드막(150)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 노드 플러그(160)를 형성한다. 상기 노드 플러그(160)는 금속 실리사이드막(150) 및 공유 반도체 플러그(140)를 통하여 제1 게이트 전극(120t′) 및 제1 엘디디형 소오스/드레인 영역(147a)과 전기적으로 접속될 수 있다.Referring to FIG. 2 again, an interlayer insulating layer 155 is formed on the substrate having the metal silicide layer 150. The interlayer insulating layer 155 is patterned to form a contact hole exposing the metal silicide layer 150 on the first gate electrode 120t ', and a node plug 160 is formed in the contact hole. The node plug 160 may be electrically connected to the first gate electrode 120t 'and the first LED type source / drain region 147a through the metal silicide layer 150 and the shared semiconductor plug 140. .

상술한 바와 같이, 본 발명은 반도체 플러그를 공유콘택 구조체로 채택하는 반도체 소자를 제조함으로써 종래기술에서 노드불순물 영역의 과도식각에 의해 발생하는 노드 누설전류의 흐름을 억제시킬 수 있다. 또한, 에피택시얼 기술을 사용해서 노드 누설전류의 흐름을 억제시킬 수 있는 공유 반도체 플러그의 제작이 가능해 진다.As described above, the present invention can suppress the flow of the node leakage current caused by the excessive etching of the node impurity region in the prior art by manufacturing a semiconductor device employing the semiconductor plug as a shared contact structure. In addition, it is possible to manufacture a shared semiconductor plug that can suppress the flow of node leakage current using epitaxial technology.

Claims (9)

반도체 기판 상에 형성된 게이트 전극;A gate electrode formed on the semiconductor substrate; 상기 게이트 전극에 인접한 상기 반도체 기판 내에 형성된 노드불순물 영역;A node impurity region formed in said semiconductor substrate adjacent said gate electrode; 상기 게이트 전극의 제1 영역 및 상기 제1 영역에 인접한 상기 노드불순물 영역을 덮되, 상기 게이트 전극을 상기 노드불순물 영역에 전기적으로 연결시키는 공유 반도체 플러그; 및 A shared semiconductor plug covering the first region of the gate electrode and the node impurity region adjacent to the first region and electrically connecting the gate electrode to the node impurity region; And 상기 게이트 전극의 상부면, 상기 공유 반도체 플러그의 표면 및 상기 노드불순물 영역의 표면상에 형성된 금속 실리사이드막을 포함하는 반도체 소자.And a metal silicide layer formed on an upper surface of the gate electrode, a surface of the shared semiconductor plug, and a surface of the node impurity region. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극의 측벽들 상의 절연성 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.And an insulating spacer on sidewalls of the gate electrode. 제 2 항에 있어서,The method of claim 2, 상기 게이트 전극의 측벽 및 상기 공유 반도체 플러그 사이의 스페이서 잔류물을 더 포함하는 것을 특징으로 하는 반도체 소자.And a spacer residue between the sidewall of the gate electrode and the shared semiconductor plug. 제 1 항에 있어서, The method of claim 1, 상기 공유 반도체 플러그는 상기 노드불순물 영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체 소자.And said shared semiconductor plug has the same conductivity type as said node impurity region. 반도체 기판 상에 게이트 전극을 형성하고,Forming a gate electrode on the semiconductor substrate, 상기 게이트 전극을 갖는 기판 상에 절연성 스페이서막을 형성하고,Forming an insulating spacer film on the substrate having the gate electrode, 상기 스페이서막을 패터닝하여 상기 게이트 전극의 제1 영역 및 상기 제1 영역에 인접한 상기 반도체 기판을 노출시키는 공유 콘택홀을 형성하고,Patterning the spacer layer to form a shared contact hole exposing a first region of the gate electrode and the semiconductor substrate adjacent to the first region, 상기 공유 콘택홀을 채우는 공유 반도체 플러그를 형성하고,Forming a shared semiconductor plug filling the shared contact hole, 상기 스페이서막을 이방성 식각하여 상기 게이트 전극의 측벽 상에 스페이서를 형성하고,Anisotropically etching the spacer layer to form a spacer on a sidewall of the gate electrode, 상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 상기 게이트 전극에 인접한 상기 반도체 기판 내에 고농도 노드불순물 영역을 형성하는 것을 포함하는 반도체 소자의 제조방법.And implanting impurity ions into the semiconductor substrate using the gate electrode and the spacer as ion implantation masks to form a high concentration node impurity region in the semiconductor substrate adjacent to the gate electrode. 제 5 항에 있어서,The method of claim 5, wherein 상기 스페이서막을 형성하기 전에 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 상기 게이트 전극에 인접한 상기 반도체 기판 내에 저농도 노드불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a low concentration impurity region in the semiconductor substrate adjacent to the gate electrode by implanting impurity ions into the semiconductor substrate using the gate electrode as an ion implantation mask before forming the spacer layer. Method of manufacturing the device. 제 5 항에 있어서,The method of claim 5, wherein 상기 공유 반도체 플러그는 선택적 에피택시얼 성장 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The shared semiconductor plug is formed using a selective epitaxial growth technique. 제 5 항에 있어서,The method of claim 5, wherein 상기 공유 반도체 플러그는 제1 도전형의 불순물로 도우핑시키어 형성하되, 상기 고농도 노드불순물 영역은 상기 제1 도전형과 동일한 도전형을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The shared semiconductor plug is formed by doping with impurities of a first conductivity type, wherein the high concentration node impurity region is formed to have the same conductivity type as the first conductivity type. 제 5 항에 있어서,The method of claim 5, wherein 상기 게이트 전극의 상부면, 상기 공유 반도체 플러그의 표면 및 상기 고농도 노드불순물 영역을 덮는 금속 실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a metal silicide film covering an upper surface of the gate electrode, a surface of the shared semiconductor plug, and the high concentration node impurity region.
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