KR20080076127A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20080076127A
KR20080076127A KR1020070015629A KR20070015629A KR20080076127A KR 20080076127 A KR20080076127 A KR 20080076127A KR 1020070015629 A KR1020070015629 A KR 1020070015629A KR 20070015629 A KR20070015629 A KR 20070015629A KR 20080076127 A KR20080076127 A KR 20080076127A
Authority
KR
South Korea
Prior art keywords
driving
electrode
seconds
substrate
layer
Prior art date
Application number
KR1020070015629A
Other languages
English (en)
Inventor
정병성
박용환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070015629A priority Critical patent/KR20080076127A/ko
Publication of KR20080076127A publication Critical patent/KR20080076127A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 박막 트랜지스터의 채널을 형성하는 반도체층 위에 저항성 접촉층을 형성하기 위해 에치백을 공정을 진행한 후, HF로 60~180초 동안 세정하는 단계와 플라스마 처리하여 반도체를 안정화하는 단계를 포함한다.
다결정 규소, 박막 트랜지스터 표시판, 문턱 전압

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이며,
도 2은 도 1의 박막 트랜지스터 표시판을 II-II" 선을 따라 잘라 도시한 단면도이고,
도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 주요 단계를 보여주는 단면도이고,
도 5는 반도체의　채널　계면을　HF로　60초 세정한 경우와 HF로 세정하지 않은 경우의 게이트 전압-드레인 전류를 도시한 것이고,
도 6은 HF　세정 시간에 따른 문턱 전압의 표준 편차(ΔVth, V)를 도시한 것이며,
도 7은 HF　세정 시간에 따른 문턱 전압의 평균값(avg Vth, V)을 도시한 것이고,
도 8은 HF　세정 회수에 따른 문턱 전압의 표준 편차(ΔVth, V)를 도시한 것이며,
도 9는 HF　세정 회수에 따른 문턱 전압의 평균값(avg Vth, V)을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
110: 절연 기판 111: 차단막
121: 게이트선 124a: 스위칭 제어 전극
124b: 구동 제어 전극 129: 게이트선의 끝 부분
140: 게이트 절연막 154a: 스위칭 반도체
154b: 구동 반도체 163a, 165a: 스위칭 접촉 부재
163b, 165b: 구동 접촉 부재 171: 데이터선
172: 구동 전압선 173a: 스위칭 입력 전극
173b: 구동 입력 전극 175a: 스위칭 출력 전극
175b: 구동 출력 전극 177: 돌출부
179: 데이터선의 끝 부분 180: 보호막
184, 185a, 185b: 접촉 구멍 191: 화소 전극
270: 공통 전극 361: 격벽
370: 유기 발광 부재 Qs: 스위칭 트랜지스터
Qd: 구동 트랜지스터 LD: 유기 발광 다이오드
Vss: 공통 전압 Cst: 유지 축전기
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 더욱 상세하 게는 유기 발광 표시 장치의 한 기판으로 사용되는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
유기 발광 표시 장치는 자체발광형으로 별도의 광원이 필요 없으므로 소비전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 대비비(contrast ratio)도 우수하다.
유기 발광 표시 장치는 구동 방식에 따라 단순 매트릭스 방식의 유기 발광 표시 장치(passive matrix OLED display)와 능동 매트릭스 방식의 유기 발광 표시 장치(active matrix OLED display)로 나눌 수 있다.
이 중, 능동 매트릭스 방식의 유기 발광 표시 장치는 신호선에 연결되어 데이터 전압을 제어하는 스위칭 박막 트랜지스터(switching thin film transistor)와 이로부터 전달받은 데이터 전압을 게이트 전압으로 인가하여 발광 소자에 전류를 흘리는 구동 박막 트랜지스터(driving thin film transistor)를 포함한다.
박막 트랜지스터의 반도체는 다결정 규소(polycrystalline silicon, polysilicon) 또는 비정질 규소(amorphous silicon)로 이루어진다.
일반적으로 규소는 결정 상태에 따라 비정질 규소와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 주로 사용하나, 전계 이동도가 작아서 박막 트랜지스터의 성능에 한계가 있다. 이에 비하여, 다결정 규소는 전계 이동도가 커서 고성능 박막 트랜지스터를 구현할 수 있으나 제조상의 어려움이 있고 누설 전류가 큰 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체의 계면을 세정하고 안정화하여 박막 트랜지스터의 전기적 특성을 안정화시키는 것이다.
전술한 목적을 달성하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 기판 위에 반도체층을 적층하는 단계, 반도체층 위에 저항성 접촉층을 적층하는 단계, 반도체층 및 저항성 접촉층을 패터닝하여 구동 반도체 및 구동 저항성 접촉 패턴을 형성하는 단계, 구동 저항성 접촉 패턴 위에 도전층을 적층하는 단계, 도전층을 패터닝하여 구동 저항성 접촉층을 부분적으로 덮는 구동 입력 전극 및 구동 출력 전극을 형성하는 단계, 구동 입력 전극과 구동 출력 전극 사이에 노출되어 있는 구동 저항성 접촉 패턴을 식각하여 구동 저항성 접촉 부재를 형성하는 단계, 기판을 HF로 60초~180초 동안 세정하는 단계를 포함한다.
여기서, 기판을 HF로 60초~180초 동안 세정하는 단계 다음에 기판을 플라스마 처리하여 구동 반도체를 안정화하는 단계를 더 포함할 수 있다.
또한, 기판 위에 반도체층을 적층하는 단계 다음에 반도체층을 FE-RTA(field enhanced rapid thermal annealing) 방법으로 결정화하는 단계를 더 포함할 수 있다.
또한, 반도체층을 FE-RTA(field enhanced rapid thermal annealing) 방법으 로 결정화하는 단계에서는 반도체층을 700-750℃의 온도로 열처리할 수 있다.
또한, 구동 입력 전극과 구동 출력 전극 사이에 노출되어 있는 구동 저항성 접촉 패턴을 식각하여 구동 저항성 접촉 부재를 형성하는 단계 이후에 구동 입력 전극과 구동 출력 전극 사이에 위치하는 반도체층의 두께는 750Å 내지 850Å로 유지할 수 있다.
또한, 기판을 HF로 60초~180초 동안 세정하는 단계에서는 초순수(Deionized water)와 HF를 200:1로 혼합한 세정액을 사용할 수 있다.
또한, 기판을 HF로 세정하는 단계에서는 세정 시간을 60초로 하여 2 내지 3회 반복하여 진행할 수 있다.
또한, 기판을 HF로 60초~180초 동안 세정하는 단계 다음에 구동 입력 전극, 구동 출력 전극 및 스위칭 제어 전극을 가지는 게이트선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 스위칭 반도체 및 한 쌍의 구동 저항성 접촉층을 형성하는 단계, 게이트 절연막 및 구동 저항성 접촉 부재 위에 데이터선, 구동 전압선, 구동 제어 전극, 스위칭 입력 전극 및 스위칭 출력 전극을 형성하는 단계, 스위칭 입력 전극 및 스위칭 출력 전극을 마스크로 하여 한 쌍의 저항성 접촉 부재를 형성하는 단계, 기판 전면에 보호막을 형성하는 단계, 구동 출력 전극과 연결되어 있는 화소 전극을 형성하는 단계, 화소 전극 위에 발광 부재를 형성하는 단계, 그리고 발광 부재 위에 공통 전극을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 한 기판으로 사용하는 유기 발광 표시 장치에 대하여 도면을 참고로 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 구동 반도체(154b)가 형성되어 있다.
구동 반도체(154b)는 섬형이며 다결정 규소 따위의 결정질 반도체 물질로 만들어질 수 있다.
구동 반도체(154b) 위에는 구동 섬형 저항성 접촉 부재(163b, 165b)가 형성되어 있다. 구동 저항성 접촉 부재(163b, 165b)는 분리되어 있으며 짝을 이루어 서로 마주하고 있다. 구동 저항성 접촉 부재(163b, 165b)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 또는 다결정 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
차단막(111) 및 구동 섬형 저항성 접촉 부재(163b, 165b) 위에는 복수의 게이트선(121), 구동 입력 전극(173b) 및 구동 출력 전극(175b)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 뻗어 있는 스위칭 제어 전극(124a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다.
구동 입력 전극(173b) 및 구동 출력 전극(175b)는 게이트선(121)과 분리되어 있으며, 구동 입력 전극(173b)과 구동 출력 전극(175b)은 구동 반도체(154b)를 중심으로 분리되어 서로 마주한다.
게이트선(121), 구동 입력 전극(173b) 및 구동 출력 전극(175b) 위에는 산화규소(SiO2) 또는 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 단일 층일 수도 있고, 산화규소와 질화규소의 이중층으로 형성할 수도 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소로 만들어진 복수의 스위칭 반도체(154a)가 형성되어 있다. 스위칭 반도체(154a)는 섬형이며, 스위칭 제어 전극(124a)과 중첩되어 있다.
기판(110) 및 스위칭 반도체(154a) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172) 및 복수의 전극 부재(176)가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 스위칭 제어 전극(124a)을 향하여 뻗은 복수의 스위칭 입력 전극(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다.
구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터선(171)과 거의 평행하다. 각 구동 전압선(172)은 돌출부(177)를 포함한다.
전극 부재(176)는 섬형이며 데이터선(171) 및 구동 전압선(172)과 분리되어 있다. 전극 부재(176)는 스위칭 입력 전극(173a)과 마주하는 부분(이하 '스위칭 출력 전극'이라 한다)(175a)과 구동 반도체(154b)와 중첩하는 부분(이하 '구동 제어 전극'이라 한다)(124b)을 포함한다. 스위칭 입력 전극(173a)과 스위칭 출력 전극(175a)은 스위칭 반도체(154a)를 중심으로 서로 마주한다.
스위칭 반도체(154a)와 스위칭 입력 전극(173a) 사이 및 스위칭 반도체(154a)와 스위칭 출력 전극(175a) 사이에는 각각 저항성 접촉 부재(163a, 165a)가 형성되어 있다. 저항성 접촉 부재(163a, 165a)는 분리되어 서로 마주보며, 인(P) 따위의 불순물이 고동도로 도핑되어 있는 n+ 수소화 비정질 규소 따위로 만들어질 수 있다.
데이터선(171), 구동 전압선(172) 및 전극 부재(176) 위에는 보호막(180)이 형성되어 있다.
보호막(180)에는 구동 전압선(172)의 돌출부(177) 및 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(185a, 182)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129), 구동 입력 전극(173b) 및 구동 출력 전극(175b)을 드러내는 복수의 접촉 구멍(181, 184, 185b)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(191), 복수의 연결 부재(85) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(191)은 접촉 구멍(185b)을 통하여 구동 출력 전극(175b)과 연결되어 있다.
연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 구동 전압선(172)의 돌출부(177)와 구동 입력 전극(173b)과 각각 연결되어 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
화소 전극(191), 연결 부재(85) 및 접촉 보조 부재(81, 82)는 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
화소 전극(191) 위에는 개구부(365)를 정의하는 격벽(361)이 형성되어 있고, 개구부(365)에는 유기 발광 부재(370)가 형성되어 있다. 그리고 유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터 표시판를 제조하는 방법에 대하여 도 3 및 도 4를 참조하여 상세하게 설명한다.
도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 주요 단계를 보여주는 단면도이다.
도 3에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 산화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 증착하여 차단막(blocking film, 111)을 형성한다. 차단막(111)은 복층 구조로 형성할 수도 있다.
그리고 차단막(111) 위에 비정질 규소층(도시하지 않음) 및 불순물이 도핑된 비정질 규소층(도시하지 않음)을 차례로 적층한다.
이어서, 비정질 규소층 및 불순물이 도핑된 비정질 규소층을 결정화하여 다결정 규소막을 형성한다. 　이때 결정화는 FE-급속 열처리(field enhanced-rapid thermal annealing, FE-RTA), 고상 결정화(solid phase crystallization, SPC), 엑시머 레이저 결정화(excimer laser annealing, ELA) 또는 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 따위로 수행할 수 있으며, 이 중 FE-급속 열처리(FE-RTA) 방법을 사용할 경우에는 700-750℃의 온도에서 열처리를 진행한다.
이후 다결정 규소막을 패터닝하여 섬형의 구동 반도체(154b) 및 섬형의 구동 저항성 접촉층(161)을 형성한다.
이어서, 구동 저항성 접촉층(161) 위에 몰리브덴 따위의 도전층(120)을 적층하고 그 위에 감광막(40)을 도포한다.
이어서, 도 4에 도시한 바와 같이, 감광막(40)을 소정의 마스크를 사용하여 노광하고 현상하여 도전층(120) 위에 감광막 패턴(40a)을 형성한다.
다음, 감광막 패턴(40a)을 식각 마스크로 사용하여 도전층(120)을 습식 식각(wet etching)함으로써 스위칭 제어 전극(124a) 및 끝 부분(129)을 포함하는 게이트선(121)과 구동 입력 전극(173b) 및 구동 출력 전극(175b)을 형성한다.
이어서 구동 입력 전극(173b)과 구동 출력 전극(175b) 사이로 노출되어 있는 저항성 접촉층(161)을 식각하여 제거한 후 감광막 패턴(40a)을 제거한다.
이때, 감광막 패턴(40a)을 제거하고, 구동 입력 전극(173b) 및 구동 출력 전극(175b)을 마스크로 하여 그 사이의 저항성 접촉층(161)을 건식 식각하여 제거할 수도 있다.
이후 구동 입력 전극(173b)과 상기 구동 출력 전극(175b) 사이에 위치하는 구동 반도체(154b)의 두께는 750Å 내지 850Å로 유지하도록 하며, 특히 800Å 정도로 유지하는 것이 바람직하다.
이후 HF를 포함한 세정액으로 60~180초 동안 구동 반도체(154b)의 계면을 세정하고 이어서 플라스마 처리하여 노출된 반도체(154a, 154b)의 표면을 안정화시킨다. HF 세정은 2 내지 3회 정도로 반복 시행할 수도 있고, 초순수(Deionized water)와 HF를 200:1로 혼합한 세정액을 사용할 수 있다. 플라스마 처리는 파워(power)를 200W/12,000㎟, 압력(pressure)을 1,000~3,000mT, H2 유속(flow rate) 을 1,000~3,000sccm으로 유지하고 90~180초 동안 진행한다.
이하에서는　도　5　내지　도　9를　참조하여　다결정　규소로　이루어진　반도체의　채널　계면을　HF로 세정하는　경우，　HF　세정이　박막　트랜지스터 표시판의　특성에　미치는　영향을　살펴보기로　한다．
도 5의 (a)는 구동 반도체(154b)의　채널　계면을　HF로　6초 세정한 경우의 게이트 전압-드레인 전류의 그래프이고, (b)는 구동 반도체(154b)의　채널　계면을　HF로　세정하지 않은 경우의 게이트 전압-드레인 전류의 그래프이다. HF로 구동 반도체(154b)의　채널　계면을　세정한　경우에는 F 이온이 고체상인 다결정　규소 내의 결함(defect)을 채워 주는 효과로 인하여 캐리어 이동도(carrier mobility)가 증가하고 동일한 전압이 인가될 때 발생하는 전류가 커진다. 따라서 게이트 전압-드레인 전류 그래프의 기울기가 구동 반도체(154b)의 채널　계면을　HF로　세정하지 않은 경우의 기울기보다 크고, 문턱 전압(threshold voltage, Vth)이 더 낮다. 문턱 전압(Vth)은 반도체에 채널이 형성되어 일정한 값 이상의 전류(Ids)가 소스 드레인 사이에 흐르게 되는 게이트 전압값을 의미한다. 문턱 전압(Vth)이 높으면 박막 트랜지스터 구동을 위하여 더 높은 전압을 인가하여야 하므로 유기 발광 표시 소자의 소비 전력이 증가하고, 소자의 스트레스가 심해짐으로써 열화를 촉진하여 소자의 수명이 단축된다.
본 발명의 한 실시예에 따라 반도체층의　채널　계면을　HF로　60초 세정한 경우에는, 도 5에서 알 수 있는 바와 같이, 문턱 전압(Vth)이 반도체층의　채널　계면을　HF로　세정하지 않은 경우보다 낮고, 동일한 전압을 게이트에 인가했을 때 흐르는 전류의 양이 더 많다. 본 발명의 실시예에서와 같이HF로 반도체의　채널　계면을　세정하는 경우, 반도체의　채널 내에 고정된 양전하(fixed positive charge)가 증가하여 문턱 전압(Vth)의 음의 방향으로의 이동(negative shift) 현상이 발생되며, 이로 인해 실제로 표시 패널을 구동할 때에는 양의 영역에서 음의 영역으로의 구동 전압의 조건 변경이 필요할 수 있다.
정리하면, 구동 반도체(154b)에 대하여 HF로　세정하는 공정을 수행하게 되면, 앞서 언급한 문제점, 즉 박막 트랜지스터의 문턱 전압(Vth)을 낮출 수 있게 되어 유기 발광 표시 소자의 소비 전력을 감소시켜 유기 발광 표시 소자의 효율을 향상시킬 수 있다.
그러면, 이하에서는 도 6 내지 도 9를 참조로 하여 HF 세정 시간 및 HF 세정 회수의 변화가 문턱 전압(Vth)에 미치는 영향을 살펴 보기로 한다.
도 6및 도 7는 HF 세정 시간에 따른 문턱 전압의 특성 변화를 살펴본 것이다. 문턱 전압은 300×400 mm 유리 기판 위에 배치된 14개의 TEG(test element group)를 대상으로 측정하였다.
도 6은 HF　세정 시간에 따른 문턱 전압의 표준 편차(ΔVth, V)를 도시한 것이다. 관측값(x1, x2,···, xn)의 평균값을
Figure 112007013886175-PAT00001
라고 하면, 표준 편차는 다음과 같은 식으로 계산된다.
Figure 112007013886175-PAT00002
즉, 표준 편차가 0의 값을 가지면 관측값은 모두 동일한 크기의 값을 가지며, 표준 편차가 클수록 관측값들과 평균값의 차이가 크다. 따라서, 표준 편차는 관측값의 산포 정도를 나타낼 수 있다.
HF　세정 시간이 60초일 때 ΔVth는 2.95V이고, HF　세정 시간이 120초 일 때 ΔVth가 1.5V로 감소한다. 그러나 수직 점선(c)의 오른쪽에서는 HF 세정 시간이 180초와 240초로 증가함에도 그 변동 폭은 미미하다. 따라서, HF　세정 시간을 120초로 했을 때 ΔVth 값이 1.5V인 것이 최적 조건으로 판단된다.
도 9는 HF　세정 시간에 따른 문턱 전압의 평균값(avg Vth, V)을 도시한 것이다. HF　세정 시간이 60초인 것을 제외하고는 모두 2회씩 측정한 것을 도시하였다. HF　세정 시간이 60초일 때 avg Vth는 -7.8V이고, HF　세정 시간이 120초 일 때 avg Vth가 -11.9V로 감소한다. 그러나 수직 점선(d)의 오른쪽에서는 HF 세정 시간이 180초와 240초로 증가함에도 그 변동 폭은 미미하다. HF 세정 시간이 120초이상이 되면 그 변동 폭이 미미해져 HF 세정 시간을 증가하여도 문턱 전압의 음의 방향으로의 이동(negative shift)은 더 이상 일어나지 않음을 알 수 있다. 이러한 현상을 나타내는 원인은 반도체의　채널　계면에 존재하던 결함을 F 이온이 모두 채워 HF로 세정을 지속하더라도 더 이상 F 이온이 들어갈 수 있는 결함 위치(defect site)가 없기 때문으로 이해할 수 있다.
도 8 및 도 9는 HF 세정 회수에 따른 문턱 전압의 특성 변화를 살펴본 것이다. 역시, 문턱 전압(Vth)은 300×400 mm 유리 기판 위에 배치된 14개의 TEG(test element group)을 대상으로 측정하였다.
도 8은 HF　세정 회수에 따른 문턱 전압의 표준 편차(ΔVth, V)를 도시한 것이다. 표준 편차는 상기 계산식 1과 같은 방법으로 계산된다.
HF　세정 회수가 60초×1회일 때 ΔVth는 3V이고, HF　세정 회수가 120초×1회일 때 ΔVth가 1.35V로 감소하며, (e) 오른쪽으로 HF 세정 회수가 240초×2회로 증가함에도 그 변동 폭은 미미하다. 따라서, HF　세정 회수를 120초×1회로 했을 때 ΔVth 값이 1.35V인 것이 최적 조건으로 판단된다.
도 9는 HF　세정 회수에 따른 문턱 전압의 평균값(avg Vth, V)을 도시한 것이다. HF　세정 회수가 60초×1회일 때 avg Vth는 -12.14 V이고, 60초×2회일 때 avg Vth는 -13.43 V로 ΔVth 값은 1.9 V인데, HF　세정 회수가 120초×1회일 때 avg Vth는 -12.91 V이고, 120초×2회일 때 avg Vth는 -12.45 V로 ΔVth 값은 0.4 V이다. 즉, 60초×1회 세정한 경우와 60초×2회 세정한 경우 사이의 문턱 전압의 차이에 비하여 120초×1회 세정한 경우와 120초×2회 세정한 경우 사이의 문턱 전압의 차이가 훨씬 적다.
그러면, 다시 도 1 및 도 2를 참조로 하여 HF　세정과 플라즈마 처리에 의한 안정화 단계 이후의 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
HF로 노출된 구동 반도체(154b) 계면을 세정하고 플라즈마 처리를 통해 안정화시킨 후에, 도 3에 도시한 바와 같이, 게이트선(121), 구동 입력 전극(173b) 및 구동 출력 전극(175b) 위에 게이트 절연막(140), 진성 비정질 규소층 및 불순물이 도핑된 비정질 규소층을 연속하여 적층한 후 진성 비정질 규소층 및 불순물이 도핑된 비정질 규소층을 사진 식각하여 스위칭 반도체(154a) 및 스위칭 저항성 접촉층 (도시하지 않음)을 형성한다.
다음, 게이트 절연막(140) 및 스위칭 저항성 접촉층 위에 도전층을 적층하고 사진 식각하여 스위칭 입력 전극(173a) 및 끝 부분(179)을 포함하는 데이터선(171), 구동 전압선(172) 및 전극 부재(176)를 형성한다. 전극 부재(176)는 스위칭 출력 전극(175a)과 구동 제어 전극(124b)을 포함한다.
이어서, 스위칭 입력 전극(173a) 및 스위칭 출력 전극(175a)을 마스크로 하여 스위칭 저항성 접촉층을 식각하여 한 쌍의 저항성 접촉 부재(163a, 165a)를 형성한다.
다음, 기판 전면에 보호막(180)을 적층한다. 이어서, 보호막(180) 및 게이트 절연막(140)을 사진 식각하여 복수의 접촉 구멍(181, 182, 184, 185a, 185b)을 형성한다.
다음, 보호막(180) 위에 ITO 또는 IZO를 증착한 후 사진 식각하여 복수의 화소 전극(191), 연결 부재(85) 및 복수의 접촉 보조 부재(81, 82)를 형성한다.
다음, 화소 전극(191), 연결 부재(85), 복수의 접촉 보조 부재(81, 82) 및 보호막(180) 위에 감광성 유기막을 도포한 후 노광 및 현상하여 복수의 개구부(365)를 가지는 격벽(361)을 형성한다.
이어서, 개구부(365)에 정공 수송층(도시하지 않음) 및 발광층(도시하지 않음)을 포함한 발광 부재(370)를 형성한다. 발광 부재(370)는 잉크젯 인쇄(inkjet printing) 방법 등의 용액 방법(solution process) 또는 증착(deposition)으로 형성할 수 있으며, 그 중 잉크젯 헤드(inkjet head)(도시하지 않음)를 이동시키며 개 구부(365)에 용액을 적하하는 잉크젯 인쇄 방법이 바람직하며, 이 경우 각 층의 형성 후 건조 단계가 뒤따른다.
마지막으로, 격벽(361) 및 발광 부재(370) 위에 공통 전극(270)을 형성한다.
이상 설명한 바와 같이, 본 발명은 구동 박막 트랜지스터의 채널 계면을 HF로 세정하고 플라스마 처리로 안정화하여 전기적 특성이 향상된 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 기판 위에 반도체층을 적층하는 단계,
    상기 반도체층 위에 저항성 접촉층을 적층하는 단계,
    상기 반도체층 및 저항성 접촉층을 패터닝하여 구동 반도체 및 구동 저항성 접촉 패턴을 형성하는 단계,
    상기 구동 저항성 접촉 패턴 위에 도전층을 적층하는 단계,
    상기 도전층을 패터닝하여 상기 구동 저항성 접촉층을 부분적으로 덮는 구동 입력 전극 및 구동 출력 전극을 형성하는 단계,
    상기 구동 입력 전극과 상기 구동 출력 전극 사이에 노출되어 있는 상기 구동 저항성 접촉 패턴을 식각하여 구동 저항성 접촉 부재를 형성하는 단계,
    상기 기판을 HF로 60초~180초 동안 세정하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 기판을 HF로 60초~180초 동안 세정하는 단계 다음에 상기 기판을 플라스마 처리하여 구동 반도체를 안정화하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 기판 위에 반도체층을 적층하는 단계 다음에 상기 반도체층을 FE-RTA(field enhanced rapid thermal annealing) 방법으로 결정화하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 반도체층을 FE-RTA(field enhanced rapid thermal annealing) 방법으로 결정화하는 단계에서는 상기 반도체층을 700-750℃의 온도로 열처리하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 구동 입력 전극과 상기 구동 출력 전극 사이에 노출되어 있는 상기 구동 저항성 접촉 패턴을 식각하여 구동 저항성 접촉 부재를 형성하는 단계 이후에 상기 구동 입력 전극과 상기 구동 출력 전극 사이에 위치하는 상기 반도체층의 두께는 750Å 내지 850Å인 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 기판을 HF로 60초~180초 동안 세정하는 단계에서는 초순수(Deionized water)와 HF를 200:1로 혼합한 세정액을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 기판을 HF로 세정하는 단계에서는 세정 시간을 60초로 하여 2 내지 3회 반복하여 진행하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에서,
    상기 기판을 HF로 60초~180초 동안 세정하는 단계 다음에
    상기 구동 입력 전극, 구동 출력 전극 및 스위칭 제어 전극을 가지는 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 스위칭 반도체 및 한 쌍의 구동 저항성 접촉층을 형성하는 단계,
    상기 게이트 절연막 및 구동 저항성 접촉 부재 위에 데이터선, 구동 전압선, 구동 제어 전극, 스위칭 입력 전극 및 스위칭 출력 전극을 형성하는 단계,
    상기 스위칭 입력 전극 및 스위칭 출력 전극을 마스크로 하여 한 쌍의 저항성 접촉 부재를 형성하는 단계,
    상기 기판 전면에 보호막을 형성하는 단계,
    상기 구동 출력 전극과 연결되어 있는 화소 전극을 형성하는 단계,
    상기 화소 전극 위에 발광 부재를 형성하는 단계, 그리고
    상기 발광 부재 위에 공통 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020070015629A 2007-02-14 2007-02-14 박막 트랜지스터 표시판의 제조 방법 KR20080076127A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070015629A KR20080076127A (ko) 2007-02-14 2007-02-14 박막 트랜지스터 표시판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070015629A KR20080076127A (ko) 2007-02-14 2007-02-14 박막 트랜지스터 표시판의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080076127A true KR20080076127A (ko) 2008-08-20

Family

ID=39879439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070015629A KR20080076127A (ko) 2007-02-14 2007-02-14 박막 트랜지스터 표시판의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080076127A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8927991B2 (en) 2010-10-27 2015-01-06 Samsung Display Co., Ltd. Organic light emitting diode display device and manufacturing method thereof
US8963153B2 (en) 2009-10-27 2015-02-24 Samsung Display Co., Ltd. Thin film transistor and organic light emitting display device having the same
US9570534B2 (en) 2010-06-30 2017-02-14 Samsung Display Co., Ltd. Organic light emitting diode display

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963153B2 (en) 2009-10-27 2015-02-24 Samsung Display Co., Ltd. Thin film transistor and organic light emitting display device having the same
US9570534B2 (en) 2010-06-30 2017-02-14 Samsung Display Co., Ltd. Organic light emitting diode display
US8927991B2 (en) 2010-10-27 2015-01-06 Samsung Display Co., Ltd. Organic light emitting diode display device and manufacturing method thereof
US9070904B2 (en) 2010-10-27 2015-06-30 Samsung Display Co., Ltd. Method of manufacturing organic light emitting diode display

Similar Documents

Publication Publication Date Title
KR101152127B1 (ko) 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법
US8329523B2 (en) Array substrate for dislay device and method of fabricating the same
US6335290B1 (en) Etching method, thin film transistor matrix substrate, and its manufacture
US9570483B2 (en) Flat panel display device with oxide thin film transistor and method of fabricating the same
US8030106B2 (en) Display device and method of manufacturing the same
CN101546782B (zh) 薄膜晶体管、其制造方法及有机发光二极管显示装置
US8198631B2 (en) Display device and method of fabricating the same
KR100936871B1 (ko) 유기전계발광 표시 장치 및 그의 제조 방법
KR20110055936A (ko) 어레이 기판 및 이의 제조방법
US20200303428A1 (en) Manufacturing method of flexible thin film transistor backplate and flexible thin film transistor backplate
WO2017070868A1 (zh) N型tft的制作方法
KR20070024016A (ko) 박막트랜지스터 및 그 제조 방법
KR20080076127A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20190034382A (ko) 표시 장치 및 이의 제조 방법
CN108321122B (zh) Cmos薄膜晶体管及其制备方法和显示装置
KR101050284B1 (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR101201719B1 (ko) 박막 트랜지스터의 제조 방법
KR20040040241A (ko) 액정표시장치 및 그 제조방법
KR101351402B1 (ko) 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 장치의제조 방법
KR100667077B1 (ko) 박막트랜지스터 및 그 제조 방법
KR101035921B1 (ko) 폴리실리콘 박막트랜지스터 어레이 기판의 제조방법
KR20110066670A (ko) 박막 트랜지스터 표시판
KR20040031138A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20040068736A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination