KR20080076027A - 듀얼 게이트 구조물 형성 방법 - Google Patents
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Abstract
듀얼 게이트 구조물 형성 방법으로, 제1 및 제2 영역이 구분된 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 제1 일함수를 갖는 금속 탄화막을 형성한다. 상기 금속 탄화막 상에 버퍼막을 형성한다. 상기 제1 영역의 버퍼막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 제2 영역의 금속 탄화막에 선택적으로 질소 이온을 주입함으로써, 상기 제2 영역의 금속 탄화막을 금속 탄소 질화막으로 전환한다. 상기 포토레지스트 패턴을 제거한다. 상기 버퍼막을 제거한다. 상기 금속 탄화막 및 금속 탄소 질화막을 패터닝하여 상기 제1 및 제2 영역 각각에 적어도 하나의 게이트 구조물을 형성한다. 이로써, 듀얼 게이트를 형성하는 공정을 단순화할 수 있다.
Description
도 1 내지 도 9는 본 발명의 일 실시예에 따른 듀얼 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: P웰 106: 게이트 산화막
106a: 게이트 산화막 패턴 108: 금속 탄화막
108a: 금속 탄화막 패턴 110: 버퍼막
112: 포토레지스트 패턴 114: 금속 탄소 질화막
114a: 금속 탄소 질화막 패턴 116: 제1 게이트 구조물
118: 제2 게이트 구조물
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 보다 상세하게는 CMOS 트랜지스터를 갖는 반도체 장치의 듀얼 게이트 구조물 형성 방법에 관한 것이다.
반도체 장치에서 매우 중요하게 다루어지는 단위 소자들 중의 하나로 MOS(metal-oxide semiconductor) 트랜지스터가 있다. 상기 MOS 트랜지스터는 게이트 산화막, 게이트 전극 및 상기 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역으로 구성된다. 통상적으로, 상기 반도체 장치 내에는 NMOS(negative MOS) 트랜지스터 및 PMOS(positive MOS) 트랜지스터가 함께 구비되는 CMOS(complementary MOS) 트랜지스터가 포함된다.
상기 CMOS 트랜지스터에서, 게이트 산화막으로는 열 산화 공정에 의해 형성된 실리콘 산화막이 가장 널리 사용되고 있다. 또한, 게이트 전극으로는 불순물이 도핑된 폴리 실리콘을 주로 사용하고 있다. 그러나, 상기 실리콘 산화막 및 폴리 실리콘막 패턴이 적층된 형태의 게이트를 사용하는 경우, 고성능을 가지면서도 고집적화된 최근의 반도체 장치를 구현하기에는 한계가 있다.
특히, 반도체 장치가 고집적화됨에 따라 상기 게이트 전극의 선폭(critical dimension; CD)도 줄어들고 있다. 이로 인해, 줄어든 선폭으로 인하여 상기 게이트 전극의 저항이 높아지는 문제점이 발생한다.
최근에는, 상기 게이트 전극의 저항이 높아지는 현상을 개선하는 방안으로, 상기 게이트 전극을 도핑된 폴리 실리콘막에 비하여 낮은 비저항을 갖는 금속막으로 대체하여 형성하는 방법이 제안되고 있다.
상기 금속막을 게이트 전극으로 이용하여 듀얼 게이트를 형성하는 방법을 간략하게 설명하면, 먼저 제1 및 제2 영역을 구분된 기판 상에 NMOS 게이트 절연막 및 NMOS 게이트 금속막을 형성한다. 상기 NMOS 게이트 금속막 및 NMOS 게이트 절연막을 패터닝하여, 상기 제1 영역에 NMOS 게이트 전극을 형성한다. 상기 NMOS 게이 트 전극을 갖는 기판 상에 PMOS 게이트 절연막 및 PMOS 게이트 금속막을 형성한다. 다음에, 상기 PMOS 게이트 금속막 및 PMOS 게이트 절연막을 패터닝하여, 상기 제2 영역에 PMOS 게이트 전극을 형성함으로써, 상이한 일함수를 갖는 듀얼 게이트를 완성한다.
하지만, 상기 방법은 NMOS 게이트 전극 및 PMOS 게이트 전극을 개별적인 공정을 이용하여 형성하므로, 공정이 복잡하다. 또한, 상기 PMOS 게이트 전극 형성시, 상기 NMPS 게이트 전극이 손상된다. 더구나, 일함수가 상이한 NMOS 게이트 금속막 및 PMOS 게이트 금속막을 찾기도 어려운 실정이다.
본 발명의 목적은 간단한 공정에 의해 형성할 수 있는 듀얼 게이트 구조물 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 게이트 구조물 형성 방법으로는, 먼저 제1 영역 및 제2 영역이 구분된 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 제1 일함수를 갖는 금속 탄화막을 형성한다. 상기 금속 탄화막 상에 버퍼막을 형성한다. 상기 제1 영역의 버퍼막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 제2 영역의 금속 탄화막에 선택적으로 질소 이온을 주입함으로써, 상기 제2 영역의 금속 탄화막을 상기 제1 일함수보다 높은 제2 일함수를 갖는 금속 탄소 질화막으로 전환한다. 상기 포토레지스트 패턴을 제거한다. 상기 버퍼막을 제거한다. 상기 금속 탄화막 및 금속 탄소 질화막을 패터닝하여 상기 제1 영역 및 제2 영역 각각에 적어도 하나의 게이트 구조물을 형성한다.
본 발명의 실시예들에 따르면, 상기 버퍼막은 실리콘 산화물, 실리콘 질화물 또는 폴리 실리콘으로 이루어질 수 있다.
본 발명의 실시예들에 따르면, 상기 금속 탄화막은 탄탈륨 탄화막(TaC)일 수 있다.
본 발명의 실시예들에 따르면, 상기 포토레지스트 패턴을 제거하는 단계 전에, 상기 금속 탄소 질화막을 어닐링(annealing)하는 단계를 더 수행할 수 있다.
상술한 바와 같이, 본 발명에 따르면 단일 금속막 상에 형성된 포토레지스트 패턴을 이온 주입 마스크로 이용하여, 상기 금속막에 질소를 주입함으로써, 상이한 일함수를 갖는 듀얼 게이트 구조물을 형성할 수 있다.
이로써, 듀얼 게이트 구조물을 형성하는 공정을 단순화할 수 있으므로, 반도체 장치의 생산성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 듀얼 게이트 구조물 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 웰, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막) 또는 패턴들이 기판, 각 층(막) 또는 패턴들의 "상에" 또는 "하부" 에 형성되는 것으로 언급되는 경우에는 각 층(막) 또는 패턴들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막) 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막) 또는 패턴들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 듀얼 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 영역 및 제2 영역이 구분된 반도체 기판(100)을 마련한다.
상기 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판을 포함할 수 있다. 구체적으로, 본 발명의 일 실시예에 따르면, 상기 제1 영역은 NMOS 트랜지스터를 형성하기 위한 영역이고, 상기 제2 영역은 PMOS 트랜지스터를 형성하기 위한 영역이다. 상기 기판(100)의 전 영역에는 N형 불순물이 도핑되어 있다.
상기 기판(100)에는 트렌치 소자 분리 공정에 의해 형성된 소자 분리막(102)이 구비됨으로써, 액티브 영역 및 소자 분리 영역이 구분된다. 이후, 상기 제1 영역의 기판(100) 표면 아래에 P형 불순물을 도핑함으로써, NMOS 트랜지스터의 채널 영역으로 제공되는 P-웰(104)을 형성한다.
이후, 상기 제1 영역 및 제2 영역의 기판(100) 상에 게이트 산화막(106)을 형성한다. 상기 게이트 산화막(106)은 열 산화(thermal oxidation) 공정을 이용하여 형성할 수 있다. 예컨대, 상기 게이트 산화막(106) 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 2를 참조하면, 상기 게이트 산화막(106) 상에 제1 일함수를 갖는 금속 탄화막(108)을 형성한다.
상기 금속 탄화막(108)은 도핑된 폴리 실리콘막에 비하여, 낮은 비저항을 갖는다. 상기 금속 탄화막(108)은 제1 일함수를 갖는다.
상기 금속 탄화막(108) 탄탄륨 탄화막(TaC)으로 형성할 수 있다. 일 예로서, 상기 게이트 산화막(106)이 실리콘 산질화물로 이루어지고, 상기 탄탈륨 탄화막으로 게이트 전극이 형성되는 경우, 상기 탄탈륨 탄화막은 약 4.35eV 정도의 일함수를 갖는다. 여기서, 상기 탄탈윰 탄화막의 일함수는 상기 게이트 산화막에 따라 변화될 수 있다.
상기 금속 탄화막(108)은 화학 기상 증착 공정(chemical vapor deposition; CVD), 물리 기상 증착 공정(physical vapor deposion; PVD) 또는 원자층 증착(atomic layer deposition; ALD) 공정을 수행하여 형성할 수 있다.
도 3을 참조하면, 상기 금속 탄화막(108) 상에 버퍼막(110)을 형성한다.
상기 버퍼막(110)은 후속의 이온 주입 공정 시, 이온 주입되는 영역에 형성되어 있는 금속 탄화막(108)이 상기 이온과 직접적으로 충돌하여 데미지(damage)를 받는 것을 방지하기 위하여 제공된다.
또한, 후속에서 열 공정으로 인해, 상기 금속 탄화막(108)이 산화 또는 오염되는 것을 방지하기 위해 제공된다.
상기 버퍼막(110)은 실리콘 산화물, 실리콘 질화물 또는 폴리 실리콘으로 이루어질 수 있다. 상기 버퍼막(110)은 화학 기상 증착(CVD) 공정을 수행하여 형성할 수 있다.
도 4를 참조하면, 상기 제1 영역의 버퍼막(110) 상에 포토레지스트 패턴(102)을 형성한다.
이를 구체적으로 설명하면, 먼저 상기 버퍼막(110) 상에 포토레지스트막(미도시)을 형성한다. 상기 포토레지스트막은 스핀 코팅(spin coating) 방법을 이용하여 형성할 수 있다.
이후, 상기 포토레지스트막에 노광 공정 및 현상 공정을 수행하여, 상기 제1 영역에 위치하는 버퍼막(110)은 선택적으로 덮으면서, 상기 제2 영역에 위치하는 버퍼막(110)은 선택적으로 노출시키는 포토레지스트 패턴(112)을 형성한다.
상기 포토레지스트 패턴(112)은 후속에서 이온 주입 공정을 수행하기 위한 이온 주입 마스크로 제공된다.
도 5를 참조하면, 상기 포토레지스트 패턴(112)을 이온 주입 마스크로 이용하여, 상기 제2 영역의 금속 탄화막(110)에 선택적으로 질소 이온을 주입한다.
상기 이온 주입 공정은 플라즈마(plasma) 이온 도핑 또는 이온 빔(ion beam) 이온 주입 공정을 통해 수행할 수 있다. 상기 이온 주입 공정을 통해서, 상기 제2 영역의 금속 탄화막(110)은 질소 이온을 함유하는 금속 탄소 질화막(114)으로 전환 되고, 상기 제1 영역의 금속 탄화막(110)은 상기 포토레지스트 패턴(112)으로 덮여있기 때문에 상기 질소 이온이 주입되지 않는다.
따라서, 질소 이온을 함유하는 상기 금속 탄소 질화막(114)은 제2 일함수를 갖는다. 여기서, 상기 제2 일함수는 상기 제1 일함수보다 높은 일함수를 갖는다. 결국, 상기 제1 일함수를 갖는 제1 영역은 NMOS 트랜지스터로 구성되고, 상기 제1 일함수보다 높은 상기 제2 일함수를 갖는 제2 영역은 PMOS 트랜지스터로 구성된다.
상기 설명한 바와 같이, 금속 탄화막이 탄탈륨 탄화막으로 형성된 경우에 상기 금속 탄소 질화막은 탄탈륨 탄소 질화막으로 형성된다. 이 때, 상기 탄탈륨 탄소 질화막은 4.7eV 이상의 높은 일함수를 갖게 된다.
일반적으로, 기존의 듀얼 게이트 구조물를 형성하는 방법은 NMOS 트랜지스터(또는 PMOS 트랜지스터)를 형성한 후, PMOS 트랜지스터(또는 NMOS 트랜지스터)를 개별적으로 형성함으로써, 상이한 일함수를 갖는 듀얼 게이트 구조물을 형성한다. 하지만, 상기 방법은 각각의 NMOS 트랜지스터 및 PMOS 트랜지스터를 개별적으로 형성해야 하므로, 공정이 복잡한 문제점이 있다.
반면에, 전술한 바와 같이 본 발명에 따르면, 제1 영역 및 제2 영역 이 구분된 기판 상에 단일 금속막을 형성한 후, 포토레지스트 패턴을 이온 주입 마스크로 이용함으로써, 상기 단일 금속막 상에 국부적으로 이온 주입 공정을 수행한다.
그 결과, 단일 금속막을 이용하여 상기 제1 영역 및 제2 영역 상에 상이한 일함수를 갖는 듀얼 게이트 전극을 형성할 수 있다. 또한, 이온 주입 마스크로 사용된 상기 포토레지스트 패턴은 후속에서 쉽게 제거가 가능하다. 즉, 공정을 단순 화함으로써, 반도체 장치의 생산성을 향상시킬 수 있다.
도 6을 참조하면, 상기 금속 탄소 질화막(114)에 어닐링(annealing) 공정을 수행한다.
상기 어닐링 공정은 상기 도 5에서 도시된 바와 같이, 이온 주입 공정 후에, 상기 금속 탄소 질화막(114) 내에 주입된 질소 이온을 활성화(activation)시키는 역할을 한다. 이로 인해, 상기 금속 탄소 질화막(114) 내에 질소 이온이 풍부하게 형성될 수 있다.
도 7을 참조하면, 상기 포토레지스트 패턴(112)을 제거한다.
상기 포토레지스트 패턴(112)은 애싱(ashing) 공정 또는 스트립(strip) 공정을 수행하여 용이하게 제거할 수 있다.
도 8을 참조하면, 상기 버퍼막(110)을 제거한다.
상기 버퍼막(110)이 실리콘 산화물 또는 폴리 실리콘으로 이루어진 경우, 제거 공정을 수행한다. 단, 상기 버퍼막(110)이 실리콘 질화물로 이루어진 경우, 상기 버퍼막(110)은 후속에서 게이트 전극 상부를 보호하는 캡핑막으로 제공될 수 있으므로, 상기 제거 공정을 생략할 수 있다.
도 9를 참조하면, 상기 제1 영역 및 제2 영역 각각에 적어도 하나의 게이트 구조물을 형성한다.
이를 구체적으로 설명하면, 상기 금속 탄화막(108) 및 금속 탄소 질화막(114)을 패터닝하고, 연속적으로 상기 게이트 산화막(106)을 패터닝한다. 상기 공정을 수행함으로써, 상기 제1 영역에는 게이트 산화막 패턴(106a) 및 제1 일함수 를 갖는 금속 탄화막 패턴(108a)을 포함하는 제1 게이트 구조물(116)이 형성된다. 또한, 상기 제2 영역에는 게이트 산화막 패턴(106a) 및 제2 일함수를 갖는 금속 탄소 질화막 패턴(114a)을 포함하는 제2 게이트 구조물(118)이 형성된다.
이후, 자세하게 도시하지는 않았지만, 상기 제1 영역에는 N형 불순물을 도핑하여 제1 소오스/드레인(미도시)을 형성하고, 상기 제2 영역에는 P형 불순물을 도핑하여 제2 소오스/드레인(미도시)을 형성한다.
그 결과, 상기 기판(100) 상에 상이한 일함수를 갖는 듀얼 게이트 구조물이 형성된 CMOS 트랜지스터가 완성된다.
상술한 바와 같이 본 발명에 의하면, 포토레지스트 패턴을 이온 주입 마스크로 이용하여, 단일 금속막에 국부적으로 이온 주입 공정을 수행함으로써, 상이한 일함수를 갖는 듀얼 게이트 구조물을 형성할 수 있다.
이로 인해, 공정을 단순화할 수 있으므로, 반도체 장치의 공정 마진 및 생산성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (4)
- 제1 영역 및 제2 영역이 구분된 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 제1 일함수를 갖는 금속 탄화막을 형성하는 단계;상기 금속 탄화막 상에 버퍼막을 형성하는 단계;상기 제1 영역의 버퍼막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 제2 영역의 금속 탄화막에 선택적으로 질소 이온을 주입함으로써, 상기 제2 영역의 금속 탄화막을 상기 제1 일함수보다 높은 제2 일함수를 갖는 금속 탄소 질화막으로 전환하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 버퍼막을 제거하는 단계; 및상기 금속 탄화막 및 금속 탄소 질화막을 패터닝하여 상기 제1 영역 및 제2 영역 각각에 적어도 하나의 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
- 제1항에 있어서, 상기 버퍼막은 실리콘 산화물, 실리콘 질화물 또는 폴리 실리콘으로 이루어지는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
- 제1항에 있어서, 상기 금속 탄화막은 탄탈륨 탄화막(TaC)인 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
- 제1항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계 전에, 상기 금속 탄소 질화막을 어닐링(annealing)하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
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2007
- 2007-02-14 KR KR1020070015413A patent/KR20080076027A/ko not_active Application Discontinuation
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