KR20080075574A - Semiconductor package and manufacturing method thereof - Google Patents

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류기태
김동희
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하나 마이크론(주)
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Abstract

A semiconductor package and a manufacturing method thereof are provided to increase a density of I/O pads by removing a tie bar for supporting a die attachment region from a QFN(Quad Flat No-lead) package. A semiconductor package includes a semiconductor die(150), a die pad(131), plural conductive pads(132), a conductive wire(170), a sealing unit(180), and a solder(110). Plural bond pads are formed on an upper surface of the semiconductor die. The die pad is attached to a lower surface of the semiconductor die. The conductive pads are arranged on an outer periphery of the die pad. The conductive wire electrically couples the bond pads with the conductive pad. The sealing unit covers the semiconductor die, the die pad, the conductive pad, and the conductive wire. The solder is inserted into the sealing unit and fused on the conductive pad and the die pad.

Description

반도체 패키지 및 제조방법{Semiconductor package And Manufacturing Method Thereof}Semiconductor package And Manufacturing Method Thereof}

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2a 내지 도 2b는 도1의 반도체 패키지의 저면도이다.2A through 2B are bottom views of the semiconductor package of FIG. 1.

도 3은 본 발명에 의한 반도체 패키지의 제조방법을 도시한 설명도이다.3 is an explanatory view showing a method of manufacturing a semiconductor package according to the present invention.

도 4a 내지 도 4는 본발명에 의한 반도체패키지의 제조방법을 도시한 단면도이다.4A through 4 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100; 반도체 패키지100; Semiconductor package

110; 솔더 120; 봉지부 내측으로 형성된 홈110; Solder 120; Groove formed inside the encapsulation part

130; 패드 131; 다이패드130; Pad 131; Die pad

132; 도전 패드 140; 접착제132; Conductive pad 140; glue

150; 반도체다이 160; 본드패드150; Semiconductor die 160; Bond pad

170; 도전성와이어 180; 봉지부170; Conductive wire 180; Encapsulation

본 발명은 반도체 패키지 및 제조방법에 관한 것으로서, 보다 자세하게는 입출력패드의 밀도를 높이면서도 낮은 제조비용으로 제조 가능한 반도체 패키지 및 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a manufacturing method, and more particularly, to a semiconductor package and a manufacturing method which can be manufactured at a low manufacturing cost while increasing the density of input / output pads.

종래의 반도체 패키지 및 제조방법에서는 QFN(Fuad Flat No-lead) 패키지가 보편화 되어 있다. 이러한 QFN 패키지는 반도체 칩으로 부터 발생되는 열을 방열하는 성능이 우수하고, 짧은 신호전달 경로로 인해 여타의 패키지에 대해 향상된 성능을 제공한다. 특히, QFN 패키지는 다른 반도체 패키지에 비해 많은 입출력단자를 갖거나 많은 반도체 다이를 내부에 실장할 수 있는 장점이 있다.In conventional semiconductor packages and manufacturing methods, a fuad flat no-lead (QFN) package is common. These QFN packages provide excellent heat dissipation from the semiconductor chips and provide improved performance over other packages due to the short signal path. In particular, the QFN package has an advantage of having more input / output terminals or mounting more semiconductor die inside than other semiconductor packages.

이러한 QFN패키지도 최근의 반도체 패키지 제조 추세에 따라서 크기가 작아지고, 고밀도화되어 가면서, 종래보다 더 작은 면적에 더 많은 입출력단자를 구현하기 위한 방법이 강구되고 있다.As the QFN package is becoming smaller and denser in accordance with the recent trend of manufacturing semiconductor packages, a method for implementing more input / output terminals in a smaller area than in the past has been devised.

그러나, 종래의 QFN 패키지의 경우, 반도체 칩이 실장되는 다이 어태치영역을 지지하기 위한 타이바(Tie Bar)가 필요하여 입출력단자의 수를 늘리거나, 입출력단자를 형성하는 영역을 축소하기 어려운 문제점이 존재한다.However, in the case of the conventional QFN package, a tie bar for supporting the die attach region in which the semiconductor chip is mounted is required, so that it is difficult to increase the number of input / output terminals or reduce the area forming the input / output terminals. This exists.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 입출력패드의 밀도를 높이면서도 낮은 제조비용으로 제조 가능한 반도체 패키지 및 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems, and an object of the present invention is to provide a semiconductor package and a manufacturing method which can be manufactured at a low manufacturing cost while increasing the density of an input / output pad.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 제조방법은 다수의 본드패드가 상면에 형성된 반도체다이와 상기 반도체다이의 하면에 접착된 다이패드와 상기 다이패드의 외주연에 배열된 다수의 도전패드와 상기 반도체다이의 본드패드와 도전패드를 전기적으로 접속시키는 도전성와이어와 상기 반도체다이, 다이패드, 도전패드 및 도전성와이어를 덮는 봉지부 및 상기 봉지부 내측으로 삽입되어 상기 도전패드와 다이패드에 융착된 솔더를 포함할 수 있다.In order to achieve the above object, a semiconductor package and a manufacturing method according to the present invention include a semiconductor die having a plurality of bond pads formed on an upper surface thereof, a die pad adhered to a lower surface of the semiconductor die, and a plurality of conductive elements arranged on an outer circumference of the die pad. Conductive wires electrically connecting the pads to the bond pads and the conductive pads of the semiconductor die, an encapsulation portion covering the semiconductor die, the die pads, the conductive pads and the conductive wires, and inserted into the encapsulation portion to the conductive pads and the die pads. It may include a fused solder.

상기 솔더는 하부가 봉지부 외측으로 돌출된 것을 특징으로 할 수 있다.The solder may be characterized in that the lower portion protrudes outside the encapsulation portion.

상기 솔더의 평면형태는 사각형 및 원형중 선택된 어느하나의 형태일 수 있다.The planar shape of the solder may be any one selected from a rectangle and a circle.

상기 솔더는 Sn, Pb, Ag, Sb, Bi 및 Cu으로 이루어진 군에서 선택되는 어느 하나일 수 있다.The solder may be any one selected from the group consisting of Sn, Pb, Ag, Sb, Bi, and Cu.

상기 도전성와이어는 Au, Al 및 Cu로 이루어진 군에서 선택되는 어느 하나일 수 있다.The conductive wire may be any one selected from the group consisting of Au, Al, and Cu.

상기 도전패드와 다이패드 하부에는 봉지부 내부로 홈이 형성될 수 있다.Grooves may be formed in the encapsulation portion below the conductive pad and the die pad.

다이 패드 및 도전 패드를 형성하는 패드형성단계와 상기 다이 패드 상부에 반도체 다이를 접착시키는 다이안착단계와 상기 반도체 다이와 도전패드를 도전성와이어로 상호연결하는 와이어본딩단계와 상기 반도체 다이, 도전성와이어 및 도전패드를 봉지재로 덮어 봉지부를 형성하는 봉지단계와 상기 다이 패드 및 도전패드 를 식각하는 패드식각단계 및 상기 패드에 솔더를 형성하는 솔더융착단계를 포함할 수 있다.A pad forming step of forming a die pad and a conductive pad, a die mounting step of adhering a semiconductor die on the die pad, a wire bonding step of interconnecting the semiconductor die and the conductive pad with conductive wires, the semiconductor die, conductive wires and conductive An encapsulation step may be formed by covering the pad with an encapsulant, a pad etching step of etching the die pad and the conductive pad, and a solder fusion step of forming solder on the pad.

상기 패드형성단계는 패드를 마스크를 통해 식각하여 다이 패드 및 도전 패드 형성하는 단계일 수 있다.The pad forming step may be a step of forming a die pad and a conductive pad by etching the pad through a mask.

상기 패드형성단계에서 식각은 마스크를 통해 패드의 상부를 초기 패드 두께의 25% 내지 75% 이내로 식각할 수 있다.In the pad forming step, etching may be performed by etching the upper part of the pad to within 25% to 75% of the initial pad thickness through a mask.

상기 패드형성단계 이전에 커버레이필름 형성단계를 포함할 수 있다.The coverlay film forming step may be included before the pad forming step.

상기 봉지형성단계 이후에 싱귤레이션 단계를 포함할 수 있다.After the encapsulation step may include a singulation step.

상기 패드식각단계는 상기 패드의 하부를 식각하여 상기 도전패드와 다이패드를 각각 분리할 수 있다.In the pad etching step, the lower portion of the pad may be etched to separate the conductive pad and the die pad, respectively.

상기 패드식각단계는 상기 도전패드와 다이패드가 분리되어 형성된 봉지부 내부에 홈이 형성될 수 있다.In the pad etching step, a groove may be formed in an encapsulation part formed by separating the conductive pad and the die pad.

상기 솔더는 상부가 패드식각단계에서 형성된 홈에 삽입될 수 있다.The solder may be inserted into the groove formed in the upper portion of the pad etching step.

상기 솔더의 평면의 형태는 사각형 및 원형중 선택된 어느하나의 형태일 수 있다.The planar shape of the solder may be any one selected from a rectangle and a circle.

상기 솔더는 Sn, Pb, Ag, Sb, Bi 및 Cu으로 이루어진 군에서 선택되는 어느 하나일 수 있다.The solder may be any one selected from the group consisting of Sn, Pb, Ag, Sb, Bi, and Cu.

상기 도전성와이어는 Au, Al 및 Cu로 이루어진 군에서 선택되는 어느 하나일 수 있다.The conductive wire may be any one selected from the group consisting of Au, Al, and Cu.

상기와 같이 하여 본 발명에 의한 반도체 패키지 및 제조방법은 입출력패드 의 밀도를 높이고, 낮은 제조비용으로 제조 가능한 효과를 갖는다.As described above, the semiconductor package and the manufacturing method according to the present invention have the effect of increasing the density of the input / output pad and manufacturing at a low manufacturing cost.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 그리고 도 2a 내지 도 2b을 참조하면, 도1의 반도체 패키지의 저면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. 2A to 2B, a bottom view of the semiconductor package of FIG. 1 is shown.

도 1에서 도시된 바와 같이 본 발명에 의한 반도체 패키지(100)는 솔더(110), 패드(130), 반도체다이(150), 도전성와이어(170) 및 봉지부(180)로 이루어져 있다. As shown in FIG. 1, the semiconductor package 100 according to the present invention includes a solder 110, a pad 130, a semiconductor die 150, a conductive wire 170, and an encapsulation unit 180.

우선 솔더(110)는 다이패드(131)에 형성된 다이패드솔더(111)와 도전패드(132)에 형성된 도전패드솔더(112)로 이루어져 있다. 상기 솔더(110)의 상부는 상기 봉지부(180)의 내부로 삽입되고, 하부는 상기 봉지부(180)의 외부로 돌출되어 형성된다. 상기 솔더(110)는 Sn, Pb, Ag, Sb, Bi 및 Cu 중 어느 하나 또는 그 합금을 이용하는데, 상기 재질로 본 발명을 한정하는 것은 아니다. 이러한 솔더는 반도체 패키징 소자 형성 후에 외부 장치에 실장되는 역할을 한다. 상기 솔더는 도2a 내지 도2b와 같이 사각형(112a) 또는 원형(112b)일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. First, the solder 110 includes a die pad solder 111 formed on the die pad 131 and a conductive pad solder 112 formed on the conductive pad 132. An upper portion of the solder 110 is inserted into the encapsulation portion 180, and a lower portion of the solder 110 protrudes out of the encapsulation portion 180. The solder 110 uses any one of Sn, Pb, Ag, Sb, Bi, and Cu or an alloy thereof, but the present invention is not limited to the above materials. This solder serves to be mounted on an external device after the semiconductor packaging element is formed. The solder may be a square (112a) or a circular (112b), as shown in Figure 2a to 2b, but is not limited to this in the present invention.

다음 패드(130)는 반도체 다이(150)가 접착되는 다이패드(131)와 상기 반도체다이(150)가 도전성와이어(170)로 전기적으로 연결되는 도전패드(132)로 이루어져 있다. 상기 도전패드(132)는 솔더(110)를 융착하여, 반도체 패키지가 외부장치에 실장이 가능하도록 한다. 상기 다이패드(131)는 패키지의 중앙부에 배치되고, 이러한 다이패드(131)의 외주연에 다수의 도전패드(132)가 형성된다. 본발명에서는 상기 도전패드(132)가 3열로 형성된 예를 도시하였으나, 이로써 본 발명을 한정하는 것은 아니다. 이렇게 도전 패드(132)를 3열로 형성하게 되면, 입출력패드의 밀도를 높일수 있다.Next, the pad 130 includes a die pad 131 to which the semiconductor die 150 is bonded, and a conductive pad 132 to which the semiconductor die 150 is electrically connected to the conductive wire 170. The conductive pad 132 is fused to the solder 110 to allow the semiconductor package to be mounted on an external device. The die pad 131 is disposed at the center of the package, and a plurality of conductive pads 132 are formed at the outer circumference of the die pad 131. In the present invention, an example in which the conductive pads 132 are formed in three rows is illustrated, but the present invention is not limited thereto. When the conductive pads 132 are formed in three rows in this manner, the density of the input / output pads can be increased.

다음 반도체 다이(150)는 접착제(140)로 다이패드(131)에 접착이 되는데, 이때 접착제(140)는 에폭시계, 실리콘계, 아크릴계 전도성접착제 또는 양면테이프등을 이용할수 있다. 실리콘계 전도성 접착제는 탄성률이 낮아 스트레스의 완화에 최선이며, 저온, 단시간접착이 가능하기 때문에 반도체의 다이본드제를 비롯해 여러가지 용도로 이용되고 에폭시계 전도성 접착제는 열경화성 접착제로서 전도성 접착제 가운데 주류를 이루고 있다. 상기 반도체 다이(150)는 상부에 다수의 본드패드(160)가 형성되어있는데 이러한 상기 반도체 다이(150)의 다수의 본드패드(160)는 도전패드(132)와 도전성와이어(170)로 전기적으로 연결될수 있다. 상기 도전 패드(132)는 적어도 하나의 도전성와이어(170)로 상기 본드패드(160)에 연결될 수 있다. 상기 반도체 다이(150)에 형성된 소자나 회로는 본드패드(160)와 전기적으로 연결되고 본드패드(160)에 전기적으로 연결된 도전성와이어(170)는 도전패드(132) 에 의해 외부와 연결된다. The semiconductor die 150 is then adhered to the die pad 131 by an adhesive 140. At this time, the adhesive 140 may use an epoxy-based, silicon-based, acrylic conductive adhesive, or a double-sided tape. Silicon-based conductive adhesives are the best for relieving stress due to their low elastic modulus, and they can be used for various purposes including die bonds of semiconductors. The semiconductor die 150 has a plurality of bond pads 160 formed thereon. The plurality of bond pads 160 of the semiconductor die 150 are electrically connected to the conductive pads 132 and the conductive wires 170. Can be connected. The conductive pad 132 may be connected to the bond pad 160 by at least one conductive wire 170. An element or a circuit formed in the semiconductor die 150 is electrically connected to the bond pad 160, and the conductive wire 170 electrically connected to the bond pad 160 is connected to the outside by the conductive pad 132.

다음 도전성와이어(170)은 본드패드(160)와 도전패드(132)를 전기적으로 연결시키므로 Au, Al 및 Cu 중 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 상기 재질로 한정하는 것은 아니다. 상기 도전성와이어(170)는 금(Au)로 형성하는것이 바람직한데, 이는 상기 금이 연성과 전기전도도가 다른금속에 비해서 좋기때문이다. 그렇기 때문에 도전패드(132)가 여러개 형성되어 도전성와이어(170)를 많이 형성할 경우 얇게 형성하고 얇게 형성해도 전기전도도가 높아 와이어본딩시에 용이하나, 본 발명에서 이를 한정하는 것은 아니다. Since the conductive wire 170 electrically connects the bond pad 160 and the conductive pad 132, any one of Au, Al, and Cu or an alloy thereof may be used, but the present invention is not limited to the above materials. The conductive wire 170 is preferably formed of gold (Au), since the gold has better ductility and electrical conductivity than other metals. Therefore, when a plurality of conductive pads 132 are formed to form a plurality of conductive wires 170, the conductive pads 132 may be formed thinly and thinly.

마지막으로 봉지부(180)는 상기 반도체다이(150), 본드패드(160), 도전패드(132) 및 도전성와이어(170)를 에폭시 몰딩 컴파운드 또는 액상 봉지재로 봉지하여 형성된다.Finally, the encapsulation unit 180 is formed by encapsulating the semiconductor die 150, the bond pad 160, the conductive pad 132, and the conductive wire 170 with an epoxy molding compound or a liquid encapsulant.

도 3을 참조하면,본 발명에 의한 반도체 패키지의 제조방법을 도시한 설명도이다.Referring to FIG. 3, it is an explanatory view showing a method of manufacturing a semiconductor package according to the present invention.

도 3에서 도시된 바와 같이 본 발명에 의한 반도체 패키지 제조방법은 패드 형성단계(S1), 다이안착단계(S2), 와이어본딩단계(S3), 봉지단계(S4), 패드 식각단계(S5), 솔더융착단계(S6), 마킹단계(S7), 싱귤레이션단계(S8)로 이루어져 있다. As shown in FIG. 3, the method for manufacturing a semiconductor package according to the present invention includes a pad forming step (S1), a die mounting step (S2), a wire bonding step (S3), an encapsulation step (S4), a pad etching step (S5), It consists of a solder fusion step (S6), a marking step (S7), a singulation step (S8).

먼저 상기 패드 형성단계(S1)에서는 커버레이필름 상부에 패드(130, 도1 참조)를 형성한후, 상기 패드(130)를 마스크를 통해 다이 패드(131, 도1 참조) 및 도전 패드(132, 도1 참조) 이외 부분을 식각하여 다이 패드(131) 및 도전 패드(132) 부분을 형성할 수 있다. 또는 상기 패드(130)를 마스크를 통해 다이 패드(131) 및 도전 패드(132) 이외 부분을 식각하여 다이 패드(131) 및 도전 패드(132) 부분을 형성한 후에 커버레이필름을 상기 패드(130)의 하부에 접착할 수 있다. First, in the pad forming step (S1), a pad 130 (see FIG. 1) is formed on the coverlay film, and the die pad 131 (see FIG. 1) and the conductive pad 132 are formed through the pad 130 as a mask. 1, portions of the die pad 131 and the conductive pad 132 may be formed by etching. Alternatively, a portion of the die pad 131 and the conductive pad 132 may be formed by etching portions of the pad 130 through the mask other than the die pad 131 and the conductive pad 132, and then cover cover film with the pad 130. Can be attached to the lower part of the

이어서, 반도체다이안착단계(S2)에서는 패드 형성단계(S1)에서 형성된 다이패드(131) 상부에 접착제(140, 도1 참조)를 이용하여 반도체다이(150, 도1참조)를 안착시킨다.Subsequently, in the semiconductor die mounting step S2, the semiconductor die 150 (see FIG. 1) is seated on the die pad 131 formed in the pad forming step S1 by using an adhesive 140 (see FIG. 1).

이어서, 와이어본딩단계(S3)에서는 상기 반도체 다이(150)와 도전패드(132)를 도전성와이어(170, 도1 참조)로 전기적으로 연결한다.Subsequently, in the wire bonding step S3, the semiconductor die 150 and the conductive pad 132 are electrically connected to each other with conductive wires 170 (see FIG. 1).

이어서, 봉지단계(S4)에서는 상기 다이패드(131), 도전패드(132), 반도체다이(150) 및 도전성와이어(170)를 봉지재로 봉지하여 소정의 형태의 봉지부(180, 도1 참조)를 형성한다.Subsequently, in the encapsulation step S4, the die pad 131, the conductive pad 132, the semiconductor die 150, and the conductive wire 170 are encapsulated with an encapsulant to refer to the encapsulation portion 180 (see FIG. 1). ).

이어서, 패드 식각단계(S5)에서는 상기 봉지부(180)의 하부 즉,상기 패드(130)의 하부에 접착되어 있던 커버레이필름을 제거한후, 상기 패드(130)의 하부를 식각한다. Subsequently, in the pad etching step S5, after removing the coverlay film adhered to the lower portion of the encapsulation portion 180, that is, the lower portion of the pad 130, the lower portion of the pad 130 is etched.

이어서, 솔더융착단계(S6)에서는 패드 식각단계(S5)에서 식각된 부분에 솔더(110, 도1참조)를 융착하여, 반도체 패키지가 외부장치에 실장이 가능하도록 한다. Subsequently, in the solder fusion step S6, the solder 110 (see FIG. 1) is fused to the portion etched in the pad etching step S5 to allow the semiconductor package to be mounted on an external device.

이어서, 마킹단계(S7)에서는 상기 봉지부(180) 상부에 소정의 문자, 문양 또는 기호등을 음각 또는 양각으로 형성한다. 상기 마킹은 잉크층을 형성하는 잉크마킹 및 레이저로 마킹하는 레이저 마킹 중 선택된 어느하나로 이루어질 수 있으나, 본발명에서 이를 한정하는 것은 아니다. Subsequently, in the marking step S7, a predetermined letter, pattern, or symbol is engraved or embossed on the encapsulation part 180. The marking may be made of any one selected from an ink marking for forming an ink layer and a laser marking with a laser, but is not limited thereto.

마지막으로, 싱귤레이션단계(S8)에서는 동시에 제조된 반도체 패키지를 각각의 패키지별로 절단하여 구분한다.Lastly, in the singulation step S8, the semiconductor packages manufactured at the same time are cut and classified for each package.

도 4a 내지 도 4h를 참조하면, 본발명에 의한 반도체패키지의 제조방법을 도시한 단면도이다. 도 3에 도시된 제조방법을 단면도를 통해 보다 상세하게 설명하고자 한다. 4A to 4H, cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention. The manufacturing method illustrated in FIG. 3 will be described in more detail with reference to the cross-sectional view.

도 4a 내지 도 4h에서 도시된 바와 같이 본 발명에 의한 반도체 패키지 제조방법은 패드 형성(도 4a), 다이안착(도 4b), 와이어본딩(도 4c), 봉지(도 4d), 패드 식각(도 4e), 솔더융착(도 4f), 마킹(도 4g), 싱귤레이션(도 4h)으로 이루어져 있다. As shown in FIGS. 4A to 4H, the method of manufacturing a semiconductor package according to the present invention includes pad formation (FIG. 4A), die seating (FIG. 4B), wire bonding (FIG. 4C), encapsulation (FIG. 4D), and pad etching (FIG. 4e), solder fusion (FIG. 4F), marking (FIG. 4G), and singulation (FIG. 4H).

먼저 상기 패드 형성(도 4a)은 커버레이필름(199) 상부에 패드를 형성한후, 상기 패드를 마스크(192)를 통해 다이 패드(131a) 및 도전 패드 (132a)이외 부분을 식각하여 다이 패드(131a) 및 도전 패드 (132a)부분을 형성한다. 또는 상기 패드를 마스크(192)를 통해 다이 패드(131a) 및 도전 패드 (132a)이외 부분을 식각하여 다이 패드(131a) 및 도전 패드 (132a)부분을 형성한 후에 커버레이필름(199)를 상기 패드(131) 하부 접착한다. 여기서 식각(191)은 상기 패드의 상부를 패드두께의 25% 내지 75% 로 식각(191)한다. 상기 식각(191)을 25%이하 하게 되면 도 4e에서 패드하부를 식각할때 각각의 패드(130)부분이 식각(193)으로 분리되어야 하는데 분리되지 않아 패키지 완료후에 쇼트되어 사용할수 없게 된다. 상기 식각(191)을 75% 이 상 하여도 패드에 이상이 발생하는 것은 아니지만 소요시간이 많이 걸리는 문제점이 발생된다. 상기 패드형성(도 4a)에서 상기 다이 패드(131a) 및 도전 패드 (132a)의 하단부가 연결되어 있는 것은 문제되지 않은데 이는 상기 다이 패드(131a) 및 도전 패드 (132a)에서 식각되지 않은 하단 부분은 패드 식각(도 4e)에서 전체적으로 식각(193)되어 사라지기 때문이다. 그래서 다이 패드(131a) 및 도전 패드 (132a)에서 각 패드의 하단부가 식각 되지 않아서 연결되어 있는 것은 문제가 되지 않고, 오히려 패키징 제작시간을 단축한다. 그리고, 패키징 제작시간이 단축되어 패키징 제조비용을 줄일 수 있다.First, in the pad formation (FIG. 4A), a pad is formed on the coverlay film 199, and then the pad is etched through the mask 192 to etch portions other than the die pad 131a and the conductive pad 132a. 131a and the conductive pad 132a are formed. Alternatively, the pad may be etched away from the die pad 131a and the conductive pad 132a through the mask 192 to form the die pad 131a and the conductive pad 132a, and then the coverlay film 199 may be formed. The bottom of the pad 131 is bonded. The etching 191 etches the upper portion of the pad to 25% to 75% of the pad thickness. When the etching 191 is less than 25%, each of the pads 130 should be separated by etching 193 when the lower part of the pad is etched in FIG. Even if the etching 191 is 75% or more, a problem does not occur in the pad, but it takes a long time. In the pad formation (FIG. 4A), it is not a problem that the lower ends of the die pad 131a and the conductive pad 132a are connected. This is because the pads are etched 193 as a whole and disappeared in the pad etched (FIG. 4E). Therefore, it is not a problem that the lower ends of the respective pads are not etched and connected in the die pads 131a and the conductive pads 132a. In addition, packaging manufacturing time can be shortened, thereby reducing packaging manufacturing costs.

이어서, 반도체다이안착(도 4b)은 패드 형성(도 4a)에서 형성된 다이패드(131a) 상부에 접착제(140)를 이용하여 반도체다이(150)를 안착시킨다. 이때 접착제(140)는 에폭시계, 실리콘계, 아크릴계 전도성접착제 또는 양면테이프등을 이용 할수 있다. 실리콘계 전도성 접착제는 탄성률이 낮아 스트레스의 완화에 최선이며, 저온, 단시간접착이 가능하기 때문에 반도체의 다이본드제를 비롯해 여러가지 용도로 이용되고 에폭시계 전도성 접착제는 열경화성 접착제로서 전도성 접착제 가운데 주류를 이루고 있다. Subsequently, in the semiconductor die mounting (FIG. 4B), the semiconductor die 150 is seated using the adhesive 140 on the die pad 131a formed in the pad formation (FIG. 4A). At this time, the adhesive 140 may be epoxy, silicone, acrylic conductive adhesive or double-sided tape. Silicon-based conductive adhesives are the best for relieving stress due to low elastic modulus, and they can be used for various purposes including die-bonding agents of semiconductors. Epoxy-based conductive adhesives are thermosetting adhesives and have become mainstream among conductive adhesives.

이어서, 와이어본딩(도 4c)은 상기 반도체 다이(150)와 도전패드(132a)를 도전성와이어(170)를 이용하여 상호 전기적으로 연결한다. 상기 다이패드(131a)의 상부에 형성된 다수의 본드패드(160)는 상기 도전패드(132a)와 상기 도전성와이어(170)로 전기적으로 연결된다. 상기 도전성와이어(170)은 금속성 물질을 이용하게 되는데, Au, Al 및 Cu 중 어느 하나 또는 그 합금을 이용하는데, 상기 재질로 본 발명을 한정하는 것은 아니다.. 이때, 상기 도전성와이어(170)는 금(Au)로 형성하는것이 바람직한데, 이는 상기 금이 연성과 전기전도도가 다른 금속에 비해서 좋기 때문이다. 상기 도전패드(132a)가 여러 개 형성되어 도전성와이어(170)를 많이 형성할 경우 얇게 형성하고 얇게 형성해도 전기전도도가 높아서 와이어본딩시에 용이하기 때문이다.Subsequently, wire bonding (FIG. 4C) electrically connects the semiconductor die 150 and the conductive pad 132a to each other using conductive wires 170. A plurality of bond pads 160 formed on the die pads 131a are electrically connected to the conductive pads 132a and the conductive wires 170. The conductive wire 170 is made of a metallic material, but any one of Au, Al, and Cu or an alloy thereof is used, but the present invention is not limited to the material. In this case, the conductive wire 170 It is preferable to form with Au, since the said gold is good compared with the metal which is ductile and electrical conductivity. This is because when the conductive pads 132a are formed in plural to form a plurality of conductive wires 170, the conductive pads 132a may be thin and thin.

이어서, 봉지(도 4d)는 상기 다이패드(131a), 도전패드(132a), 반도체다이(150), 본드패드(160) 및 도전성와이어(170)를 봉지재로 봉지하여 소정의 형태의 봉지부(180)를 형성한다.Subsequently, the encapsulation (FIG. 4D) encapsulates the die pad 131a, the conductive pad 132a, the semiconductor die 150, the bond pad 160, and the conductive wire 170 with an encapsulating material. Form 180.

이어서, 패드 식각(도 4e)은 상기 봉지부(180)의 하부 즉,상기 패드(130)의 하부에 접착되어 있던 커버레이필름(199)을 제거한후, 상기 다이패드(131a) 및 도전패드(132a)의 하부를 식각(193)한다. 이때 식각(193)은 패드 형성(도 4a)에서 연결되어 있던 다이패드(131a) 및 도전패드(132a)의 하부 부분을 식각으로 도 4e 와 같이 다이패드(131) 및 도전패드(132)를 분리하여 각각으로 형성 하기 위함이다. 그리고 이때 식각(193)은 다이패드(131) 및 도전패드(132) 부분을 분리하기 위하여 식각(193)해야 하지만, 다이패드(131) 및 도전패드(132) 부분이 남아 있도록 식각(193)해야 한다. 그리고 봉지부(180)의 다이패드(131) 및 도전패드(131)부분에는 식각(193)으로 내부로 약간의 홈(120)이 형성된다.Subsequently, the pad etching (FIG. 4E) removes the coverlay film 199 adhered to the lower portion of the encapsulation portion 180, that is, the lower portion of the pad 130, and then the die pad 131a and the conductive pad ( The lower portion of 132a is etched 193. At this time, the etching 193 separates the die pad 131 and the conductive pad 132 as shown in FIG. 4E by etching the lower portions of the die pad 131a and the conductive pad 132a which are connected in the pad formation (FIG. 4A). This is to form each. In this case, the etching 193 needs to be etched 193 to separate the portions of the die pad 131 and the conductive pad 132, but must be etched 193 so that the portions of the die pad 131 and the conductive pad 132 remain. do. In addition, some grooves 120 are formed in the die pad 131 and the conductive pad 131 of the encapsulation unit 180 by etching 193.

이어서, 솔더융착(도 4f)은 패드 식각(도 4e)에서 식각(193)된 부분에 솔더(110)를 융착한다. 여기서 상기 솔더(110)는 솔더볼로 상부는 면으로 되고 하부는 반구모형으로 형성될수도 있고, 도 4f와 같이 육면체로 형성될 수 있다. 상기 솔더(110)는 패드 식각(도 4e)에서 식각되어 형성된 봉지부(180) 내부의 홈(120)에 형성되어 상부는 삽입되고 하부는 봉지부(180)의 외부로 돌출된다. 상기 솔더(110)의 상부는 상기 봉지부(180)의 내부로 삽입되고, 하부는 상기 봉지부(180)의 외부로 돌출되어 형성된다. 상기 솔더(110)는 Sn, Pb, Ag, Sb, Bi 및 Cu 중 어느 하나 또는 그 합금을 이용하는데, 상기 재질로 본 발명을 한정하는 것은 아니다. . 상기 솔더(110)는 상기 도전패드(132)에 형성되어 반도체 패키지가 외부장치에 실장이 가능하도록 하는 도전패드솔더(112)가 있다, 그리고 다이패드(131)에 형성되어, 반도체 다이(150)와 외부장치의 신호 경로로 이용되거나, 열전달 경로로 이용될 수 있기 때문에 열전도성이나 전기전도성을 가지는 재료를 이용하는 다이패드솔더(111)가 있다.Next, solder fusion (FIG. 4F) fuses the solder 110 to the portion etched 193 in the pad etching (FIG. 4E). Here, the solder 110 may be formed of a solder ball, the top of which may be a surface, and the bottom of the solder 110 may be a hemispherical model. The solder 110 is formed in the groove 120 inside the encapsulation part 180 formed by etching in the pad etching (FIG. 4E), the upper part is inserted and the lower part protrudes out of the encapsulation part 180. An upper portion of the solder 110 is inserted into the encapsulation portion 180, and a lower portion of the solder 110 protrudes out of the encapsulation portion 180. The solder 110 uses any one of Sn, Pb, Ag, Sb, Bi, and Cu or an alloy thereof, but the present invention is not limited to the above materials. . The solder 110 includes a conductive pad solder 112 formed on the conductive pad 132 to allow a semiconductor package to be mounted on an external device, and formed on the die pad 131 to form a semiconductor die 150. And a die pad solder 111 using a material having thermal conductivity or electrical conductivity because it may be used as a signal path of an external device or a heat transfer path.

이어서, 마킹(도 4g)은 상기 봉지부 상부에 소정의 문자, 문양 또는 기호등이 형성한다. 상기 마킹은 레이저로 마킹하는 레이저마킹 및 잉크층을 형성하는 잉크마킹으로 형성될 수 있다. 도면에서는 잉크마킹으로 인해 잉크층(190)이 형성된 도면을 도시했으나, 본 발명에서 이를 한정하는 것은 아니다. Subsequently, marking (FIG. 4G) is formed by a predetermined letter, pattern or symbol on the encapsulation part. The marking may be formed by laser marking marking with a laser and ink marking forming an ink layer. In the drawings, although the ink layer 190 is formed due to the ink marking, the present invention is not limited thereto.

마지막으로, 싱귤레이션(도 4h)은 동시에 제조된 반도체 패키지를 각각의 패키지별로 절단하여 구분하는 공정으로 이후 검사 및 상품화 과정을 거쳐 반도체 패키지를 실제 회로에 실장하여 이용하게 된다. Lastly, singulation (FIG. 4H) is a process of dividing the semiconductor packages manufactured at the same time by dividing the respective packages, and then using the semiconductor packages in actual circuits through inspection and commercialization.

상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 제조방법은 입출력패 드의 밀도를 높이고, 낮은 제조비용으로 제조가 가능한 효과가 있다.As described above, the semiconductor package and the manufacturing method according to the present invention has the effect of increasing the density of the input and output pads, can be manufactured at a low manufacturing cost.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package and the manufacturing method according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims of the present invention Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (17)

다수의 본드패드가 상면에 형성된 반도체다이;A semiconductor die having a plurality of bond pads formed on an upper surface thereof; 상기 반도체다이의 하면에 접착된 다이패드;A die pad bonded to a bottom surface of the semiconductor die; 상기 다이패드의 외주연에 배열된 다수의 도전패드;A plurality of conductive pads arranged on an outer circumference of the die pad; 상기 반도체다이의 본드패드와 도전패드를 전기적으로 접속시키는 도전성와이어;Conductive wires electrically connecting the bond pads and the conductive pads of the semiconductor die; 상기 반도체다이, 다이패드, 도전패드 및 도전성와이어를 덮는 봉지부; 및An encapsulation part covering the semiconductor die, the die pad, the conductive pad, and the conductive wire; And 상기 봉지부 내측으로 삽입되어 상기 도전패드와 다이패드에 융착된 솔더를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.And a solder inserted into the encapsulation part and fused to the conductive pad and the die pad. 제 1 항에 있어서,The method of claim 1, 상기 솔더는 하부가 봉지부 외측으로 돌출된 것을 특징으로 하는 반도체 패키지.The solder is a semiconductor package, characterized in that the lower portion protrudes outside the encapsulation portion. 제 1 항에 있어서,The method of claim 1, 상기 솔더의 평면형태는 사각형 및 원형중 선택된 어느하나의 형태인 것을 특징으로 하는 반도체 패키지.The planar shape of the solder is a semiconductor package, characterized in that any one selected from the shape of a rectangle and a circle. 제 1 항에 있어서,The method of claim 1, 상기 솔더는 Sn, Pb, Ag, Sb, Bi 및 Cu으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지.The solder is a semiconductor package, characterized in that any one selected from the group consisting of Sn, Pb, Ag, Sb, Bi and Cu. 제 1 항에 있어서,The method of claim 1, 상기 도전성와이어는 Au, Al 및 Cu로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지.The conductive wire is a semiconductor package, characterized in that any one selected from the group consisting of Au, Al and Cu. 제 1 항에 있어서,The method of claim 1, 상기 도전패드와 다이패드 하부에는 봉지부 내부로 홈이 형성된 것을 특징으로 하는 반도체 패키지.A semiconductor package, wherein a groove is formed in the encapsulation portion below the conductive pad and the die pad. 다이 패드 및 도전 패드를 형성하는 패드형성단계;A pad forming step of forming a die pad and a conductive pad; 상기 다이 패드 상부에 반도체 다이를 접착시키는 다이안착단계;A die mounting step of adhering a semiconductor die on the die pad; 상기 반도체 다이와 도전패드를 도전성와이어로 상호연결하는 와이어본딩단계;A wire bonding step of interconnecting the semiconductor die and the conductive pad with conductive wires; 상기 반도체 다이, 도전성와이어 및 도전패드를 봉지재로 덮어 봉지부를 형성하는 봉지단계;An encapsulation step of forming an encapsulation part by covering the semiconductor die, the conductive wire, and the conductive pad with an encapsulant; 상기 다이 패드 및 도전패드를 식각하는 패드식각단계; 및A pad etching step of etching the die pad and the conductive pad; And 상기 패드에 솔더를 형성하는 솔더융착단계를 포함하여 이루어 진것을 특징으로 하는 반도체 패키지의 제조방법.The method of manufacturing a semiconductor package, characterized in that it comprises a solder fusion step of forming a solder on the pad. 제 7 항에 있어서, The method of claim 7, wherein 상기 패드형성단계는 패드를 마스크를 통해 식각하여 다이 패드 및 도전 패드 형성하는 단계인 것을 특징으로 하는 반도체 패키지의 제조방법.The pad forming step is a method of manufacturing a semiconductor package, characterized in that to form a die pad and a conductive pad by etching the pad through a mask. 제 7 항에 있어서,The method of claim 7, wherein 상기 패드형성단계에서 식각은 마스크를 통해 패드의 상부를 초기 패드 두께의 25% 내지 75% 이내로 식각하는 것을 특징으로 하는 반도체 패키지의 제조방법.In the pad forming step, the etching process for etching the upper portion of the pad within the 25% to 75% of the initial pad thickness through the mask. 제 7 항에 있어서,The method of claim 7, wherein 상기 패드형성단계에서 상기 다이 패드 및 도전 패드를 형성하기 이전 또는 이후에 커버레이필름을 패드의 하부에 접착하는 것을 특징으로 하는 반도체 패키지의 제조방법.And a coverlay film is adhered to a lower portion of the pad before or after the die pad and the conductive pad are formed in the pad forming step. 제 7 항에 있어서,The method of claim 7, wherein 상기 봉지형성단계 이후에 싱귤레이션 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.And a singulation step after the encapsulation step. 제 10 항에 있어서,The method of claim 10, 상기 패드식각단계는 상기 다이 패드 및 도전 패드의 하부에 접착되어 있던 커버레이필름을 제거한후, 상기 패드의 하부를 식각하여 상기 도전패드와 다이패드를 각각 분리하도록 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.The pad etching step may include removing the coverlay film adhered to the die pad and the lower portion of the conductive pad, and then etching the lower portion of the pad to separate the conductive pad and the die pad, respectively. Way. 제 12 항에 있어서,The method of claim 12, 상기 패드식각단계는 상기 도전패드와 다이패드가 분리되어 형성된 봉지부 내부에 홈이 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.In the pad etching step, a groove is formed in an encapsulation part formed by separating the conductive pad and the die pad. 제 13 항에 있어서,The method of claim 13, 상기 솔더는 상부가 패드식각단계에서 형성된 홈에 삽입된 것을 특징으로 하는 반도체 패키지의 제조방법.The solder is a manufacturing method of a semiconductor package, characterized in that the upper portion is inserted into the groove formed in the pad etching step. 제 7 항에 있어서,The method of claim 7, wherein 상기 솔더의 평면의 형태는 사각형 및 원형중 선택된 어느하나의 형태인 것을 특징으로 하는 반도체 패키지의 제조방법.The planar shape of the solder is a semiconductor package manufacturing method, characterized in that any one selected from the shape of a rectangle and a circle. 제 7 항에 있어서,The method of claim 7, wherein 상기 솔더는 Sn, Pb, Ag, Sb, Bi 및 Cu으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조방법.The solder is a method of manufacturing a semiconductor package, characterized in that any one selected from the group consisting of Sn, Pb, Ag, Sb, Bi and Cu. 제 7 항에 있어서,The method of claim 7, wherein 상기 도전성와이어는 Au, Al 및 Cu로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조방법.The conductive wire is a method of manufacturing a semiconductor package, characterized in that any one selected from the group consisting of Au, Al and Cu.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980044244A (en) * 1996-12-06 1998-09-05 황인길 Structure of Semiconductor Package
US6291271B1 (en) * 1999-09-14 2001-09-18 Advanced Semiconductor Engineering, Inc. Method of making semiconductor chip package
KR20020065735A (en) * 2001-02-07 2002-08-14 주식회사 칩팩코리아 Semiconductor package and method for fabricating the same
JP2003110058A (en) * 2001-10-01 2003-04-11 Dainippon Printing Co Ltd Semiconductor package and circuit member for manufacturing method body apparatus of the semiconductor package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980044244A (en) * 1996-12-06 1998-09-05 황인길 Structure of Semiconductor Package
US6291271B1 (en) * 1999-09-14 2001-09-18 Advanced Semiconductor Engineering, Inc. Method of making semiconductor chip package
KR20020065735A (en) * 2001-02-07 2002-08-14 주식회사 칩팩코리아 Semiconductor package and method for fabricating the same
JP2003110058A (en) * 2001-10-01 2003-04-11 Dainippon Printing Co Ltd Semiconductor package and circuit member for manufacturing method body apparatus of the semiconductor package

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