KR20080074729A - Thin film transistor device and manufacturing method thereof and display device - Google Patents

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KR20080074729A
KR20080074729A KR1020080006505A KR20080006505A KR20080074729A KR 20080074729 A KR20080074729 A KR 20080074729A KR 1020080006505 A KR1020080006505 A KR 1020080006505A KR 20080006505 A KR20080006505 A KR 20080006505A KR 20080074729 A KR20080074729 A KR 20080074729A
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아츠노리 니시우라
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미쓰비시덴키 가부시키가이샤
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Abstract

A thin film transistor device, and a method for manufacturing the same, and a display device are provided to improve an internal pressure of a gate dielectric and to reduce contact resistance by reducing a leakage between a source and a drain. A semiconductor layer has a source region, a drain region, and a channel region formed on a substrate. A metal layer(14) is formed on a predetermined region on the semiconductor layer. A gate dielectric(15) is formed on the metal layer and the semiconductor layer. A gate electrode(16) is formed on the gate dielectric. An interlayer dielectric(17) is formed on the gate electrode and the gate dielectric. A wire electrode(19) is formed on the interlayer dielectric to be connected to the metal layer through a contact hole(18). The metal layer is formed on a region which is at least a lower portion of the contact hole on the source region and the drain region of the semiconductor layer. A thickness of the semiconductor layer of the region where the metal layer is not formed is thinner than that of the semiconductor layer of the region on which the metal layer is formed.

Description

박막 트랜지스터 장치, 그 제조 방법 및 표시장치{THIN FILM TRANSISTOR DEVICE AND MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}Thin film transistor device, manufacturing method and display device therefor {THIN FILM TRANSISTOR DEVICE AND MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}

본 발명은, 액티브 매트릭스방식의 전기광학 표시장치, 특히 액정표시장치 및 유기전계발광(EL:Electroluminescence) 표시장치에 이용되는 박막트랜지스터(TFT:Thin Film Transistor)장치, 그 제조 방법 및 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistor (TFT) devices used in active matrix type electro-optic display devices, in particular, liquid crystal display devices and organic electroluminescence (EL) display devices, a manufacturing method thereof, and a display device. will be.

최근, TFT를 사용한 액정표시장치 및 EL표시장치 등의 박형표시장치의 개발이 진행되고 있다. 활성 영역의 재료로서 폴리실리콘을 사용한 TFT는 종래의 아모퍼스 실리콘의 TFT와 비교하여 고선명한 패널을 형성할 수 있는 점, 구동회로 영역과 화소 영역을 일체로 형성할 수 있는 점, 또는 구동회로 칩 및 실장의 비용이 불필요하게 되므로 저비용을 가능하게 하는 점등의 이점으로부터 주목받고 있다.In recent years, development of thin display apparatuses, such as a liquid crystal display device and an EL display device using TFT, is progressing. TFTs using polysilicon as the active region material are capable of forming high-definition panels compared to conventional amorphous silicon TFTs, and are capable of integrally forming the driving circuit region and the pixel region, or the driving circuit chip. And since the cost of mounting becomes unnecessary, it attracts attention from the advantage of the lighting which enables low cost.

TFT의 구조에는 스태거형와 코플래너형이 있다. 폴리실리콘 TFT에 있어서는, 고온의 실리콘 결정화 공정을 프로세스의 처음에 행할 수 있는 점에서 코플래너가 주류를 이루고 있다. 코플래너형 폴리실리콘 TFT의 일반적인 구조 및 제조 공정을, 도 11을 사용하여 설명한다.There are two types of TFTs: staggered and coplanar. In polysilicon TFTs, coplanar is the mainstream in that a high temperature silicon crystallization step can be performed at the beginning of the process. The general structure and manufacturing process of a coplanar polysilicon TFT are demonstrated using FIG.

도 11에 나타내는 바와 같이 유리 기판(91)위에 바탕막이 되는 절연막(92)을 형성하고, 그 절연막(92) 위에 막두께가, 예를 들면 50∼100nm의 폴리실리콘 막(93)을 형성하여 패터닝 한다. 이에 따라 TFT를 형성한다. 이 때, 폴리실리콘 막(93)이 게이트 전극의 하층에 있을 경우, 채널 영역 이외의 도전막에도 폴리실리콘 막(93)을 사용하는 경우가 있다. 예를 들면 활성 영역과는 별도로 활성 영역의 연장 위에 폴리실리콘 막(93)을 패터닝하여, 저장용량부의 하부 전극으로서 사용하는 경우가 있다. 폴리실리콘 막(93)을 패터닝 한 후는, 폴리실리콘 막(93)위에 실리콘 산화막 등으로 이루어지는 게이트 절연막(95)을 형성한다. 그 위에 게이트 전극(96) 및 저장용량부의 상부 전극(100)을 형성하고, 층간 절연막(97)을 형성한다. 다음에 폴리실리콘 막(93)에 도달하도록, 게이트 절연막(95) 및 층간 절연막(97)에 깊이가 예를 들면 500∼600nm의 콘택홀(98)을 형성한다. 층간 절연막(97)위에 배선 전극(99)을 형성한다. 이 배선 전극(99)은, 콘택홀(98)을 통해 폴리실리콘 막(93)과 접속된다. 또한, 배선 전극(99)위에 상부 절연막(101)을 형성하여, 배선 전극(99)에 도달하도록 상부 콘택홀(102)을 형성한다. 여기에서, 상부 콘택홀(102)의 개구 불량을 방지하기 위해, 상부 콘택홀(102)은, 콘택홀(98)에 겹치지 않도록 형성한다. 상부 절연막(101)위에 화소 전극(103)을 형성한다. 화소 전극(103)은, 상부 콘택홀(102)을 통해 배선 전극(99)에 접속된다. 즉, 화소 전극(103)은 배선 전극(99)을 통해 폴리실리콘 막(93)에 접속된다. 이에 따라 액티브 매트릭스 방식의 TFT장치가 형성된다.As shown in FIG. 11, the insulating film 92 used as a base film is formed on the glass substrate 91, and the polysilicon film 93 of 50-100 nm is formed and patterned on the insulating film 92, for example. do. This forms a TFT. At this time, when the polysilicon film 93 is under the gate electrode, the polysilicon film 93 may be used also for the conductive films other than the channel region. For example, the polysilicon film 93 is patterned on the extension of the active region separately from the active region, and may be used as the lower electrode of the storage capacitor portion. After patterning the polysilicon film 93, a gate insulating film 95 made of a silicon oxide film or the like is formed on the polysilicon film 93. The gate electrode 96 and the upper electrode 100 of the storage capacitor portion are formed thereon, and the interlayer insulating film 97 is formed. Next, contact holes 98 having a depth of, for example, 500 to 600 nm are formed in the gate insulating film 95 and the interlayer insulating film 97 so as to reach the polysilicon film 93. The wiring electrode 99 is formed on the interlayer insulating film 97. The wiring electrode 99 is connected to the polysilicon film 93 via the contact hole 98. In addition, the upper insulating film 101 is formed on the wiring electrode 99 to form the upper contact hole 102 to reach the wiring electrode 99. Here, in order to prevent the opening defect of the upper contact hole 102, the upper contact hole 102 is formed so that it may not overlap with the contact hole 98. FIG. The pixel electrode 103 is formed on the upper insulating film 101. The pixel electrode 103 is connected to the wiring electrode 99 through the upper contact hole 102. That is, the pixel electrode 103 is connected to the polysilicon film 93 via the wiring electrode 99. As a result, an active matrix TFT device is formed.

이상과 같이, 폴리실리콘 막을 게이트 전극의 하층에 형성한 TFT장치를 제조 할 때 주의할 점이 몇 가지 있다. 제1의 주의점은, 저장용량부의 하부 전극으로서 폴리실리콘 막을 사용할 경우, 하부 전극으로서 기능하도록 하기 위해, 폴리실리콘 막의 비저항을 충분하게 낮출 필요가 있다. 그렇게 하기 위해, 폴리실리콘 막으로의 불순물의 도핑량을 늘리는 방법을 생각할 수 있다. 이 때, 도핑량을 증대시키면 게이트 절연막의 데미지도 증대하므로, 데미지를 억제하면서 폴리실리콘 막으로의 도핑량을 증대시킬 필요가 있다. 예를 들면 특허문헌 1에는, 저장용량부의 하부 전극이 되는 폴리실리콘 막에 불순물을 도핑 할 때 저장용량부 이외를 마스크 하여, 하부 전극이 되는 영역의 비저항을 낮추는 방법이 기재되어 있다.As described above, there are several points to be noted when manufacturing a TFT device in which a polysilicon film is formed under the gate electrode. The first precaution is that, in the case of using the polysilicon film as the lower electrode of the storage capacitor portion, it is necessary to sufficiently lower the specific resistance of the polysilicon film in order to function as the lower electrode. In order to do so, a method of increasing the amount of doping of impurities into the polysilicon film can be considered. At this time, if the amount of doping is increased, the damage of the gate insulating film is also increased. Therefore, it is necessary to increase the amount of doping to the polysilicon film while suppressing the damage. For example, Patent Document 1 describes a method of lowering the specific resistance of a region serving as a lower electrode by masking a portion other than the storage capacitor when doping an impurity to the polysilicon film serving as the lower electrode of the storage capacitor.

제2의 주의점은, 하층의 폴리실리콘 막에 도달하는 콘택홀을 층간 절연막과 게이트 절연막으로 이루어지는 절연막에 개구할 때, 콘택홀의 저부가 되는 폴리실리콘 막을 관통하지 않는 에칭 프로세스가 요구된다. 관통이 발생하면 콘택홀의 저부와 폴리실리콘 막이 접속되지 않게 된다. 이 때문에, 콘택홀을 통해 화소 전극과 폴리실리콘 막을 전기적으로 접속할 수 있는 개소는, 단지 콘택홀의 측면과 접속되는 폴리실리콘 막으로, 접속 저항이 증대한다.The second point is that an etching process that does not penetrate the polysilicon film that becomes the bottom of the contact hole is required when opening the contact hole that reaches the underlying polysilicon film into the insulating film made of the interlayer insulating film and the gate insulating film. If penetration occurs, the bottom of the contact hole and the polysilicon film are not connected. For this reason, the point which can electrically connect a pixel electrode and a polysilicon film via a contact hole is only the polysilicon film connected with the side surface of a contact hole, and connection resistance increases.

또한 절연막의 막두께는 층간 절연막 및 게이트 절연막으로 합계 대략 600nm이 되는 한편, 하층의 폴리실리콘 막의 막두께는 대략 50nm이기 때문에, 프로세스의 균일성 및 제어성을 향상시키는 것 만으로는 모든 콘택홀에 있어서 폴리실리콘 막을 관통하지 않고 절연막을 완전히 에칭하는 것은 매우 곤란하다. 그 때문에 이러한 에칭 프로세스에 있어서는, 절연막의 폴리실리콘 막에 대한 높은 에칭 속도비가 필요하다. 에칭 속도비만을 중시한 에칭을 행하면, 폴리실리콘 막의 관통을 발 생시키지 않고 양호하게 콘택홀을 개구할 수 있다. 그러나, 에칭 속도비 만을 중시할 경우, 에칭 속도의 저하에 이어지므로, 매우 두꺼운 절연막을 개구시키기 위해서는 장시간을 필요로 하고, TFT장치의 생산성이 저하하는 문제점이 있었다. 이와 같이, 에칭의 속도비를 중시할 경우, 생산성이 저하하는 트레이드오프를 해결하기 위해서는, 예를 들면 특허문헌 2에 기재한 에칭을 2 내지 3단계로 행함으로써, 선택성 및 양산성을 양립시키는 기술이 있다.In addition, the film thickness of the insulating film is approximately 600 nm in total for the interlayer insulating film and the gate insulating film, while the film thickness of the lower polysilicon film is approximately 50 nm. Therefore, it is possible to improve the uniformity and controllability of the It is very difficult to etch the insulating film completely without penetrating the silicon film. Therefore, in such an etching process, the high etching rate ratio with respect to the polysilicon film of an insulating film is needed. If the etching focusing only on the etching rate ratio is performed, the contact hole can be opened well without causing the penetration of the polysilicon film. However, when only the etching rate ratio is important, since the etching rate is lowered, a long time is required to open a very thick insulating film, and there is a problem that the productivity of the TFT device is lowered. As described above, in order to solve the trade-off in which the productivity decreases when the speed ratio of the etching is important, for example, a technique for achieving both selectivity and mass productivity by performing etching described in Patent Document 2 in two to three steps. There is this.

또한, 특허문헌 3에 있어서, 폴리실리콘 막의 하층에 실리콘 막, 실리사이드 막 혹은 금속막 등을 형성함으로써, 에칭의 프로세스 마진을 증대시켜 폴리실리콘 막의 관통이나 에칭 부족도 해소하는 방법이 기재되어 있다.In addition, Patent Document 3 describes a method of forming a silicon film, a silicide film, a metal film, or the like under the polysilicon film to increase the process margin of etching to eliminate the penetration of the polysilicon film and the lack of etching.

[특허문헌 1] 일본국 공개특허공보 특개2001-296550호[Patent Document 1] Japanese Unexamined Patent Publication No. 2001-296550

[특허문헌 2] 일본국 공개특허공보 특개2001-264813호[Patent Document 2] Japanese Unexamined Patent Publication No. 2001-264813

[특허문헌 3] 일본국 공개특허공보 특개평10-170952호[Patent Document 3] Japanese Patent Application Laid-Open No. 10-170952

그러나, 특허문헌 1에 기재한 바와 같이, 폴리실리콘 막을 저장용량부의 하부 전극으로서 사용할 경우, 폴리실리콘 막을 높은 농도로 도핑 할 필요가 있다. 이 경우, 긴 처리 시간을 필요로 하므로, 이 도핑 공정을 가질 경우, TFT장치의 양산성이 낮아진다. 또한 도핑에 의한 저장용량부의 용량이 되는 절연막의 데미지는 회피할 수 없어 저장용량부의 열화를 야기하는 경우가 있다. 또한, 하부 전극을 폴리실리콘 막으로 형성할 경우, 도핑 농도를 변경하는 것 만으로는 저저항화에 한계가 있다. 그로 인해 하부 전극자체가 용량성분을 가지고, 원하는 저장용량특성을 얻을 수 없다는 문제점이 있었다. 또한 저장용량특성 이외에 있어서도, 저장용량의 하부 전극을 폴리실리콘 막으로 형성함으로써, 저장용량에 직렬로 형성되는 저항성분이 증대하는 문제점도 있었다.However, as described in Patent Literature 1, when the polysilicon film is used as the lower electrode of the storage capacitor portion, it is necessary to dope the polysilicon film to a high concentration. In this case, since long processing time is required, when this doping process is carried out, the mass productivity of a TFT device will become low. In addition, the damage of the insulating film, which becomes the capacitance of the storage capacitor portion by doping, cannot be avoided, which may cause deterioration of the storage capacitor portion. In addition, when the lower electrode is formed of a polysilicon film, there is a limit to lowering resistance only by changing the doping concentration. Therefore, there is a problem in that the lower electrode itself has a capacitive component and a desired storage capacity characteristic cannot be obtained. In addition to the storage capacity characteristic, there was also a problem that the resistance component formed in series with the storage capacity was increased by forming the lower electrode of the storage capacity with a polysilicon film.

그리고, 특허문헌 2에 기재한 기술에서는, 콘택홀의 개구를 2 내지 3단계의 에칭으로 함으로써, 반도체장치의 양산성이 저하하는 경우가 있다. 또한, 특허문헌 3에 기재한 바와 같이, 폴리실리콘 막 아래에 별도의 실리콘 막 등을 형성하는 방법은, 선택성의 면에서 효과는 낮고, 층간 절연막의 에칭 속도 및 막두께의 면내 분포의 편차에 완전히 대응할 수 없는 경우가 있다. 또한 예를 들면 콘택홀의 개구가 양호하게 행해지지 않았을 경우, 신호 배선과 폴리실리콘 막의 도핑 영역과의 전도가 불충분하게 된다. 또한, 폴리실리콘 막의 도핑 영역과 화소 전극의 신호 전달도 양호하게 행해지지 않는 경우가 있기 때문에, 표시 시에 결함을 야기하는 경 우가 있다.In the technique described in Patent Literature 2, the amount of mass production of a semiconductor device may be lowered by etching the contact hole in two to three stages. In addition, as described in Patent Literature 3, the method of forming a separate silicon film or the like under the polysilicon film has a low effect in terms of selectivity, and is completely free from variations in the etching rate of the interlayer insulating film and the in-plane distribution of the film thickness. It may not be possible. In addition, for example, when the opening of the contact hole is not performed well, conduction between the signal wiring and the doped region of the polysilicon film becomes insufficient. In addition, since the signal transmission between the doped region of the polysilicon film and the pixel electrode may not be performed well, there are cases where defects are caused during display.

상기의 문제점을 해결하기 위해서는, 예를 들면 적어도 채널부를 형성하는 폴리실리콘 막의 도핑 영역 위에서, 콘택홀의 저부가 되는 영역에 금속막을 형성하는 구조를 생각할 수 있다. 또한 이 콘택홀을 통해 금속막에 상층의 화소 전극 등이 직접 접속되는 구조 및 폴리실리콘 막 및 금속막을 연장시켜서 형성함으로써, 저장용량부의 하부 전극을 형성하는 구조를 생각할 수 있다.In order to solve the above problem, for example, a structure may be considered in which a metal film is formed in a region which becomes a bottom portion of a contact hole, at least on a doped region of a polysilicon film forming a channel portion. In addition, the structure in which the upper pixel electrode and the like are directly connected to the metal film through the contact hole and the polysilicon film and the metal film are formed to extend, thereby forming the lower electrode of the storage capacitor portion.

즉, 상기 기재의 구조에 있어서는, 콘택홀을 통해 접속되는 상층의 화소 전극 등과의 접속 저항을 저감 할 수 있고, 양호한 표시 특성을 얻을 수 있다. 또한 저장용량부의 하부 전극 위에 저저항인 금속막을 형성하고 있기 때문에, 도핑 시의 절연막의 열화를 억제하여, 양산성을 확보할 수 있다. 이 때문에, 안정된 용량을 형성할 수 있고, 표시 특성을 향상시킬 수 있다.That is, in the structure of the said base material, connection resistance with the pixel electrode etc. of the upper layer connected through a contact hole can be reduced, and favorable display characteristic can be obtained. In addition, since a low resistance metal film is formed on the lower electrode of the storage capacitor portion, deterioration of the insulating film during doping can be suppressed and mass productivity can be ensured. For this reason, a stable capacitance can be formed and display characteristics can be improved.

그러나, 상기 기재의 구조에 있어서는, 금속막이 폴리실리콘 막과 실리사이드 반응 등 할 경우, 게이트 전극 바로 아래 및 주변의 금속막의 제거 공정후에 있어서도, 실리사이드 막이 완전히 제거되지 않는 경우가 있다. 이 실리사이드 막이 채널층 위에 잔존하고 있으면, 실리사이드 막이 소스·드레인간의 리크 패스가 된다. 이에 따라 오프 전류가 증대하여 양호한 트랜지스터 특성을 얻을 수 없는 문제점이 있다.However, in the structure of the said base material, when a metal film carries out a silicide reaction etc. with a polysilicon film, a silicide film may not be removed completely even after the removal process of the metal film immediately under and around a gate electrode. If the silicide film remains on the channel layer, the silicide film becomes a leak path between the source and the drain. Accordingly, there is a problem in that off current increases and good transistor characteristics cannot be obtained.

본 발명은, 이러한 문제점을 해결하기 위한 것으로서, 반도체층의 소스 영역 및 드레인 영역과 배선 사이의 양호한 콘택 및 저장용량부의 용량의 안정화와 함께, 소스·드레인간의 리크를 저감하여, 게이트 절연막의 내압을 향상시키고, 콘택 저항을 저감 할 수 있는 박막트랜지스터 장치, 그 제조 방법 및 박막트랜지스터 장치를 가지는 표시장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem. The present invention provides a good contact between a source region and a drain region of a semiconductor layer and a wiring, stabilizes the capacitance of a storage capacitor portion, reduces leakage between the source and the drain, and reduces the breakdown voltage of the gate insulating film. An object of the present invention is to provide a thin film transistor device, a method of manufacturing the same, and a display device having a thin film transistor device capable of improving and reducing contact resistance.

전술한 과제를 해결하기 위해, 본 발명에 따른 박막트랜지스터 장치는, 기판위의 소정 영역에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과, 상기 반도체층 위에 형성된 금속막과, 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고, 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 한다.MEANS TO SOLVE THE PROBLEM In order to solve the above-mentioned subject, the thin-film transistor apparatus is provided with the semiconductor layer which has the source region, the drain region, and the channel region formed in the predetermined area | region on a board | substrate, the metal film formed on the said semiconductor layer, and the said metal film A gate insulating film formed on and over the semiconductor layer, a gate electrode formed on the gate insulating film, an interlayer insulating film formed on the gate electrode and on the gate insulating film, and formed on the interlayer insulating film and connected to the metal film through a contact hole The metal film is formed in a region which becomes the bottom of the contact hole at least on the source region and the drain region of the semiconductor layer, and the film thickness of the semiconductor layer in the region where the metal film is not formed is the metal. It is characterized in that it is thinner than the film thickness of the semiconductor layer in which the film is formed.

또한 전술한 과제를 해결하기 위해, 본 발명에 따른 박막트랜지스터 장치의 제조 방법은, 기판 위의 소정 영역에 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층을 형성하는 공정과, 상기 반도체층 위에 금속막을 형성하는 공정과, 상기 금속막 위 및 상기 반도체층 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 위 및 상기 게이트 절연막 위에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막과 접속되는 배선 전극을 형성하는 공정을 가지 고, 상기 반도체층의 상기 소스 영역 및 상기 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 상기 금속막이 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 한다.In addition, in order to solve the above problems, the method of manufacturing a thin film transistor device according to the present invention, forming a semiconductor layer having a source region, a drain region and a channel region in a predetermined region on the substrate, and a metal on the semiconductor layer Forming a film, forming a gate insulating film on the metal film and on the semiconductor layer, forming a gate electrode on the gate insulating film, and forming an interlayer insulating film on the gate electrode and on the gate insulating film. And forming a wiring electrode formed on the interlayer insulating film, the wiring electrode being connected to the metal film through the contact hole, and over the source region and the drain region of the semiconductor layer to be at least the bottom of the contact hole. The semiconductor layer in a region where the metal film is formed and where the metal film is not formed The film thickness of is characterized in that it is thinner than the film thickness of the semiconductor layer on which the metal film is formed.

본 발명에 따른 박막트랜지스터 장치에 의하면, 반도체층의 소스 영역 및 드레인 영역과 배선 사이의 양호한 콘택 및 저장용량부의 용량의 안정화와 함께, 소스·드레인간의 리크를 저감하여, 게이트 절연막의 내압을 향상시키고, 콘택 저항을 저감 할 수 있다.According to the thin film transistor device according to the present invention, the contact between the source region and the drain region of the semiconductor layer and the wiring and the capacitance of the storage capacitor portion are stabilized, the leakage between the source and the drain is reduced, and the breakdown voltage of the gate insulating film is improved. , The contact resistance can be reduced.

실시예Example 1. One.

이하, 본 발명을 적용한 구체적인 실시예에 대해, 도면을 참조하면서 상세하게 설명한다. 본 발명의 실시예에 따른 박막트랜지스터 장치는, TFT어레이 기판(1)을 구성한다. 도 1은 본 실시예에 따른 TFT어레이 기판(1)의 구성을 나타내는 평면 모식도다. TFT어레이 기판(1)은, 표시 영역(2)과, 표시 영역(2)을 둘러싸고 설치된 액틀 영역(3)을 가진다. 이 표시 영역(2)에는, 복수의 게이트 신호선(4) 및 복수의 소스 신호선(5)이 형성되어 있다. 복수의 게이트 신호선(4)은 각각 평행하게 설치되어 있다. 마찬가지로, 복수의 소스 신호선(5)은 각각 평행하게 설치된다. 또 게이트 신호선(4)과, 소스 신호선(5)은 직교하고 있다. 게이트 신호선(4)과 소스 신호선(5)으로 둘러싸인 영역이 화소(6)가 된다. 즉, TFT어레이 기판(1)위에서는, 화 소(6)가 매트릭스 모양으로 배열된다.EMBODIMENT OF THE INVENTION Hereinafter, the specific Example which applied this invention is described in detail, referring drawings. The thin film transistor device according to the embodiment of the present invention constitutes a TFT array substrate 1. Fig. 1 is a schematic plan view showing the configuration of the TFT array substrate 1 according to the present embodiment. The TFT array substrate 1 has a display area 2 and an actuation area 3 provided surrounding the display area 2. In this display area 2, a plurality of gate signal lines 4 and a plurality of source signal lines 5 are formed. The plurality of gate signal lines 4 are provided in parallel with each other. Similarly, the plurality of source signal lines 5 are provided in parallel with each other. The gate signal line 4 and the source signal line 5 are perpendicular to each other. The region surrounded by the gate signal line 4 and the source signal line 5 becomes the pixel 6. That is, on the TFT array substrate 1, the pixels 6 are arranged in a matrix.

또한, TFT어레이 기판(1)의 액틀 영역(3)에는, 게이트 신호 구동회로(7)와 소스 신호 구동회로(8)가 설치된다. 게이트 신호선(4) 및 소스 신호선(5)은, 각각 표시 영역(2)에서 액틀 영역(3)까지 연장하여 설치되어 있다. 게이트 신호선(4)은, TFT어레이 기판(1)의 단부에서 게이트 신호 구동회로(7)와 접속된다. 게이트 신호 구동회로(7)의 근방에는, 도시하지 않은 외부배선이 형성되어, 게이트 신호 구동회로(7)와 접속되어 있다. 소스 신호선(5)은, TFT어레이 기판(1)의 단부에서, 소스 신호 구동회로(8)와 접속된다. 또한 소스 신호 구동회로(8)의 근방에는, 도시하지 않은 외부배선이 형성되어, 소스 신호 구동회로(8)와 접속된다.In addition, a gate signal driving circuit 7 and a source signal driving circuit 8 are provided in the actuation region 3 of the TFT array substrate 1. The gate signal line 4 and the source signal line 5 extend from the display region 2 to the actuation region 3, respectively. The gate signal line 4 is connected to the gate signal driving circuit 7 at the end of the TFT array substrate 1. In the vicinity of the gate signal driving circuit 7, an external wiring (not shown) is formed and connected to the gate signal driving circuit 7. The source signal line 5 is connected to the source signal driving circuit 8 at the end of the TFT array substrate 1. In the vicinity of the source signal driver circuit 8, an external wiring (not shown) is formed and connected to the source signal driver circuit 8.

화소(6)안에는, 적어도 하나의 TFT(9)와 저장용량부(10)가 형성되어 있다. TFT(9)는 게이트 신호선(4)과 소스 신호선(5)이 교차하는 근방에 형성되어 있다. 또,TFT(9)에는 저장용량부(10)가 직렬로 접속되어 있다.In the pixel 6, at least one TFT 9 and a storage capacitor portion 10 are formed. The TFT 9 is formed near the intersection of the gate signal line 4 and the source signal line 5. The storage capacitor 10 is connected in series to the TFT 9.

다음에 이와 같이 구성된 TFT어레이 기판(1)에 대해, 더욱 상세하게 설명한다. 본 실시예는, 본 발명을, 예를 들면 액정표시장치를 구성하는 박막트랜지스터 장치가 되는 액정 패널용 기판에 적용할 수 있다. 도 3b에 본 실시예에 따른 TFT어레이 기판(1)을 구성하는 박막트랜지스터 장치(이하, TFT장치라고 한다.)의 단면도를 나타낸다. 도 3b에 나타내는 바와 같이 유리 기판(11)위에 보호 절연막(12)이 형성되어 있다. 보호 절연막(12)위에 반도체층이 되는 폴리실리콘 막(13)이 형성되고, 채널 영역 13c을 사이에 두고 소스 영역 13a 및 드레인 영역 13b가 형성되어 있다. 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있다. 금속막(14)위에 게이트 절연막(15)이 형성되고, 게이트 절연막(15)을 사이에 두고 채널 영역 13c와 대향하는 위치에 게이트 전극(16)이 형성되어 있다. 또한, 그 위에, SiO2등으로 이루어지는 층간 절연막(17)이 형성되어 있다. 층간 절연막(17) 및 게이트 절연막(15)에 금속막(14)에 도달하는 콘택홀(18)이 형성되어 있다. 또한 배선 전극(19)이 층간 절연막(17)위에 형성되어 있다. 배선 전극(19)은, 콘택홀(18)을 통해 소스 영역 13a위 및 드레인 영역 13b위에 형성되어 있는 금속막(14)과 접속된다.Next, the TFT array substrate 1 configured as described above will be described in more detail. In this embodiment, the present invention can be applied to, for example, a liquid crystal panel substrate that is a thin film transistor device constituting a liquid crystal display device. 3B is a cross-sectional view of a thin film transistor device (hereinafter referred to as a TFT device) constituting the TFT array substrate 1 according to the present embodiment. As shown in FIG. 3B, the protective insulating film 12 is formed on the glass substrate 11. A polysilicon film 13 serving as a semiconductor layer is formed on the protective insulating film 12, and a source region 13a and a drain region 13b are formed with the channel region 13c interposed therebetween. The metal film 14 is formed on the polysilicon film 13. The gate insulating film 15 is formed on the metal film 14, and the gate electrode 16 is formed at a position facing the channel region 13c with the gate insulating film 15 interposed therebetween. In addition, an interlayer insulating film 17 made of SiO 2 or the like is formed thereon. Contact holes 18 reaching the metal film 14 are formed in the interlayer insulating film 17 and the gate insulating film 15. In addition, a wiring electrode 19 is formed on the interlayer insulating film 17. The wiring electrode 19 is connected to the metal film 14 formed on the source region 13a and the drain region 13b via the contact hole 18.

도 3b에 나타내는 TFT장치에 있어서, 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)이 형성되어 있기 때문에, 콘택홀(18)을 개구할 때의 에칭에 있어서, 폴리실리콘 막(13)을 관통하는 것을 억제할 수 있다. 이 이유는 후술한다. 또한 금속막(14)을 통해 배선 전극(19)을 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b와 저저항으로 접속할 수 있다. 이 때문에, 이 TFT장치를 가지는 표시장치의 표시특성을 향상시킬 수 있다. 또한 후술하는 바와 같이, 에칭에 의해, 채널 영역 13c위에 형성된 실리사이드 막 등을 제거한다. 이에 따라 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감을 방지 할 수 있다. 또한 후술하는 바와 같이, 폴리실리콘 막(13)위에 형성된 금속막(14)을, 예를 들면 습식 에칭에 의해 패터닝 한다. 이 때, 금속막(14)이 제거된 영역인 채널 영역 13c의 표면의 요철(거칠기)은, 폴리실리콘 막(13)의 금속막(14)이 형성되어 있는 영역인 소스 영역 13a 및 드레인 영역 13b의 요철보다도 작아진다. 이에 따라 게이트 절연막(15)의 내압을 향상시킬 수 있다. 상세한 것은 후술한다.In the TFT device shown in FIG. 3B, since the metal film 14 is formed at least on the source region 13a and the drain region 13b at the bottom of the contact hole 18, the contact hole 18 is opened. In etching, the penetration through the polysilicon film 13 can be suppressed. This reason is mentioned later. Further, the wiring electrode 19 can be connected to the source region 13a and the drain region 13b of the polysilicon film 13 with low resistance through the metal film 14. For this reason, the display characteristic of the display apparatus which has this TFT apparatus can be improved. As described later, the silicide film and the like formed on the channel region 13c are removed by etching. As a result, reduction in transistor characteristics due to leakage paths between the source and the drain can be prevented. In addition, as will be described later, the metal film 14 formed on the polysilicon film 13 is patterned by, for example, wet etching. At this time, the unevenness (roughness) of the surface of the channel region 13c, which is the region where the metal film 14 is removed, is the source region 13a and the drain region 13b, which are regions where the metal film 14 of the polysilicon film 13 is formed. It becomes smaller than unevenness of. Thereby, the breakdown voltage of the gate insulating film 15 can be improved. Details will be described later.

다음에 도 2a 내지 도 2c 및 도 3a 및 도 3b를 사용하여 도 3b에 나타내는 TFT장치의 제조 방법을 나타낸다. 도 2a에 나타내는 바와 같이 석영기판 또는 유리 기판등으로 이루어지는 기판(11)의 표면에, CVD법을 사용하여 실리콘 산화막 또는 실리콘 질화막등의 절연성 막으로 이루어지는 보호 절연막(12)을 형성한다. 보호 절연막(12)위에, 예를 들면 막두께 50∼200nm의 폴리실리콘 막(13)을 형성한다. 이 폴리실리콘 막(13)을 에칭으로 패터닝 하고, 섬 형상의 폴리실리콘 막(13)을 형성한다. 폴리실리콘 막(13)에는, 후공정에 있어서, 채널 영역 13c를 사이에 두고 소스 영역 13a 및 드레인 영역 13b가 형성된다(도시 생략).Next, the manufacturing method of the TFT device shown in FIG. 3B is shown using FIG. 2A-2C, FIG. 3A, and FIG. 3B. As shown in FIG. 2A, the protective insulating film 12 which consists of insulating films, such as a silicon oxide film or a silicon nitride film, is formed on the surface of the board | substrate 11 which consists of a quartz substrate, a glass substrate, etc. using CVD method. On the protective insulating film 12, for example, a polysilicon film 13 having a film thickness of 50 to 200 nm is formed. The polysilicon film 13 is patterned by etching to form an island-like polysilicon film 13. In the polysilicon film 13, in a later step, a source region 13a and a drain region 13b are formed with the channel region 13c interposed therebetween (not shown).

도 2b에 나타내는 바와 같이 스퍼터링법 등에 의해 폴리실리콘 막(13)위에 금속막(14)을 형성한다. 그리고, 금속막(14)을 사진제판법 또는 인산 및 질산 등의 혼합액에 의한 습식 에칭으로 패터닝 한다. 이 때, 패터닝으로 금속막(14)을 남기는 영역은, 적어도 후술하는 콘택홀(18)의 저부에 해당하는 영역이며, 소스 영역 13a 및 드레인 영역 13b의 상부이다. 이 금속막(14)의 막두께가 두꺼울 경우, 금속막(14)의 하층에 형성되어 있는 폴리실리콘 막(13)으로의 불순물의 도핑이 곤란하게 되는 경우가 있다. 이 때문에, 금속막(14)의 막두께는 대략 20nm이하인 것이 바람직하다. 또한 TFT의 임계값 및 이동도의 성능향상으로 인해, 후공정에 있어서 금속막(14)에, 350∼500도의 열처리를 행하는 것이 바람직하다. 이 열처리를 용이하게 행하기 위해, 금속막(14)은, 예를 들면 Ti(티탄), Ta(탄탈), W(텅스텐) 및 Mo(몰리브덴) 등의 고융점 금속 또는 TiN, TaN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2 또는 TaB2등의 도전성의 금속 화합물을 사용하는 것이 바람직하다. 다음에 금속막(14)위에 레지스트(24)를 형성한다.As shown in FIG. 2B, the metal film 14 is formed on the polysilicon film 13 by the sputtering method or the like. Then, the metal film 14 is patterned by wet etching with a photolithography method or a mixed solution such as phosphoric acid and nitric acid. At this time, the area | region which leaves the metal film 14 by patterning is the area | region corresponding to the bottom part of the contact hole 18 mentioned later at least, and is the upper part of the source area | region 13a and the drain area | region 13b. When the film thickness of this metal film 14 is thick, doping of the impurity into the polysilicon film 13 formed under the metal film 14 may be difficult. For this reason, it is preferable that the film thickness of the metal film 14 is about 20 nm or less. Further, due to the improved performance of the threshold value and mobility of the TFT, it is preferable to heat-treat the metal film 14 at 350 to 500 degrees in a later step. In order to easily perform this heat treatment, the metal film 14 is made of, for example, a high melting point metal such as Ti (titanium), Ta (tantalum), W (tungsten), and Mo (molybdenum) or TiN, TaN, WN, It is preferable to use conductive metal compounds such as MoN, ZrN, VN, NbN, TiB 2 , ZrB 2 , HfB 2 , VB 2 , NbB 2 or TaB 2 . Next, a resist 24 is formed on the metal film 14.

도 2c에 나타내는 바와 같이 폴리실리콘 막(13)위의 금속막(14)이 형성되어 있는 소스 영역 13a 및 드레인 영역 13b위 이외를 CF4 및 CHF3등의 혼합 가스를 사용한 드라이 에칭으로, 예를 들면 2∼20nm에칭한다. 이에 따라 금속막(14) 및 폴리실리콘 막(13)이 형성되고, 금속막(14)의 패터닝 시에 제거되지 않은 실리사이드 막등이, 폴리실리콘 막(13)의 채널 영역 13c위에서 제거된다. 이 실리사이드 막이 채널 영역 13c의 표면에 잔존할 경우, 소스·드레인간의 리크 패스가 되는 경우가 있다. 이에 따라 오프 전류가 증대하여, 트랜지스터 특성이 저감하는 경우가 있다. 또한 폴리실리콘 막(13)의 표면을 드라이 에칭함으로써, 폴리실리콘 막(13)의 표면의 요철을 저감시켜, 후술하는 게이트 절연막의 내압을 향상시킬 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 채널 영역 13c의 폴리실리콘 막(13)의 막두께를 얇게 한다. 이에 따라 TFT의 임계값 전압 Vth를 저감할 수 있는 경우가 있다.As shown in Fig. 2C, dry etching using a mixed gas such as CF 4 and CHF 3 except for the source region 13a and the drain region 13b in which the metal film 14 on the polysilicon film 13 is formed is described. For example, 2 to 20 nm. Thereby, the metal film 14 and the polysilicon film 13 are formed, and the silicide film etc. which were not removed at the time of patterning the metal film 14 are removed on the channel region 13c of the polysilicon film 13. When this silicide film remains on the surface of the channel region 13c, there may be a leak path between the source and the drain. Thereby, an off current may increase and transistor characteristics may fall. Furthermore, by dry etching the surface of the polysilicon film 13, the unevenness of the surface of the polysilicon film 13 can be reduced, and the breakdown voltage of the gate insulating film mentioned later can be improved. Further, by removing the silicide film or the like formed on the channel region 13c, the film thickness of the polysilicon film 13 in the channel region 13c is made thin. Thereby, the threshold voltage Vth of TFT can be reduced in some cases.

그리고, 도 3a에 나타내는 바와 같이, CVD법 등을 사용하여 보호 절연막(12), 폴리실리콘 막(13) 및 금속막(14) 위에, 예를 들면 막두께 70∼150nm의 게이트 절연막(15)을 형성한다. 게이트 절연막(15)은, 예를 들면 실리콘 산화막 등으로 형성한다. 그 후에 게이트 절연막(15)위에 스퍼터링법등을 사용하여, TFT의 게 이트 전극이 되는 금속막을 형성한다. 이 때, 금속막의 막두께는, 100∼150nm으로 형성하는 것이 바람직하다. 그리고, 이 게이트 전극이 되는 금속막을 에칭하여, 패터닝을 행하고, 게이트 전극(16)을 형성한다. 다음에 게이트 전극(16)을 마스크로서, 예를 들면 인 등의 불순물의 이온 주입에 의해, TFT의 능동층인 폴리실리콘 막(13)에 소스 영역 13a 및 드레인 영역 13b가 되는 영역을 자기정합으로 형성한다. 이 때, 게이트 전극(16)의 하측의 영역에는 불순물은 주입되지 않는다. 이 불순물이 주입되지 않는 영역이 채널 영역 13c가 된다.As shown in FIG. 3A, the gate insulating film 15 having a film thickness of 70 to 150 nm, for example, is formed on the protective insulating film 12, the polysilicon film 13, and the metal film 14 by using a CVD method or the like. Form. The gate insulating film 15 is formed of, for example, a silicon oxide film or the like. Thereafter, a sputtering method or the like is formed on the gate insulating film 15 to form a metal film serving as a gate electrode of the TFT. At this time, it is preferable to form the film thickness of a metal film in 100-150 nm. Then, the metal film serving as the gate electrode is etched and patterned to form the gate electrode 16. Next, the gate electrode 16 is used as a mask and, for example, by implanting ions of impurities such as phosphorus, the regions to be the source region 13a and the drain region 13b in the polysilicon film 13 as the active layer of the TFT are self-aligned. Form. At this time, impurities are not injected into the region below the gate electrode 16. The region where this impurity is not injected becomes the channel region 13c.

여기에서, 도 3a에 나타내는 바와 같이 게이트 전극(16)의 드레인 영역 13b측의 단부와, 드레인 영역 13b위에 형성된 금속막(14)의 채널 영역 13c측의 단부의 거리 L은, TFT의 리크를 방지하기 위해, L≥1㎛로 하는 것이 바람직하다. 다음에 게이트 전극(16) 및 게이트 절연막(15)위에, 예를 들면 CVD법을 사용하여, 실리콘 산화막 등으로 이루어지는 층간 절연막(17)을 형성한다. 이 때, 층간 절연막(17)의 막두께는, 300∼700nm으로 하는 것이 바람직하다.Here, as shown in FIG. 3A, the distance L between the end portion on the drain region 13b side of the gate electrode 16 and the end portion on the channel region 13c side of the metal film 14 formed on the drain region 13b prevents leakage of the TFT. In order to do this, it is preferable to set it as L≥1 micrometer. Next, an interlayer insulating film 17 made of a silicon oxide film or the like is formed on the gate electrode 16 and the gate insulating film 15 by, for example, CVD. At this time, the film thickness of the interlayer insulating film 17 is preferably 300 to 700 nm.

다음에 도 3b에 나타내는 바와 같이 폴리실리콘 막(13)위에 형성된 금속막(14)에 도달하도록, 층간 절연막(17) 및 게이트 절연막(15)에 예를 들면 이방성 드라이에칭법을 사용하여 콘택홀(18)을 형성한다. 드라이에칭은, 예를 들면 CF4 및 SF6을 에칭 가스로서 사용하는 반응성 이온에칭, 케미컬 드라이에칭, 또는 플라즈마에칭 등을 사용한다. 이 때, 에칭 가스의 혼합비를 바꾸어 에칭 레이트를 바꾸어도 된다.Next, as shown in FIG. 3B, the interlayer insulating film 17 and the gate insulating film 15 are contact hole (eg, anisotropic dry etching) so as to reach the metal film 14 formed on the polysilicon film 13. 18). The dry etching is, for example, using a reactive ion etching, chemical dry etching, or plasma etching, such as by using a CF 4 and SF 6 as an etching gas. At this time, you may change the etching rate by changing the mixing ratio of etching gas.

일반적으로, 케미컬 드라이에칭 또는 플라즈마에칭에 있어서, 폴리실리콘 막(13)과 실리콘 산화막의 에칭 속도비는 대략 10이상이다. 즉, 게이트 절연막(15)인 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도 쪽이 빠르다. 이 때문에, 케미컬 드라이에칭 또는 플라즈마에칭 시, 에칭이 폴리실리콘 막(13)의 표면에서 멈추지 않고, 폴리실리콘 막(13)을 관통하는 경우가 있다. 한편, 반응성 이온 에칭에 있어서는, 에칭 속도비를 역회전시켜서 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도를 느리게 할 수 있다. 그러나, 기판면 내에 있어서 복수 형성되는 콘택홀(18)을 개구시키기 위해, 층간 절연막(17)의 막두께의 편차를 고려하여 오버 에칭을 행할 필요가 있다. 또한 폴리실리콘 막(13)의 막두께는 층간 절연막(17)의 막두께에 대하여 얇다. 이 때문에, 폴리실리콘 막(13)의 표면에서 에칭이 멈추도록 하는 것은 곤란하다. 또한, 에칭 속도비를 역회전시켜서 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도를 느리게 하면 에칭 전체의 속도가 늦어지므로, TFT장치의 양산성을 저하시키고, 에칭면에 잔사가 부착되는 경우도 있다. 이 경우, 이 잔사를 제거하기 위한 후 처리가 필요한 경우가 있다.Generally, in chemical dry etching or plasma etching, the etching rate ratio of the polysilicon film 13 and the silicon oxide film is about 10 or more. That is, the etching rate of the polysilicon film 13 is faster than that of the silicon oxide film, which is the gate insulating film 15. For this reason, during chemical dry etching or plasma etching, the etching may pass through the polysilicon film 13 without stopping at the surface of the polysilicon film 13. On the other hand, in reactive ion etching, the etching rate ratio can be reversely rotated to slow down the etching rate of the polysilicon film 13 than the silicon oxide film. However, in order to open the plurality of contact holes 18 formed in the substrate surface, it is necessary to perform over etching in consideration of the variation in the film thickness of the interlayer insulating film 17. The film thickness of the polysilicon film 13 is thinner than the film thickness of the interlayer insulating film 17. For this reason, it is difficult to stop etching on the surface of the polysilicon film 13. In addition, if the etching rate ratio of the polysilicon film 13 is lowered than the silicon oxide film by rotating the etching rate ratio backward, the overall etching rate is lowered, so that the productivity of the TFT device is lowered and residues adhere to the etching surface. have. In this case, post-processing for removing this residue may be necessary.

그래서, 본 실시예에 있어서는, 폴리실리콘 막(13)위에서, 적어도 콘택홀(18)의 저부에 해당하는 영역의 소스 영역 13a위 및 드레인 영역 13b위에 금속막(14)을 형성한다. 이에 따라 콘택홀(18)의 저부에 금속막(14)이 형성된다. 일반적으로, 금속막과 실리콘 산화막의 에칭 속도비를 대략 1미만으로 하는 것은 용이하다. 이 때문에, 폴리실리콘 막(13)위에 금속막(14)을 형성함으로써, 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있고, 후술하는 배선 전극과 소스 영역 13a 및 드레인 영역 13b의 접속을 양호하게 할 수 있다.Therefore, in the present embodiment, the metal film 14 is formed on the polysilicon film 13 on at least the source region 13a and the drain region 13b of the region corresponding to the bottom of the contact hole 18. As a result, the metal film 14 is formed at the bottom of the contact hole 18. In general, it is easy to make the etching rate ratio of a metal film and a silicon oxide film less than about 1. For this reason, by forming the metal film 14 on the polysilicon film 13, the contact hole 18 can be prevented from penetrating the polysilicon film 13 at the time of an etching, and the wiring electrode and source mentioned later can be prevented. The connection between the region 13a and the drain region 13b can be good.

그 후에 예를 들면 스퍼터링법을 사용하여, TFT장치의 기판 전체면에 알루미늄 등의 저저항 도전막을 형성하여, 패터닝을 행함으로써, 층간 절연막(17)위에 배선 전극(19)을 형성한다. 이 배선 전극(19)은 콘택홀(18) 및 금속막(14)을 통해 소스 영역 13a 또는 드레인 영역 13b에 접속된다.Thereafter, for example, a sputtering method is used to form a low resistance conductive film such as aluminum on the entire surface of the substrate of the TFT device, and patterning is performed to form the wiring electrode 19 on the interlayer insulating film 17. The wiring electrode 19 is connected to the source region 13a or the drain region 13b through the contact hole 18 and the metal film 14.

여기에서, 도 4에 도 3b에서 나타내는 박막트랜지스터 장치의 점선원 내의 확대도를 나타낸다. 도 4에 나타내는 바와 같이 반도체층인 폴리실리콘 막(13)은, 이 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있는 영역인 소스 영역 13a와, 금속막(14)이 형성되지 않는 영역인 채널 영역 13c에 있어서, 표면의 요철이 다르다. 금속막(14)이 형성되지 않는 영역인 채널 영역 13c의 폴리실리콘 막(13)의 표면은, 금속막(14)이 형성되어 있는 영역인 소스 영역 13a의 표면보다도 요철(거칠기)이 작다. 이하에, 도 5를 사용하여 폴리실리콘 막(13)의 표면의 요철 차이를 설명한다.Here, FIG. 4 shows an enlarged view in the dotted line of the thin film transistor device shown in FIG. 3B. As shown in FIG. 4, the polysilicon film 13 which is a semiconductor layer has the source region 13a which is the area | region in which the metal film 14 is formed on this polysilicon film 13, and the metal film 14 is not formed. In the channel region 13c which is a region, the surface irregularities are different. The surface of the polysilicon film 13 of the channel region 13c, which is a region where the metal film 14 is not formed, has a smaller unevenness (roughness) than the surface of the source region 13a, which is a region where the metal film 14 is formed. 5, the difference of the unevenness | corrugation of the surface of the polysilicon film 13 is demonstrated.

도 5는, 폴리실리콘 막(13)위에 금속막(14)을 형성하여, 이 금속막(14)을 제거하는 공정을 나타내는 제조공정 단면도이다. 도 5a에 나타내는 바와 같이 폴리실리콘 막(13)의 표면은 요철을 가진다. 다음에 도 5b에 나타내는 바와 같이 폴리실리콘 막(13)위에 금속막(14)이 형성된다. 이 때, 폴리실리콘 막(13)과 금속막(14) 사이에는, 막두께 대략 1∼3mm의 실리사이드 막(30)이 형성된다. 그리고, 도 5c에 나타내는 바와 같이 실리사이드 막(30) 및 금속막(14)이, 예를 들면 습식 에칭에 의해 제거된다. 폴리실리콘 막(13)위에 형성되는 실리사이드 막(30) 및 금속막(14) 을 에칭에 의해 제거하므로, 폴리실리콘 막(13)의 표면의 요철이 감소한다. 이 때문에, 도 5c에 나타내는 금속막(14)이 제거된 영역의 폴리실리콘 막(13)의 표면은, 도 5a에 나타내는 폴리실리콘 막(13)의 표면보다도 요철이 저감된다. 이 때, 금속막(14) 및 실리사이드 막(30)이 제거된 영역의 폴리실리콘 막(13)의, JISBO601로 규정되는 표면 거칠기 Ra는, 금속막(14)이 형성되어 있는 영역의 폴리실리콘 막(13)의 표면 거칠기 Ra에 대하여, 대략 1/2이하가 된다. 그리고, 폴리실리콘 막(13) 표면의 요철이 저감되므로, 폴리실리콘 막(13)위에 형성되는 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다. 여기에서, 채널 영역 13c위의 실리사이드 막(30) 및 금속막(14)이 드라이에칭에 의해 제거될 경우, 실리사이드 막(30) 및 금속막(14)이 제거된 영역의 폴리실리콘 막(13)의 표면의 요철을 보다 저감시킬 수 있기 때문에, 게이트 절연막(15)의 게이트 절연 내압을 더 향상시킬 수 있다. 또한 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b에 있어서, 표면의 요철을 미리 크게 형성하면, 금속막(14)을 통해, 소스 영역 13a 및 드레인 영역 13b와, 배선 전극(19)의 접촉 면적을 증대시킬 수 있다. 이에 따라 콘택 저항을 저감 할 수 있다.5 is a cross sectional view of the production process showing a step of forming the metal film 14 on the polysilicon film 13 and removing the metal film 14. As shown in FIG. 5A, the surface of the polysilicon film 13 has irregularities. Next, as shown in FIG. 5B, the metal film 14 is formed on the polysilicon film 13. At this time, a silicide film 30 having a film thickness of approximately 1 to 3 mm is formed between the polysilicon film 13 and the metal film 14. As shown in FIG. 5C, the silicide film 30 and the metal film 14 are removed by, for example, wet etching. Since the silicide film 30 and the metal film 14 formed on the polysilicon film 13 are removed by etching, the unevenness of the surface of the polysilicon film 13 is reduced. For this reason, the unevenness | corrugation of the surface of the polysilicon film 13 of the area | region from which the metal film 14 shown in FIG. 5C was removed rather than the surface of the polysilicon film 13 shown in FIG. 5A is reduced. At this time, the surface roughness Ra prescribed | regulated by JISBO601 of the polysilicon film 13 of the area | region in which the metal film 14 and the silicide film 30 were removed is the polysilicon film of the area | region in which the metal film 14 is formed. About surface roughness Ra of (13), it becomes about 1/2 or less. And since the unevenness | corrugation of the surface of the polysilicon film 13 is reduced, the gate insulation breakdown voltage of the gate insulating film 15 formed on the polysilicon film 13 can be improved. Here, when the silicide film 30 and the metal film 14 on the channel region 13c are removed by dry etching, the polysilicon film 13 in the region where the silicide film 30 and the metal film 14 is removed. Since the unevenness of the surface of the can be further reduced, the gate dielectric breakdown voltage of the gate insulating film 15 can be further improved. In addition, in the source region 13a and the drain region 13b of the polysilicon film 13, when the unevenness of the surface is largely formed in advance, the source region 13a and the drain region 13b and the wiring electrode 19 are formed through the metal film 14. The contact area can be increased. As a result, contact resistance can be reduced.

여기에서, 도 6에, 폴리실리콘 막(13)의 채널 영역 13c를 에칭할 경우와, 에칭하지 않는 경우에 있어서의 게이트 절연 내압을 나타낸다. 도 6의 가로축은 게이트 절연막 내부의 전계 강도(MV/cm), 세로축은 게이트 전류(A)를 나타낸다. 도 6에 나타내는 바와 같이 에칭된 폴리실리콘 막(13)은, 에칭되지 않은 폴리실리콘 막(13)보다도 높은 게이트 절연 내압을 가진다.Here, FIG. 6 shows gate insulation breakdown voltages when the channel region 13c of the polysilicon film 13 is etched and when it is not etched. 6, the horizontal axis represents electric field strength (MV / cm) in the gate insulating film, and the vertical axis represents gate current (A). As illustrated in FIG. 6, the etched polysilicon film 13 has a higher gate dielectric breakdown voltage than the unetched polysilicon film 13.

본 실시예에서는, 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 그리고, 금속막과 실리콘 산화막의 에칭 속도비를 대략 1미만으로 하여, 콘택홀(18)형성을 위한 에칭을 행한다. 이에 따라 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또, 소스 영역 13a 또는 드레인 영역 13b와 배선 전극(19)의 접속 저항의 증대를 억제할 수 있다. 그리고, 금속막(14)이 형성되지 않는 채널 영역 13c의 표면을 에칭하여, 채널 영역 13c의 막두께를 금속막(14)이 형성되어 있는 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 이에 따라 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 폴리실리콘 막(13)위에 금속막(14)을 형성하고, 채널 영역 13c의 금속막(14)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.In this embodiment, the metal film 14 is formed in the area | region which becomes the bottom part of the contact hole 18 at least on the source region 13a and the drain region 13b of the polysilicon film 13. As shown in FIG. Then, the etching rate ratio between the metal film and the silicon oxide film is less than about 1, and the etching for forming the contact hole 18 is performed. Thereby, during the etching, it is possible to prevent the contact hole 18 from penetrating the polysilicon film 13. In addition, an increase in the connection resistance between the source region 13a or the drain region 13b and the wiring electrode 19 can be suppressed. Then, the surface of the channel region 13c in which the metal film 14 is not formed is etched, so that the film thickness of the channel region 13c is made thinner than that of the source region 13a and the drain region 13b in which the metal film 14 is formed. . As a result, the silicide film or the like is removed, thereby reducing the transistor characteristics due to the leak path between the source and the drain, and the like. Further, by forming the metal film 14 on the polysilicon film 13 and removing the metal film 14 of the channel region 13c, the unevenness of the surface of the channel region 13c of the polysilicon film 13 is reduced. As a result, the gate dielectric breakdown voltage of the gate insulating film 15 can be improved.

실시예Example 2. 2.

실시예 2에 따른 표시장치에 대해서 도 7을 참조하여 설명한다. 도 7은, 실시예 2에 따른 TFT장치의 단면도다. 도 7에 나타내는 실시예 2에 따른 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1과 동일 구성요소에는 동일한 부호를 붙여, 그 상세한 설명은 생략한다.A display device according to a second embodiment will be described with reference to FIG. 7. 7 is a cross-sectional view of the TFT device according to the second embodiment. In the TFT device according to the second embodiment shown in FIG. 7, the same components as those in the first embodiment shown in FIGS. 2 and 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.

도 7에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1과 다른 점은, 게이트 전극(16)과 동층에 형성된 저장용량부의 상부 전극(20)을 가지는 점 및 게이트 절연막(15)을 사이에 두고 저장용량부의 상부 전극(20)과 대향하는 하부 전극에 금속막(14) 및 폴리실리콘 막(13)의 적층막을 가지고 있는 점이다.In the TFT device shown in FIG. 7, the difference from the first embodiment shown in FIGS. 2 and 3 includes the gate electrode 16 and the upper electrode 20 of the storage capacitor portion formed in the same layer and the gate insulating film 15. The metal film 14 and the polysilicon film 13 are laminated | stacked in the lower electrode which opposes the upper electrode 20 of the storage capacitor | capacitance part between them.

이하, 본 실시예에 따른 TFT장치의 제조 방법에 대해 상세하게 설명한다. 실시예 1과 공통되는 TFT장치의 상세한 제조 방법은 생략한다. 우선, 폴리실리콘 막(13)을 섬 모양으로 패터닝 할 때 및 금속막(14)을 형성할 때, 폴리실리콘 막(13) 및 금속막(14)을 저장용량부의 하부 전극을 형성하는 영역까지 연장하여 형성한다. 다음에 금속막(14)위에 게이트 절연막(15)을 형성한다. 여기에서, 저장용량부의 하부 전극이 되는 폴리실리콘 막(13) 및 금속막(14)위에 형성되는 게이트 절연막(15)이 저장용량부의 유전막이 된다. 즉, 저장용량부의 유전막과 게이트 절연막(15)은 동일재료로 이루어진다. 게이트 절연막(15)위에 형성된 금속막을 패터닝 하여 게이트 전극(16) 및 저장용량부의 상부 전극(20)을 형성한다. 즉, 게이트 전극(16)과 저장용량부의 상부 전극(20)은 동일재료로 이루어진다. 이 때, 폴리실리콘 막(13)위에 형성된 금속막(14)과 저장용량부의 유전막이 되는 게이트 절연막 (15)을 사이에 두고 대향하는 위치에 저장용량부의 상부 전극(20)을 형성한다.Hereinafter, the manufacturing method of the TFT device which concerns on a present Example is demonstrated in detail. The detailed manufacturing method of TFT device common to Example 1 is abbreviate | omitted. First, when the polysilicon film 13 is patterned into islands and when the metal film 14 is formed, the polysilicon film 13 and the metal film 14 are extended to a region forming the lower electrode of the storage capacitor portion. To form. Next, a gate insulating film 15 is formed over the metal film 14. Here, the dielectric film of the storage capacitor portion is the polysilicon film 13 serving as the lower electrode of the storage capacitor portion and the gate insulating film 15 formed on the metal film 14. That is, the dielectric film and the gate insulating film 15 of the storage capacitor portion are made of the same material. The metal film formed on the gate insulating film 15 is patterned to form the gate electrode 16 and the upper electrode 20 of the storage capacitor portion. That is, the gate electrode 16 and the upper electrode 20 of the storage capacitor portion are made of the same material. At this time, the upper electrode 20 of the storage capacitor portion is formed at a position opposite to each other with the metal film 14 formed on the polysilicon film 13 and the gate insulating film 15 serving as the dielectric film of the storage capacitor portion interposed therebetween.

여기에서, 종래와 같이, 저장용량부의 하부 전극을 폴리실리콘 막(13)에만 형성할 경우, 저장용량부의 상부 전극(20)의 형성전에, 하부 전극의 비저항을 저감시키기 위해, 고도즈의 불순물을 폴리실리콘 막(13)에 도핑 할 필요가 있었다. 본 실시예에 있어서는, 폴리실리콘 막(13)위에 금속막(14)을 형성하고 있는 것으로 저장용량부의 하부 전극의 저저항화를 도모할 수 있기 때문에, 이러한 도핑 공정은 불필요하다. 게이트 전극(16) 및 저장용량부의 상부 전극(20)을 형성한 후는, 실시 예 1과 마찬가지로, 층간 절연막(17), 콘택홀(18), 배선 전극(19)을 순서대로 형성한다.Here, as in the prior art, when the lower electrode of the storage capacitor portion is formed only on the polysilicon film 13, before the formation of the upper electrode 20 of the storage capacitor portion, an impurity of altitudes is added to reduce the specific resistance of the lower electrode. It was necessary to dope the polysilicon film 13. In this embodiment, since the metal film 14 is formed on the polysilicon film 13, the lower resistance of the lower electrode of the storage capacitor | capacitor part can be reduced, and such a doping process is unnecessary. After the gate electrode 16 and the upper electrode 20 of the storage capacitor portion are formed, the interlayer insulating film 17, the contact hole 18, and the wiring electrode 19 are sequentially formed in the same manner as in the first embodiment.

또한, 저장용량부의 상부 전극(20)과 하부 전극 사이에 형성되는 유전막으로서는, 전술한 게이트 절연막(15)을 사용할 수 있다. 이 경우, 게이트 절연막(15)을 저장용량부의 유전막으로서 사용하므로, TFT장치의 제조 공수가 증대하지 않는다. 또한 본 실시예에서는, 저장용량부의 유전막으로서 게이트 절연막(15)을 사용했지만, 이에 한정되지 않고, 별도로 형성해도 된다. 예를 들면 실리콘 질화막등의 유전율이 높은 절연막을 별도로 형성해도 된다. 이 경우, 저장용량부의 용량을 증대시킬 수 있다.In addition, the above-described gate insulating film 15 can be used as the dielectric film formed between the upper electrode 20 and the lower electrode of the storage capacitor portion. In this case, since the gate insulating film 15 is used as the dielectric film of the storage capacitor portion, the manufacturing labor of the TFT device does not increase. In the present embodiment, the gate insulating film 15 is used as the dielectric film of the storage capacitor portion, but the present invention is not limited thereto, and may be formed separately. For example, an insulating film having a high dielectric constant such as a silicon nitride film may be formed separately. In this case, the capacity of the storage capacity section can be increased.

이와 같이 구성된 본 실시예에서는, 폴리실리콘 막(13) 및 금속막(14)을 저장용량부의 하부 전극을 형성하는 영역까지 연장하여 형성한다. 즉, 소스 영역 13a 및 드레인 영역 13b위이며, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(3O)은 에칭에 의해 제거된다. 또한 저장용량부의 하부 전극이 되는 폴리실리콘 막(13)위에 금속막(14)을 형성한다. 금속막(14)이 형성되지 않는 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성된 실리사이드 막등을 제거함으로써, 금속막(14)이 형성되어 있는 영역인 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한, 게이트 절연막(15)을 저장용량부까지 연장하여 형성하여, 게이트 절연막(15)을 저장용량부의 유전막으로 한다. 게이트 절연막(15)위에 게이트 전극(16)과 동 층에 저장용량부의 상부 전극(20)을 형성한다.In this embodiment configured as described above, the polysilicon film 13 and the metal film 14 are formed to extend to an area forming the lower electrode of the storage capacitor portion. That is, the metal film 14 is formed in the area | region which is above the source region 13a and the drain region 13b, and becomes the bottom part of the contact hole 18 at least. At this time, the metal film 14 and silicide film 30 formed on the channel region 13c are removed by etching. In addition, a metal film 14 is formed on the polysilicon film 13 serving as the lower electrode of the storage capacitor. The film thickness of the channel region 13c in which the metal film 14 is not formed is larger than the film thicknesses of the source region 13a and the drain region 13b, which are regions in which the metal film 14 is formed, by removing the silicide film or the like formed on the channel region 13c. Form thinly. In addition, the gate insulating film 15 is extended to the storage capacitor portion to form the gate insulating film 15 as the dielectric film of the storage capacitor portion. An upper electrode 20 of the storage capacitor portion is formed on the gate insulating layer 15 and the same layer as the gate electrode 16.

폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b위이며 콘택 홀트(18)의 저부가 되는 영역에 금속막(14)이 형성되어 있기 때문에, 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 실리사이드 막등을 제거함으로써, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 저장용량부의 하부 전극을 금속막(14)과 폴리실리콘 막(13)의 적층막으로 하고 있기 때문에, 하부 전극의 저저항화를 위한 도핑 공정이 불필요하여, 대폭 TFT장치의 제조 공정시간을 단축할 수 있다. 또한 저장용량부의 하부 전극이 폴리실리콘 막(13)뿐인 경우와 비교하여 보다 저저항화할 수 있으며, 저장용량부에 직렬로 형성되는 저항성분을 저감시킬 수 있다. 즉, 저장용량부의 용량을 안정시킬 수 있다. 또한, 폴리실리콘 막(13)의 채널 영역 13c에 형성된 실리사이드 막 및 금속막(14)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.Since the metal film 14 is formed in the region on the source region 13a and the drain region 13b of the polysilicon film 13 and becomes the bottom of the contact hole 18, the contact hole 18 is a polysilicon film during etching. Penetration through (13) can be prevented. In addition, by removing the silicide film or the like, it is possible to prevent a decrease in transistor characteristics due to a leak path between the source and the drain, and the like. In addition, since the lower electrode of the storage capacitor portion is a laminated film of the metal film 14 and the polysilicon film 13, a doping step for lowering the resistance of the lower electrode is unnecessary, thus greatly reducing the manufacturing process time of the TFT device. It can be shortened. In addition, as compared with the case where the lower electrode of the storage capacitor portion is only the polysilicon film 13, the resistance can be lowered, and the resistance component formed in series in the storage capacitor portion can be reduced. That is, the capacity of the storage capacitor portion can be stabilized. In addition, by removing the silicide film and the metal film 14 formed in the channel region 13c of the polysilicon film 13, the unevenness of the surface of the channel region 13c of the polysilicon film 13 is reduced. As a result, the gate dielectric breakdown voltage of the gate insulating film 15 can be improved.

실시예Example 3. 3.

실시예 3에 따른 TFT장치에 대해서 도 3a 및 도 8을 참조하여 설명한다. 도 8에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1에 따른 TFT장치와 다른 점은, 층간 절연막(17)위에 형성된 상부 절연막(21)을 가지는 점, 상부 절연막(21)위에 형성된 화소 전극(23)을 가지는 점 및 화소 전극(23)과 금속막(14)을 접속하기 위해, 상부 콘택홀(22)을 가지는 점이다.The TFT device according to the third embodiment will be described with reference to FIGS. 3A and 8. The TFT device shown in FIG. 8 differs from the TFT device according to the first embodiment shown in FIGS. 2 and 3 in that the upper insulating film 21 is formed on the interlayer insulating film 17, and the upper insulating film 21 is provided. It is a point having a formed pixel electrode 23 and a point having an upper contact hole 22 for connecting the pixel electrode 23 and the metal film 14.

즉, 도 3a에 나타내는 TFT장치에 있어서, 소스 영역 13a위에 형성된 금속 막(14)에 도달하도록 층간 절연막(17) 및 게이트 절연막(15)을 에칭하여, 콘택홀(18)을 형성한다. 층간 절연막(17)위에 금속막(14)을 통해 소스 영역 13a 또는 드레인 영역 13b에 접속되는 배선 전극(19)을 형성한다. 상부 절연막(21)은, 예를 들면 CVD법을 사용하여 실리콘 산화막 또는 실리콘 질화막 등을 형성한다. 또는, 수지막등을 도포해도 된다. 또한, 이들의 적층막 등이어도 된다. 그 후에 드레인 영역 13b위에 형성된 금속막(14)이 노출하도록 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)을 에칭하여, 상부 콘택홀(22)을 형성한다. 그리고, 상부 절연막(21)위에 화소 전극(23)을 형성함으로써, 화소 전극(23)과 금속막(14)을 접속한다. 화소 전극(23)은, 예를 들면 ITO등의 투명도전 재료또는 Al등의 금속재료를, 스퍼터링법을 사용하여 형성하고, 그 후 패터닝하여 형성한다.That is, in the TFT device shown in Fig. 3A, the interlayer insulating film 17 and the gate insulating film 15 are etched to reach the metal film 14 formed on the source region 13a, thereby forming the contact holes 18. A wiring electrode 19 connected to the source region 13a or the drain region 13b is formed on the interlayer insulating film 17 through the metal film 14. The upper insulating film 21 forms a silicon oxide film, a silicon nitride film, or the like using, for example, a CVD method. Alternatively, a resin film or the like may be applied. Moreover, these laminated films may be sufficient. Thereafter, the upper insulating film 21, the interlayer insulating film 17, and the gate insulating film 15 are etched to expose the metal film 14 formed on the drain region 13b to form the upper contact hole 22. The pixel electrode 23 is formed on the upper insulating film 21 to connect the pixel electrode 23 and the metal film 14. The pixel electrode 23 is formed by, for example, forming a transparent conductive material such as ITO or a metal material such as Al by using a sputtering method, followed by patterning.

상부 콘택홀(22)을 개구할 때에 에칭되는 절연막은, 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)이다. 실시예 1에 있어서, 드레인 영역 13b위에 콘택홀(18)을 형성할 때에 에칭되는 절연막은, 층간 절연막(17) 및 게이트 절연막(15)이다. 즉, 본 실시예에 있어서의 상부 콘택홀(22)쪽이 에칭되는 절연막의 막두께가 두껍다. 에칭되는 절연막의 막두께가 두꺼울 경우, 콘택홀의 저면의 개구를 넓히기 위해서는, 장시간 에칭할 필요가 있다. 이 때문에, 에칭에 의해 형성되는 콘택홀이 폴리실리콘 막(13)을 관통할 가능성이 증대한다. 그러나, 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있기 때문에, 상부 콘택홀(22)의 에칭 시에 폴리실리콘 막(13)에 상부 콘택홀(22)이 관통되지 않고 절연막을 제거할 수 있다. 또한 화소 전극(23)과 드레인 영역 13b는 금속막(14)을 통해 접속되어 있기 때문에, 저저항으로 접속할 수 있고, 표시장치의 표시 특성을 향상시킬 수 있다.The insulating film to be etched when the upper contact hole 22 is opened is the upper insulating film 21, the interlayer insulating film 17, and the gate insulating film 15. In Example 1, the insulating film which is etched when forming the contact hole 18 on the drain region 13b is the interlayer insulating film 17 and the gate insulating film 15. That is, the film thickness of the insulating film in which the upper contact hole 22 side is etched in this embodiment is thick. When the film thickness of the insulating film to be etched is thick, it is necessary to etch for a long time in order to widen the opening of the bottom surface of the contact hole. For this reason, the possibility that the contact hole formed by etching penetrates the polysilicon film 13 increases. However, since the metal film 14 is formed on the polysilicon film 13, the upper contact hole 22 does not penetrate the polysilicon film 13 at the time of etching the upper contact hole 22, and the insulating film is removed. can do. In addition, since the pixel electrode 23 and the drain region 13b are connected through the metal film 14, the pixel electrode 23 and the drain region 13b can be connected with low resistance, and the display characteristics of the display device can be improved.

여기에서, 도 9에 종래의 상부 콘택홀(22)이 형성되어 있는 TFT장치를 나타낸다. 도 9에 나타내는 바와 같이 종래는, 화소 전극(23)은, 상부 콘택홀(22)을 통해, 배선 전극(19)에 접속되어 있다. 또한, 배선 전극(19)은, 콘택홀(18)을 통해 금속막(14)에 접속되어 있다. 본 실시예의 TFT장치는, 화소 전극(23)과 드레인 영역 13b 사이에 형성되어 있는 도전층은, 배선 전극(19) 및 금속막(14)의 2종류에서 금속막(14)의 1종류로 저감할 수 있다. 즉, 화소 전극(23)과 드레인 영역 13b 사이에 형성되는 도전층을 2종류에서 1종류로 함으로써, 다른 재질로 이루어지는 도전 층 사이에 발생하는 접속저항을 저감 할 수 있기 때문에, TFT장치 전체의 접속 저항을 저감할 수 있고, 표시장치의 표시 특성을 향상시킬 수 있다.Here, Fig. 9 shows a TFT device in which a conventional upper contact hole 22 is formed. As shown in FIG. 9, the pixel electrode 23 is conventionally connected to the wiring electrode 19 through the upper contact hole 22. In addition, the wiring electrode 19 is connected to the metal film 14 through the contact hole 18. In the TFT device of the present embodiment, the conductive layer formed between the pixel electrode 23 and the drain region 13b is reduced from two types of wiring electrode 19 and metal film 14 to one type of metal film 14. can do. That is, by setting two to one type of conductive layer formed between the pixel electrode 23 and the drain region 13b, the connection resistance generated between the conductive layers made of different materials can be reduced, so that the connection of the entire TFT device can be achieved. The resistance can be reduced and the display characteristics of the display device can be improved.

이와 같이 구성된 본 실시예에서는, 소스 영역 13a위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 또한 드레인 영역 13b위이며, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성되는 금속막(14) 및 실리사이드 막(30)은, 에칭 등에 의해 제거된다. 금속막(14)이 형성되지 않은 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 금속막(14)이 형성되어 있는 영역의 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한, 배선 전극(19)위에 상부 절연막(21)을 형성한다. 다음에 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)을 에칭함으로써 상부 콘택홀(22)을 형성한다.상부 절연막(21)위에 화소 전극(23)을 형성한다.In this embodiment configured as described above, the metal film 14 is formed at least on the region of the contact hole 18 above the source region 13a. Furthermore, the metal film 14 is formed in the area | region which is over the drain region 13b, and becomes the bottom part of the upper contact hole 22 at least. At this time, the metal film 14 and the silicide film 30 formed on the channel region 13c are removed by etching or the like. As the film thickness of the channel region 13c in which the metal film 14 is not formed, the film of the source region 13a and the drain region 13b in the region where the metal film 14 is formed by removing the silicide film or the like formed on the channel region 13c. Form thinner than thickness. In addition, the upper insulating film 21 is formed on the wiring electrode 19. Next, the upper contact hole 22 is formed by etching the upper insulating film 21, the interlayer insulating film 17, and the gate insulating film 15. A pixel electrode 23 is formed on the upper insulating film 21.

소스 영역 13a 및 드레인 영역 13b위이며, 적어도 콘택홀(18) 및 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성함으로써, 에칭 시에, 콘택홀(18) 및 상부 콘택홀(22)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 화소 전극(23)과 폴리실리콘 막(13)의 드레인 영역 13b 사이에 형성되는 도전막은 금속막(14)만으로 할 수 있기 때문에, TFT장치 전체의 접속 저항을 저감 할 수 있다. 이에 따라 표시장치의 표시 특성을 향상시킬 수 있다. 또한 폴리실리콘 막(13)의 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)을 제거한다. 이에 따라 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감되므로, 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.By forming the metal film 14 over the source region 13a and the drain region 13b and at least at the bottom of the contact hole 18 and the upper contact hole 22, the contact hole 18 and the upper contact hole during etching are formed. (22) can be prevented from penetrating the polysilicon film 13. In addition, since the silicide film or the like formed on the channel region 13c is removed, it is possible to prevent a decrease in transistor characteristics due to a leak path between the source and the drain, and the like. In addition, since the conductive film formed between the pixel electrode 23 and the drain region 13b of the polysilicon film 13 can be made of only the metal film 14, the connection resistance of the entire TFT device can be reduced. As a result, display characteristics of the display device can be improved. In addition, the metal film 14 and the silicide film 30 formed on the channel region 13c of the polysilicon film 13 are removed. As a result, the unevenness of the surface of the channel region 13c of the polysilicon film 13 is reduced, so that the gate insulation breakdown voltage of the gate insulating film 15 can be improved.

실시예Example 4. 4.

실시예 4에 따른 TFT장치에 대해 도 3a 및 도 10을 참조하여 설명한다. 도 10에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1에 따른 TFT장치와 다른 점은, 층간 절연막(17)위에 배선 전극(19)이 형성되는 점, 배선 전극(19)은 직접 금속막(14)에 접속되지 않고, 상부 절연막(21)위에 형성되는 화소 전극(23)을 통해 금속막(14)에 접속되는 점이다.The TFT device according to the fourth embodiment will be described with reference to FIGS. 3A and 10. In the TFT device shown in FIG. 10, the difference from the TFT device according to the first embodiment shown in FIGS. 2 and 3 is that the wiring electrode 19 is formed on the interlayer insulating film 17, and the wiring electrode 19 is It is a point that is not directly connected to the metal film 14, but is connected to the metal film 14 through the pixel electrode 23 formed on the upper insulating film 21.

즉, 도 3a에 나타내는 TFT장치에 있어서 층간 절연막(17)까지 형성한 후, 층간 절연막(17)위이며 소스 영역 13a 및 드레인 영역 13b위와는 다른 영역에 배선 전극(19)을 형성한다. 그리고, 배선 전극(19)위에 상부 절연막(21)을 형성한다. 다 음에 상부 콘택홀(22)을 소스 영역 13a 및 드레인 영역 13b위에 각각 형성된 금속막(14)에 도달하도록 형성한다. 상부 절연막(21)위에 화소 전극(23)을 형성함으로써, 화소 전극(23)을 통해 배선 전극(19)과 금속막(14)을 접속시킨다. 소스 영역 13a위와 드레인 영역 13b위에 각각 형성되는 상부 콘택홀(22)을 1공정으로 형성하고, 상부 절연막(21)위에 형성되는 화소 전극(23)과 금속막(14)을 접속하고 있기 때문에, TFT장치의 제조 시간을 단축할 수 있다. 또한 콘택홀 형성을 위해 필요한 마스크수를 삭감할 수 있다.That is, in the TFT device shown in Fig. 3A, after the interlayer insulating film 17 is formed, the wiring electrode 19 is formed on the interlayer insulating film 17 and in a region different from the source region 13a and the drain region 13b. The upper insulating film 21 is formed on the wiring electrode 19. Next, the upper contact hole 22 is formed to reach the metal film 14 formed on the source region 13a and the drain region 13b, respectively. By forming the pixel electrode 23 on the upper insulating film 21, the wiring electrode 19 and the metal film 14 are connected through the pixel electrode 23. Since the upper contact hole 22 formed on the source region 13a and the drain region 13b, respectively, is formed in one step, and the pixel electrode 23 and the metal film 14 formed on the upper insulating film 21 are connected, TFT The manufacturing time of the device can be shortened. In addition, the number of masks required for forming the contact hole can be reduced.

이와 같이 구성된 본 실시예에 있어서는, 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)은, 예를 들면 에칭에 의해 제거된다. 또한 금속막(14)이 형성되지 않는 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 금속막(14)이 형성되어 있는 영역의 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한 층간 절연막(17)위에 배선 전극(19)을 형성하고, 배선 전극(19)위에 형성된 상부 절연막(21)위에 화소 전극(23)을 형성한다.이 화소 전극(23)을 통해, 배선 전극(19)과 금속막(14)이 접속된다. 소스 영역 13a 및 드레인 영역 13b위이며, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성함으로써, 에칭 시에, 상부 콘택홀(22)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 소스 영역 13a 위와 드레인 영역 13b위에 각각 형성되는 상부 콘택홀(22)을 1공정으로 형성할 수 있고, TFT장치의 제조 시간을 보다 단축할 수 있다. 또한, 폴리실리콘 막(13)의 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.In the present embodiment configured as described above, the metal film 14 is formed on at least the region which becomes the bottom of the upper contact hole 22 on the source region 13a and the drain region 13b. At this time, the metal film 14 and the silicide film 30 formed on the channel region 13c are removed by, for example, etching. In addition, the film thickness of the channel region 13c in which the metal film 14 is not formed is removed from the source region 13a and the drain region 13b in the region where the metal film 14 is formed by removing the silicide film or the like formed on the channel region 13c. It is formed thinner than the film thickness. Further, the wiring electrode 19 is formed on the interlayer insulating film 17, and the pixel electrode 23 is formed on the upper insulating film 21 formed on the wiring electrode 19. Through the pixel electrode 23, the wiring electrode ( 19 and the metal film 14 are connected. The upper contact hole 22 penetrates the polysilicon film 13 at the time of etching by forming the metal film 14 on the source region 13a and the drain region 13b and at least in the region which becomes the bottom of the upper contact hole 22. Can be prevented. In addition, since the silicide film or the like formed on the channel region 13c is removed, it is possible to prevent a decrease in transistor characteristics due to a leak path between the source and the drain, and the like. In addition, the upper contact hole 22 formed on the source region 13a and the drain region 13b, respectively, can be formed in one step, and the manufacturing time of the TFT device can be further shortened. In addition, by removing the metal film 14 and the silicide film 30 formed on the channel region 13c of the polysilicon film 13, the unevenness of the surface of the channel region 13c of the polysilicon film 13 is reduced. As a result, the gate dielectric breakdown voltage of the gate insulating film 15 can be improved.

또한, 본 발명은 전술한 실시예에만 한정되는 것은 아니고, 본 발명의 요지를 벗어나지 않는 범위에 있어서 여러가지의 변경이 가능한 것은 물론이다.In addition, this invention is not limited only to embodiment mentioned above, Of course, various changes are possible in the range which does not deviate from the summary of this invention.

도 1은 실시예 1에 따른 TFT어레이 기판의 평면 모식도다.1 is a schematic plan view of a TFT array substrate according to a first embodiment.

도 2는 실시예 1에 따른 TFT장치의 제조 공정단면도다.Fig. 2 is a cross sectional view of the production process of the TFT device according to the first embodiment;

도 3은 실시예 1에 따른 TFT장치의 제조 공정단면도다.3 is a cross-sectional view of the manufacturing process of the TFT device according to the first embodiment.

도 4는 도 3에 나타내는 TFT장치의 일부를 나타내는 단면도다.4 is a cross-sectional view showing a part of the TFT device shown in FIG. 3.

도 5는 폴리실리콘 막 위에 금속막을 형성하는 제조 공정단면도다.5 is a cross-sectional view of the manufacturing process for forming a metal film on a polysilicon film.

도 6은 게이트 절연막의 게이트 내압을 도시한 도면이다.6 is a diagram showing the gate breakdown voltage of the gate insulating film.

도 7은 실시예 2에 따른 TFT장치의 단면도다.7 is a sectional view of a TFT device according to the second embodiment.

도 8은 실시예 3에 따른 TFT장치의 단면도다.8 is a sectional view of a TFT device according to the third embodiment.

도 9는 실시예 3과 비교하는 종래의 TFT장치의 단면도다.Fig. 9 is a sectional view of a conventional TFT device compared with the third embodiment.

도 10은 실시예 4에 따른 TFT장치의 단면도다.10 is a sectional view of a TFT device according to the fourth embodiment.

도 11은 종래의 TFT장치의 단면도다.11 is a sectional view of a conventional TFT device.

[부호의 설명][Description of the code]

1 : TFT어레이 기판 2 : 표시 영역1: TFT array substrate 2: Display area

3 : 액틀 영역 4 : 게이트 신호선3: actuator area 4: gate signal line

5 : 소스 신호선 6 : 화소5: source signal line 6: pixel

7 : 게이트 신호 구동회로 8 : 소스 신호 구동회로7 gate signal driving circuit 8 source signal driving circuit

9 : TFT 10 : 저장 용량9: TFT 10: storage capacity

11 : 기판 12 : 보호 절연막11 substrate 12 protective insulating film

13, 93 : 폴리실리콘 막 13a : 소스 영역13, 93: polysilicon film 13a: source region

13b : 드레인 영역 13c : 채널 영역13b: drain region 13c: channel region

14 : 금속막 15, 95 : 게이트 절연막14 metal film 15, 95 gate insulating film

16, 96 : 게이트 전극 17, 97 : 층간 절연막16, 96: gate electrode 17, 97: interlayer insulating film

18, 98 : 콘택홀 19. 99 : 배선 전극18, 98: contact hole 19. 99: wiring electrode

20, 100 : 상부 전극 21, 101 : 상부 절연막20, 100: upper electrode 21, 101: upper insulating film

22, 102 : 상부 콘택홀 23, 103 : 화소 전극22, 102: upper contact hole 23, 103: pixel electrode

30 : 실리사이드 막 91 : 유리 기판30 silicide film 91 glass substrate

92 : 절연막92: insulating film

Claims (10)

기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도층과,A semiconductor layer having a source region and a drain region and a channel region formed over the substrate, 상기 반도체층 위의 소정 영역에 형성된 금속막과,A metal film formed in a predetermined region on the semiconductor layer; 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,A gate insulating film formed on the metal film and on the semiconductor layer; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위 및 상기 게이트 절연막위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode and on the gate insulating film; 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,A wiring electrode formed on the interlayer insulating film and connected to the metal film through a contact hole; 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 하는 박막트랜지스터 장치.The metal film is formed in at least the region of the bottom of the contact hole on the source region and the drain region of the semiconductor layer, and the film thickness of the semiconductor layer in the region where the metal film is not formed is that of the semiconductor layer on which the metal film is formed. A thin film transistor device, characterized in that thinner than the film thickness. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,A semiconductor layer having a source region, a drain region, and a channel region formed on the substrate; 상기 반도체층 위의 소정 영역에 형성된 금속막과,A metal film formed in a predetermined region on the semiconductor layer; 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,A gate insulating film formed on the metal film and on the semiconductor layer; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode and on the gate insulating film; 상기 층간 절연막 위에 형성되어, 상기 소스 영역 위에 형성된 상기 금속막과 콘택홀을 통해 접속되는 배선 전극과,A wiring electrode formed on the interlayer insulating film and connected to the metal film formed on the source region through a contact hole; 상기 배선 전극 위에 형성되는 상부 절연막과,An upper insulating film formed on the wiring electrode; 상기 상부 절연막 위에 있어, 상기 드레인 영역 위에 형성된 상기 금속막과 상부 콘택홀을 통해 접속되는 화소 전극을 가지고,A pixel electrode on the upper insulating film, the pixel electrode being connected to the metal film formed on the drain region through an upper contact hole, 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀 및 상기 상부 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 하는 박막트랜지스터 장치.The metal film is formed in a region which is at least the bottom of the contact hole and the upper contact hole on the source region and the drain region of the semiconductor layer, and the film thickness of the semiconductor layer in the region where the metal film is not formed is the metal film. A thin film transistor device, characterized in that thinner than the film thickness of the formed semiconductor layer. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,A semiconductor layer having a source region, a drain region, and a channel region formed on the substrate; 상기 반도체층 위의 소정 영역에 형성된 금속막과,A metal film formed in a predetermined region on the semiconductor layer; 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,A gate insulating film formed on the metal film and on the semiconductor layer; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode and on the gate insulating film; 상기 층간 절연막 위에 형성된 배선 전극과,A wiring electrode formed on the interlayer insulating film; 상기 층간 절연막 및 상기 배선 전극 위에 형성된 상부 절연막과,An upper insulating film formed on the interlayer insulating film and the wiring electrode; 상기 상부 절연막 위에 형성되어, 상기 배선 전극과 상기 금속막을, 상부 콘택홀을 통해 접속하는 화소 전극을 가지고,A pixel electrode formed on the upper insulating film and connecting the wiring electrode and the metal film through an upper contact hole; 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 상부 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,The metal film is formed in at least the region of the bottom of the upper contact hole on the source region and the drain region of the semiconductor layer, and the film thickness of the semiconductor layer in the region where the metal film is not formed is the semiconductor layer in which the metal film is formed. Thinner than the film thickness of, 상기 배선 전극은 상기 화소 전극을 통해 상기 금속막에 접속되는 것을 특징으로 하는 박막트랜지스터 장치.And the wiring electrode is connected to the metal film through the pixel electrode. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,A semiconductor layer having a source region, a drain region, and a channel region formed on the substrate; 상기 반도체층 위의 소정 영역에 형성된 금속막과,A metal film formed in a predetermined region on the semiconductor layer; 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,A gate insulating film formed on the metal film and on the semiconductor layer; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode and on the gate insulating film; 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,A wiring electrode formed on the interlayer insulating film and connected to the metal film through a contact hole; 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,The metal film is formed in at least the region of the bottom of the contact hole on the source region and the drain region of the semiconductor layer, and the film thickness of the semiconductor layer in the region where the metal film is not formed is that of the semiconductor layer on which the metal film is formed. Thinner than the film thickness, 상기 금속막이 형성되지 않은 영역의 상기 반도체층의 표면의 요철은, 상기 금속막이 형성되어 있는 상기 반도체층의 표면의 요철보다 작은 것을 특징으로 하는 박막트랜지스터 장치.The unevenness of the surface of the semiconductor layer in the region where the metal film is not formed is smaller than the unevenness of the surface of the semiconductor layer in which the metal film is formed. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,A semiconductor layer having a source region, a drain region, and a channel region formed on the substrate; 상기 반도체층 위의 소정 영역에 형성된 금속막과,A metal film formed in a predetermined region on the semiconductor layer; 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,A gate insulating film formed on the metal film and on the semiconductor layer; 상기 게이트 절연막 위에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,An interlayer insulating film formed on the gate electrode and on the gate insulating film; 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,A wiring electrode formed on the interlayer insulating film and connected to the metal film through a contact hole; 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,The metal film is formed in at least the region of the bottom of the contact hole on the source region and the drain region of the semiconductor layer. Thinner than the film thickness, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 JISBO601로 규정되는 표면 거칠기 Ra는, 상기 금속막이 형성되어 있는 상기 반도체층의 표면 거칠기 Ra의 1/2이하인 것을 특징으로 하는 박막트랜지스터 장치.The surface roughness Ra defined by JISBO601 of the semiconductor layer in the region where the metal film is not formed is 1/2 or less of the surface roughness Ra of the semiconductor layer on which the metal film is formed. 제 1항에 있어서,The method of claim 1, 상기 기판 위에서, 저장용량부가 되는 영역에 연장하여 형성된 반도체층과,A semiconductor layer formed on the substrate and extending in an area to be a storage capacitor; 상기 반도체층 위에 형성된 금속막과,A metal film formed on the semiconductor layer; 상기 금속막 위에 형성되어, 상기 저장용량부의 유전막이 되는 게이트 절연막과,A gate insulating film formed on the metal film and serving as a dielectric film of the storage capacitor portion; 상기 게이트 절연막 위에 형성된 상기 저장용량부의 상부전극을 더 가지는 것을 특징으로 하는 박막트랜지스터 장치.And a top electrode of the storage capacitor formed on the gate insulating layer. 제 6항에 있어서,The method of claim 6, 상기 게이트 전극과 상기 저장용량부의 상기 상부전극은 동일재료로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.And the upper electrode of the gate electrode and the storage capacitor is made of the same material. 제 6항에 있어서,The method of claim 6, 상기 게이트 절연막과 상기 저장용량부의 유전막이 되는 상기 게이트 절연막은 동일재료로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.And the gate insulating film serving as the dielectric film of the storage insulating portion and the gate insulating film is formed of the same material. 제 1항에 있어서,The method of claim 1, 상기 금속막은, 고융점 금속 또는 도전성 금속화합물로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.The metal film is a thin film transistor device, characterized in that made of a high melting point metal or a conductive metal compound. 제 9항에 있어서,The method of claim 9, 상기 고융점 금속은, Ti, Ta, W 또는 Mo로 이루어지고, 상기 도전성 금속화합물은, TiN, TaN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2 또는 TaB2 중 적어도 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.The high melting point metal is made of Ti, Ta, W or Mo, and the conductive metal compound is TiN, TaN, WN, MoN, ZrN, VN, NbN, TiB 2 , ZrB 2 , HfB 2 , VB 2 , NbB 2 or TaB 2 Thin film transistor device characterized in that made of at least one.
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