KR20080074606A

KR20080074606A - 어레이 기판 및 이를 갖는 표시패널

Info

Publication number: KR20080074606A
Application number: KR1020070013945A
Authority: KR
Inventors: 이성영; 문성재
Original assignee: 삼성전자주식회사
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-13

Abstract

정전기 불량 개선을 위한 어레이 기판 및 이를 갖는 표시패널이 개시된다. 어레이 기판은 하이 서브전극 및 하이 서브전극의 외곽을 감싸는 로우 서브전극을 갖고, 하이 서브전극과 로우 서브전극 사이에 제1 이격부가 형성된 화소전극, 제1 방향으로 화소전극의 일측에 형성된 제1 데이터 배선 및 제1 방향으로 상기 화소전극의 타측에 형성된 제2 데이터 배선을 갖는 데이터 배선, 제1 방향과 교차되는 제2 방향으로 화소전극의 일측에 형성된 게이트 배선, 게이트 배선 및 제1 데이터 배선과 전기적으로 연결되고, 하이 및 로우 서브전극 중 어느 하나와 제1 드레인 전극을 통해 전기적으로 연결된 제1 트랜지스터, 및 게이트 배선 및 제2 데이터 배선과 전기적으로 연결되고, 하이 및 로우 서브전극 중 다른 하나와 제2 드레인 전극을 통해 전기적으로 연결된 제2 트랜지스터를 포함하고, 제1 및 제2 드레인 전극 중 하이 서브전극에 연결된 어느 하나는 하이 서브전극과 최단 거리로 연결되도록 제1 이격부에서 꺽인다. 이에 따라, 어레이 기판으로의 정전기 유입을 최소화할 수 있다.

120Hz 픽셀구조, GD 쇼트, 정전기

Description

어레이 기판 및 이를 갖는 표시패널{ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 표시패널의 단위화소를 나타낸 평면도이다.

도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.

도 3은 도 1의 홀수 번째 단위화소를 정의하는 데이터 배선으로부터 연장된 소스/드레인 전극을 나타낸 평면도이다.

도 4는 도 1의 짝수 번째 단위화소를 정의하는 데이터 배선으로부터 연장된 소스/드레인 전극을 나타낸 평면도이다.

도 5는 도 1의 홀수 번째 단위화소 내의 드레인 전극을 확대하여 나타낸 평면도이다.

도 6은 도 1의 짝수 번째 단위화소 내의 드레인 전극을 확대하여 나타낸 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 게이트 배선 200 : 스토리지 배선

210 : 전극 몸체부 220 : 전극 다리부

300 : 데이터 배선 310 : 제1 데이터 배선

320 : 제2 데이터 배선 400 : 박막 트랜지스터

410 : 제1 홀수열 트랜지스터 412,412′: 제1 홀수열 드레인 전극

420 : 제2 짝수열 트랜지스터 422,422′: 제2 짝수열 드레인 전극

500 : 화소전극 510 : 하이 서브전극

520 : 로우 서브전극 521 : 제1 로우전극

522 : 제2 로우전극 600 : 전극 이격부

610 : 제1 이격부 620 : 제2 이격부

800 : 공통전극 810 : 도메인 분할부

OP : 홀수열 단위화소 EP : 짝수열 단위화소

본 발명은 어레이 기판 및 이를 갖는 표시패널에 관한 것으로, 보다 상세하게는 정전기 불량을 개선하기 위한 어레이 기판 및 이를 갖는 표시패널에 관한 것이다.

일반적으로, 액정표시장치는 액정의 광 투과율을 이용하여 영상을 표시하는 액정표시패널 및 액정표시패널의 하측에 배치되어 광을 제공하는 백라이트 어셈블리를 포함한다.

액정표시패널은 서로 교차되어 복수의 단위화소들을 정의하는 게이트 배선들 및 데이터 배선들, 단위화소들 내에 형성된 박막 트랜지스터들 및 화소전극들을 갖 는 어레이 기판과, 컬러필터들과 공통전극을 갖는 대향기판, 및 어레이 기판과 대향기판 사이에 개재된 액정층을 포함한다.

어레이 기판의 박막 트랜지스터는 화소전극과 전기적으로 연결되어 화소전극에 전하를 충전시킨다. 충전된 화소전극은 공통전극과의 사이에서 전기장을 형성하고, 전기장에 의해 액정층의 액정배열을 변화시켜 광투과율을 변경시킨다.

최근 120Hz, 1G2D 구조의 액정표시패널의 측면 시야각을 향상시키기 위해, 화소전극은 두 개의 서브전극으로 분리되고, 분리된 각 서브전극은 서로 다른 전압을 인가 받는다. 즉, 화소전극은 로우 레벨의 전압이 인가되는 로우 서브전극 및 하이 레벨의 전압이 인가되는 하이 서브전극으로 이루어질 수 있다.

한편, 표시패널의 제조공정 진행 시, 일례로, 어레이 기판 상에 박막 트랜지스터를 형성하는 과정에서, 정전기가 표시패널로 유입되어 불량을 일으킬 수 있다. 구체적으로, 일반적인 다른 화소구조에 비하여 120Hz 1G2D 화소구조에서, 화소전극과 연결된 데이터 배선 일부는 그 길이 및 선폭이 증가된다. 이에 따라, 데이터 배선을 통하여 정전기가 용이하게 유입되고, 상기와 같은 정전기는 박막 트랜지스터의 게이트 단자와 소스-드레인 단자간에 쇼트(short) 불량을 일으키는 문제점이 발생된다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 화소전극에 연결된 데이터 배선의 면적을 최소화하여, 정전기 불량을 개선할 수 있는 어레이 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기한 어레이 기판을 갖는 표시패널을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 어레이 기판은 하이 서브전극 및 상기 하이 서브전극의 외곽을 감싸는 로우 서브전극을 갖고, 상기 하이 서브전극과 상기 로우 서브전극 사이에 제1 이격부가 형성된 화소전극, 제1 방향으로 상기 화소전극의 일측에 형성된 제1 데이터 배선 및 상기 제1 방향으로 상기 화소전극의 타측에 형성된 제2 데이터 배선을 갖는 데이터 배선, 상기 제1 방향과 교차되는 제2 방향으로 상기 화소전극의 일측에 형성된 게이트 배선, 상기 게이트 배선 및 상기 제1 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 어느 하나와 제1 드레인 전극을 통해 전기적으로 연결된 제1 트랜지스터, 및 상기 게이트 배선 및 상기 제2 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 다른 하나와 제2 드레인 전극을 통해 전기적으로 연결된 제2 트랜지스터를 포함하고, 상기 제1 및 제2 드레인 전극 중 상기 하이 서브전극에 연결된 어느 하나는 상기 하이 서브전극과 최단 거리로 연결되도록 상기 제1 이격부에서 꺽이는 것을 특징으로 한다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일 실시예에 따른 표시패널은 복수의 단위화소가 형성된 어레이 기판, 상기 어레이 기판에 대향하여 결합되는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다. 상기 어레이 기판은 하이 서브전극 및 상기 하이 서브전극의 외곽을 감싸는 로우 서브전극을 갖고, 상기 하이 서브전극과 상기 로우 서브전극 사이에 제1 이격부가 형성된 화소전극, 제1 방향으로 상기 화소전극의 일측에 형성된 제1 데이터 배선 및 상기 제1 방향으로 상기 화소전극의 타측에 형성된 제2 데이터 배선을 갖는 데이터 배선, 상기 제1 방향과 교차되는 제2 방향으로 상기 화소전극의 일측에 형성된 게이트 배선, 상기 게이트 배선 및 상기 제1 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 어느 하나와 제1 드레인 전극을 통해 전기적으로 연결된 제1 트랜지스터, 및 상기 게이트 배선 및 상기 제2 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 다른 하나와 제2 드레인 전극을 통해 전기적으로 연결된 제2 트랜지스터를 포함하고, 상기 제1 및 제2 드레인 전극 중 상기 하이 서브전극에 연결된 어느 하나는 상기 하이 서브전극과 최단 거리로 연결되도록 상기 제1 이격부에서 꺽이는 것을 특징으로 한다.

이러한 어레이 기판 및 이를 갖는 표시패널에 의하면, 데이터 배선과 전기적으로 연결되는 드레인 전극의 면적을 최소화하여, 박막 트랜지스터의 게이트 전극과 소스-드레인 전극간에 정전기성 쇼트 불량을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시패널의 단위화소를 나타낸 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시패널은 어레이 기판, 상기 어레이 기판에 대향하는 대향기판, 및 상기 어레이 기판과 상기 대향기 판 사이에 개재된 액정층을 포함한다.

상기 어레이 기판은 제1 베이스 기판(110), 게이트 배선(100), 스토리지 배선(200), 게이트 절연막(120), 데이터 배선(300), 박막 트랜지스터(400), 보호 절연막(130) 및 화소전극(500)을 포함한다.

제1 베이스 기판(110)은 평평한 플레이트 형상을 가지며, 투명한 절연 물질로 이루어진다.

게이트 배선(100) 및 스토리지 배선(200)은 제1 베이스 기판(110) 상에 동일층을 이루도록 형성된다. 게이트 절연막(120)은 게이트 배선(100) 및 스토리지 배선(200)을 덮도록 제1 베이스 기판(110) 상에 형성된다. 데이터 배선(300)은 게이트 절연막(120) 상에 형성된다.

구체적으로, 게이트 배선(100)은 제1 방향인 행 방향으로 길게 연장되고, 제1 방향과 수직한 제2 방향을 따라 복수가 병렬로 형성된다. 데이터 배선(300)은 게이트 배선(100)과 교차되도록, 상기 제2 방향인 열 방향으로 길게 연장되고, 상기 제1 방향을 따라 복수가 병렬로 형성된다.

이와 같이, 게이트 배선(100) 및 데이터 배선(300)이 서로 교차되도록 형성됨에 따라, 복수의 단위화소들이 정의된다. 상기 각 단위화소 내에는 박막 트랜지스터(400) 및 화소전극(500)이 형성된다. 여기서, 상기 각 단위화소는 상기 제2 방향으로 긴 직사각형 형상을 갖는 것이 바람직하다.

본 실시예에서와 같이, 데이터 배선(300)은 화소전극(500)의 좌측에 형성된 제1 데이터 배선(310) 및 화소전극(500)의 우측에 형성된 제2 데이터 배선(320)을 포함한다. 제1 및 제2 데이터 배선(310,320)은 각각 화소전극(500)의 좌우측 일부와 중첩되도록 형성된다.

한편, 스토리지 배선(200)은 게이트 배선(100)이 연장된 상기 제1 방향을 따라 길게 연장되고, 화소전극(500)과 중첩된다. 스토리지 배선(200)은 상기 각 단위화소의 중심을 가로지르도록 형성될 수 있다. 일례로, 스토리지 배선(200)에는 기준전압인 그라운드 전압이 인가될 수 있다.

구체적으로, 스토리지 배선(200)은 전극 몸체부(210) 및 전극 다리부(220)를 포함한다.

전극 몸체부(210)는 제1 및 제2 데이터 배선(310,320) 사이에 형성되고, 화소전극(500)의 중심을 상기 제1 방향으로 가로지른다. 전극 몸체부(210)는 화소전극(500)과 전기적으로 연결되어, 화소전극(500)에 공급되는 전압을 단위 프레임동안 일정하게 유지시킨다.

본 실시예에서, 전극 다리부(220)는 전극 몸체부(210)로부터 상기 제2 방향을 따라 상하로 연장된다. 전극 다리부(220)는 제1 및 제2 데이터 배선(310,320)과 인접하게 형성되어, 제1 및 제2 데이터 배선(310,320)과 화소전극(500) 간의 전기적인 커플링(coupling)에 의한 영향을 막을 수 있다. 일례로, 전극 몸체부(210)와 전극 다리부(220)는 전체적으로 H-자 형상으로 형성될 수 있다.

박막 트랜지스터(400)는 상기 각 단위화소 내에 형성되고, 게이트 배선(100), 데이터 배선(300) 및 화소전극(500)과 전기적으로 연결된다. 박막 트랜지스터(400)는 화소전극(500)에 충전되는 전압을 제어하는 스위칭 소자 역할을 한다. 박막 트랜지스터(400)는 게이트 배선(100)으로부터 연장된 게이트 전극, 상기 게이트 전극과 중첩되도록 게이트 절연막(120) 상에 형성되어 채널층을 형성하는 액티브 패턴, 데이터 배선(300)으로부터 연장되어 상기 액티브 패턴과 중첩되는 소스 전극 및 상기 액티브 패턴과 중첩되도록 상기 소스 전극과 이격된 드레인 전극을 포함한다.

본 발명의 일 실시예에서와 같이, 박막 트랜지스터(400)의 상기 드레인 전극은 콘택홀(700)을 통해 화소전극(500)과 전기적으로 연결된다. 이에 대한 구체적인 내용은 후술하도록 한다.

보호 절연막(130)은 데이터 배선(300) 및 박막 트랜지스터(400)를 덮도록 게이트 절연막(120) 상에 형성된다. 보호 절연막(130)은 박막 트랜지스터(400)를 보호하고, 표면을 평탄화시킨다. 보호 절연막(130)은 일례로, 유기막 재질로 이루어질 수 있다.

화소전극(500)은 상기 각 단위화소 내에 형성되고, 보호 절연막(130) 상에 형성된다. 화소전극(500)은 투명한 도전성 물질로 이루어지며, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 재질로 이루어질 수 있다.

화소전극(500)은 하이 서브전극(510) 및 하이 서브전극(510)의 외곽을 감싸는 로우 서브전극(520)을 포함한다. 하이 서브전극(510)과 로우 서브전극(520)은 각각의 박막 트랜지스터(400)와 전기적으로 연결되어, 서로 다른 전위의 전압을 인가 받는다. 일례로, 하이 서브전극(510)에는 하이 레벨의 제1 전압이 인가되고, 로 우 서브전극(520)에는 상기 제1 전압보다 낮은 로우 레벨의 제2 전압이 인가될 수 있다.

본 실시예에서와 같이, 상기 어레이 기판에는 화소전극(500)을 복수의 서브전극으로 분할하는 전극 이격부(600)가 형성될 수 있다. 일례로, 하이 서브전극(510)과 로우 서브전극(520)은 서로 이격되어 제1 이격부(610)를 형성하고, 로우 서브전극은 제2 이격부를 형성하는 제1 및 제2 로우전극을 포함할 수 있다. 이에 대한 구체적인 내용은 후술한다.

상기 대향기판은 상기 어레이 기판과 대향하여 결합되며, 제2 베이스 기판, 차광막, 컬러필터 및 공통전극(800)을 포함한다.

상기 제2 베이스 기판은 제1 베이스 기판(110)과 동일하게 평평한 플레이트 형상을 가지며, 투명한 절연 물질로 이루어진다.

상기 차광막은 제1 베이스 기판(110)과 마주보도록 상기 제2 베이스 기판의 일부영역 상에 형성되어 광의 이동을 차단한다. 상기 차광막은 게이트 배선(100), 데이터 배선(300) 및 박막 트랜지스터(400)와 대응되는 위치에 형성되며, 일례로, 매트릭스 형상을 가질 수 있다.

상기 컬러필터는 상기 차광막과 소정영역 겹쳐지도록, 상기 제2 베이스 기판 상에 형성된다. 상기 컬러필터는 일례로, 적색, 녹색 및 청색 컬러필터를 포함하고, 각각의 컬러필터는 상기 단위화소 내에 형성된 화소전극(500)과 대응되는 위치에 형성된다.

공통전극(800)은 상기 차광막 및 상기 컬러필터 상에 형성된다. 공통전 극(800)은 화소전극(500)과 동일한 투명한 도전성 물질로 이루어진다.

한편, 상기 제2 기판은 도메인 분할부(810)를 더 포함한다. 도메인 분할부(810)는 공통전극(800)의 일부가 식각되어 형성된 개구패턴일 수 있다. 이와 달리 도메인 분할부(810)는 일례로, 공통전극(800)의 일부 상에 형성된 돌기패턴일 수 있다. 도메인 분할부(810)는 화소전극(500)을 이루는 하이 및 로우 서브전극(510,520)의 중앙에 대응하여 형성될 수 있다. 이에 따라, 공통전극(800)과 화소전극(500) 간에 형성되는 전계의 방향이 엇갈리게 되고, 상기 단위화소 영역은 복수의 도메인(domain)으로 분할된다.

상기 액정층은 상기 어레이 기판 및 상기 대향기판 사이에 개재된 액정들로 이루어진다. 상기 액정층의 액정들은 화소전극(500) 및 공통전극(800)의 사이에 형성된 전기장에 의하여 재배열된다. 일례로, 상기 액정층은 수직배향 모드로 이루어질 수 있다. 이와 같이 전기장에 의해 재배열되는 상기 액정층으로 인해, 상기 표시패널은 외부로부터 인가되는 광의 투과율을 조절하여 영상을 표시한다.

이때, 상기 어레이 기판의 제조 공정 중, 박막 트랜지스터(400)의 형성 과정에서 기판 내로 정전기가 유입될 수 있다. 특히, 박막 트랜지스터(400)의 상기 게이트 전극과 상기 소스 및 드레인 전극 사이에 정전기 성 쇼트(short) 불량이 발생하여, 소자 특성이 파괴되는 문제점이 발생된다. 이에 따라, 본 발명에서는 박막 트랜지스터(400)의 상기 드레인 전극의 길이 및 선폭을 조절하여, 상기 어레이 기판 내로의 정전기 유입을 최소화할 수 있다.

이하, 화소전극(500), 전극 이격부(600) 및 박막 트랜지스터(400)에 대하여 보다 상세히 설명하도록 한다.

화소전극(500)은 상기 어레이 기판 상에 매트릭스 형태로 배치되며, 상기 각 상기 단위화소 영역 내에 형성된다. 화소전극(500)은 하이전압이 인가되는 하이 서브전극(510) 및 로우전압이 인가되는 로우 서브전극(520)을 포함한다. 여기서, 스토리지 배선(200)에 인가되는 기준전압을 기준으로, 상기 하이전압은 상기 로우전압보다 높은 레벨의 전압이고, 상기 로우전압의 절대값은 상기 하이전압의 절대값보다 작다.

하이 서브전극(510)은 상기 단위화소 영역의 중앙에 배치되고, 로우 서브전극(520)은 하이 서브전극(510)의 외곽을 감싼다. 하이 및 로우 서브전극(520)은 상기 단위화소의 중심을 가로지르는 가상의 중심선을 기준으로, 각각 대칭 형상을 가질 수 있다. 일례로, 하이 및 로우 서브전극(510,520)은 스토리지 배선(200)을 기준으로 대칭 형상을 가질 수 있다.

구체적으로, 하이 서브전극(510)은 상기 중심선을 기준으로 대칭인 V-자 형상을 가질 수 있다. 로우 서브전극(520)은 하이 서브전극(510)의 외곽에 하이 서브전극(510)보다 넓은 면적으로 형성된다. 하이 및 로우 서브전극(510,520)은 상기 제1 및 제2 방향에 대하여 약 45도 각도로 경사지게 형성될 수 있다. 하이 및 로우 서브전극(510,520)은 각각 제1 및 제2 콘택홀(710,720)을 통해, 박막 트랜지스터(400)의 드레인 전극의 일단과 연결될 수 있다.

전극 이격부(600)는 상기 단위화소 영역 내에서 각각의 서브전극 사이에 형성된다. 예를 들어, 전극 이격부(600)는 하이 서브전극(510)과 로우 서브전극(520) 사이에 형성된 제1 이격부(610) 및 로우 서브전극(520)의 중앙에 형성된 제2 이격부(620)를 포함할 수 있다.

구체적으로, 제1 이격부(610)는 하이 및 로우 서브전극(510, 520)의 연장 방향을 따라, 상기 제1 및 제2 방향에 대하여 약 45도 각도로 경사지게 형성된다. 제2 이격부(620)는 로우 서브전극(520)의 연장 방향을 따라 로우 서브전극(520)의 중앙에 형성되며, 상기 제1 및 제2 방향에 대하여 약 45도 각도로 경사지게 형성될 수 있다.

본 실시예에서와 같이, 로우 서브전극(520)은 하이 서브전극(510)의 가장자리를 따라, 하이 서브전극(510)과 게이트 배선(100) 및 제2 데이터 배선(320)에 의해 정의되는 영역과, 하이 서브전극(510)과 제1 데이터 배선(310)에 의해 정의되는 영역에 형성될 수 있다.

이때, 하이 서브전극(510)과 게이트 배선(100) 및 제2 데이터 배선(320)에 의해 정의되는 영역에 형성된 로우 서브전극(520)의 일부는 제1 로우전극(521) 및 제1 로우전극(521)과 이격되어 제2 이격부(620)를 형성하는 제2 로우전극(522)을 포함한다.

구체적으로, 제1 로우전극(521)은 제2 이격부(620)를 기준으로, 하이 서브전극(510)과 인접하게 형성된다. 제2 로우전극(522)은 제2 이격부(620)를 기준으로, 데이터 배선(300)과 게이트 배선(100)의 교차영역에 인접하게 형성된다. 일례로, 제2 로우전극(522)은 제2 데이터 배선(320)과 게이트 배선(100)의 교차영역에 인접한 상기 단위화소의 모서리 영역에 형성될 수 있다.

박막 트랜지스터(400)는 제1 데이터 배선(310)과 게이트 배선(100)의 교차영역에 근접하게 형성된 제1 트랜지스터 및 제2 데이터 배선(320)과 게이트 배선(100)의 교차영역에 근접하게 형성된 제2 트랜지스터를 포함한다.

상기 제1 트랜지스터는 제1 데이터 배선(310) 및 게이트 배선(100)과 전기적으로 연결되고, 하이 및 로우 서브전극(510,520) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 제2 트랜지스터는 제2 데이터 배선(320) 및 게이트 배선(100)과 전기적으로 연결되고, 하이 및 로우 서브전극(510,520) 중 다른 하나와 전기적으로 연결될 수 있다.

한편, 본 실시예에서와 같이, 상기 어레이 기판에 형성된 화소전극(500)은 홀수열에 형성된 홀수열 화소전극 및 짝수열에 형성된 짝수열 화소전극으로 구분된다. 또한, 상기 제1 트랜지스터는 제1 홀수열 트랜지스터(410) 및 제1 짝수열 트랜지스터(410′)를 포함하며, 상기 제2 트랜지스터는 제2 홀수열 트랜지스터(420) 및 제2 짝수열 트랜지스터(420′)를 포함한다. 각각의 홀수열 및 짝수열 화소전극은 박막 트랜지스터(400)와 전기적으로 연결되며, 화소전극(500)과 박막 트랜지스터(400)의 연결관계는 홀수열과 짝수열에서 서로 다르다.

여기서, 본 실시예와 같은 상기 표시패널은 칼럼(Column) 반전 방식으로 구동될 수 있다. 상기 어레이 기판의 데이터 배선(300)을 기준으로, 홀수 번째 데이터 배선(300)의 극성과 짝수 번째 데이터 배선(300)의 극성은 반대가 된다. 즉, 상기 각 단위화소를 구획하는 제1 데이터 배선(310)과 제2 데이터 배선(320)에는 서로 다른 극성을 갖는 데이터 신호가 인가된다.

화소전극(500)과 연결되는 박막 트랜지스터(400) 중 상기 제1 트랜지스터는 제1 데이터 배선(310)과 하이 또는 로우 서브전극(510,520) 중 어느 하나를 연결시키고, 상기 제2 트랜지스터는 제2 데이터 배선(320)과 하이 또는 로우 서브전극(510,520) 중 다른 하나를 연결시킨다. 이에 따라, 하나의 화소전극(500)을 이루는 하이 서브전극(510)에는 하이 레벨의 전압이 인가되고, 로우 서브전극(520)에는 상기 하이 레벨의 전압과 다른 극성을 갖는 로우 레벨의 전압이 인가될 수 있다.

한편, 상기 어레이 기판 상의 홀수열 및 짝수열 단위화소(OP,EP)에서, 하이 및 로우 서브전극(510,520)과 상기 제1 및 제2 트랜지스터의 연결관계는 서로 다르다.

예를 들어, 홀수열 단위화소(OP) 내에 형성된 제1 홀수열 트랜지스터(410)는 하이 서브전극(510)과 전기적으로 연결되고, 제2 홀수열 트랜지스터(420)는 로우 서브전극(520)과 전기적으로 연결될 수 있다. 이와 달리, 짝수열 단위화소(EP)내에 형성된 제1 짝수열 트랜지스터(410′)는 로우 서브전극(520)과 전기적으로 연결되고, 제2 짝수열 트랜지스터(420′)는 하이 서브전극(510)과 전기적으로 연결될 수 있다. 이와 달리, 홀수열 및 짝수열 화소전극과 박막 트랜지스터(400)와의 연결관계는 상기와 반대로 형성될 수 있다.

도 1 및 도 3을 참조하여, 홀수열 단위화소(OP)의 제1 홀수열 트랜지스터(410)는 제1 홀수열 드레인 전극(412)을 통해 하이 서브전극(510)과 전기적으로 연결되고, 제2 홀수열 트랜지스터(420)는 제2 홀수열 드레인 전극(422)을 통해 로우 서브전극(520)과 전기적으로 연결된다.

구체적으로, 제1 홀수열 트랜지스터(410)는 제1 데이터 배선(310)으로부터 연장된 제1 홀수열 소스 전극(411), 제1 홀수열 소스 전극(411)과 이격된 제1 홀수열 드레인 전극(412) 및 게이트 배선(100)으로부터 연장되고, 제1 홀수열 소스 및 드레인 전극(411,412)과 중첩된 제1 게이트 전극(미도시)을 포함한다. 본 발명의 일 실시예에서와 같이, 제1 홀수열 드레인 전극(412)은 로우 서브전극(520)을 거쳐, 하이 서브전극(510) 상에 형성된 제1 콘택홀(710)에 연결되어, 하이 서브전극(510)과 연결된다.

한편, 제2 홀수열 트랜지스터(420)는 제2 데이터 배선(320)으로부터 연장된 제2 홀수열 소스 전극(421), 제2 홀수열 소스 전극(421)과 이격된 제2 홀수열 드레인 전극(422) 및 게이트 배선(100)으로부터 연장되고, 제2 홀수열 소스 및 드레인 전극(421,422)과 중첩된 제2 게이트 전극(미도시)을 포함한다. 본 발명의 일 실시예에서와 같이, 제2 홀수열 드레인 전극(422)은 로우 서브전극(520) 상에 형성된 제2 콘택홀(720)에 연결되어, 로우 서브전극(520)과 전기적으로 연결된다.

제1 및 제2 홀수열 드레인 전극(412,422)의 구체적인 형상에 대해서는 도 5를 참조하여 후술하도록 한다.

도 1 및 도 4를 참조하여, 짝수열 단위화소(EP)의 제1 짝수열 트랜지스 터(410′)는 제1 짝수열 드레인 전극(412′)을 통해 로우 서브전극(520)과 전기적으로 연결되고, 제2 짝수열 트랜지스터(420′)는 제2 짝수열 드레인 전극(422′)을 통해 하이 서브전극(510)과 전기적으로 연결된다.

우선, 하이 서브전극(510)과 전기적으로 연결된 제2 짝수열 트랜지스터(420′)는 제2 데이터 배선(320)으로부터 연장된 제2 짝수열 소스 전극(421′), 제2 짝수열 소스 전극(421′)과 이격된 제2 짝수열 드레인 전극(422′) 및 게이트 배선(100)으로부터 연장되고, 제2 짝수열 소스 및 드레인 전극(421′,422′)과 중첩된 제2 게이트 전극(미도시)을 포함한다. 본 발명의 일 실시예에서와 같이, 제2 짝수열 드레인 전극(422′)은 로우 서브전극(520)을 거쳐, 하이 서브전극(510) 상에 형성된 제2 콘택홀(710′,도 6참조)에 연결되어, 하이 서브전극(510)과 전기적으로 연결된다.

한편, 제1 짝수열 트랜지스터(410′)는 제1 데이터 배선(310)으로부터 연장된 제1 짝수열 소스 전극(411′), 제1 짝수열 소스 전극(411′)과 이격된 제1 짝수열 드레인 전극(412′) 및 게이트 배선(100)으로부터 연장되고, 제1 짝수열 소스 및 드레인 전극(411′,412′)과 중첩된 제1 게이트 전극(미도시)을 포함한다. 본 발명의 일 실시예에서와 같이, 제1 짝수열 드레인 전극(412′)은 로우 서브전극(520) 상에 형성된 제1 콘택홀(720′,도 6참조)에 연결되어, 로우 서브전극(520)과 전기적으로 연결된다.

제1 및 제2 짝수열 드레인 전극(412′,422′)의 구체적인 형상에 대해서는 도 6을 참조하여 후술하도록 한다.

이와 같이, 도 3 및 도 4를 참조하여, 구조적으로, 하이 서브전극(510)은 상기 단위화소의 중앙에 대응하여 형성된다. 이에 따라, 하이 서브전극(510)은 로우 서브전극(520)에 비하여, 게이트 배선(100)과 데이터 배선(300)의 교차영역에 형성된 박막 트랜지스터(400)와 먼 거리에 배치될 수 있다. 본 발명에서는 하이 서브전극(510)과 연결된 박막 트랜지스터(400)의 드레인 전극의 면적을 최소화하여, 상기 어레이 기판의 제조 공정 중, 정전기 유입을 최소화할 수 있다.

도 5는 도 1의 홀수 번째 단위화소 내의 드레인 전극을 확대하여 나타낸 평면도이다. 도 6은 도 1의 짝수 번째 단위화소 내의 드레인 전극을 확대하여 나타낸 평면도이다.

도1, 도 5 및 도 6을 참조하여, 상기 단위화소 내에서 화소전극(500)은 외부광을 투과시켜 영상을 표시하는 부분으로, 공통전극(800)과 대향하는 화소전극(500)은 상기 표시패널의 유효 표시면적을 결정하는 부분이다.

이때, 제1 및 제2 홀수열 드레인 전극(412,422)과, 제1 및 제2 짝수열 드레인 전극(412′,422′)은 상기 단위화소의 유효 표시영역 내에 형성되어, 광을 차단시킬 수 있다. 즉, 제1 및 제2 홀수열 드레인 전극(412,422)과, 제1 및 제2 짝수열 드레인 전극(412′,422′)의 연장 길이 및 선폭에 따라, 화소전극(500)의 유효 표시면적이 결정될 수 있다.

본 발명의 일 실시예에서와 같이, 홀수열 단위화소(OP)와 짝수열 단위화소(EP)에서 화소전극(500)과 박막 트랜지스터(400)와의 연결관계는 서로 다르다. 즉, 박막 트랜지스터(400)의 상기 드레인 전극의 형상 및 면적은 홀수열 단위화 소(OP)와 짝수열 단위화소(EP)에서 서로 다르게 형성될 수 있다. 이에 따라, 홀수열 화소전극(500)과 짝수열 화소전극(500)을 통해 투과되는 광의 휘도 및 균일한 시야각 확보를 위하여, 홀수열 단위화소(OP)의 유효 표시면적과 짝수열 단위화소(EP)의 유효 표시면적을 동일하게 형성할 필요가 있다.

본 발명에서와 같이, 홀수열 단위화소(OP) 영역은 화소전극(500)과의 대응위치에 따라, A, B, C, D 영역으로 구분될 수 있다. 구체적으로, A 영역은 하이 서브전극(510)에 대응하는 영역이다. B 영역은 제1 로우전극(521)에 대응하며, 도메인 분할부(810)에 의해 A 영역과 인접하는 영역이다. D 영역은 제2 로우전극(522)에 대응하는 영역이다. C 영역은 제1 로우전극(521)에 대응하며, 도메인 분할부(810)에 의해 D 영역과 인접하는 영역이다. 이때, 짝수열 단위화소(EP) 영역은 홀수열 단위화소(OP)의 A, B, C, D 영역에 각각 대응하는 A′,B′,C′,D′영역으로 구분된다.

한편, 상기 액정층의 액정분자는 공통전극(800)과 화소전극(500) 간에 형성되는 전계 방향에 따라, 일정 방향으로 눕게 된다. 본 발명에서와 같이, 공통전극(800)과 화소전극(500)이 엇갈려서 형성된 구조에서, 액정분자들은 도메인 분할부(810)를 경계로 대칭 형상으로 눕게된다. 이에 따라, 상기 표시패널에는 도메인 분할부(810)에 대응하는 위치에, 마디처럼 보이는 싱귤러 포인트 영역이 형성된다. 참고로, 상기 싱귤러 포인트 영역은 상기 단위화소의 유효 표시면적 고려 시 제외되는 부분이다.

본 발명의 일 실시예에서와 같이, 홀수열 단위화소(OP)의 경우, A 및 B 영역 에 걸쳐 형성된 제1 홀수열 드레인 전극(412)은 하이 서브전극(510) 상에 형성된 제1 콘택홀(710)을 통해, 하이 서브전극(510)과 전기적으로 연결된다. C 및 D 영역에 걸쳐 형성된 제2 홀수열 드레인 전극(422)은 로우 서브전극(520) 상에 형성된 제2 콘택홀(720)을 통해, 로우 서브전극(520)과 전기적으로 연결된다. 이때, 제2 콘택홀(720)은 로우 서브전극(520) 중 면적이 보다 넓은 제2 로우전극(522)에 형성되는 것이 바람직하다.

이와 달리, 짝수열 단위화소(EP)의 경우, A′,B′,C′,D′ 영역에 걸쳐 형성된 제2 짝수열 드레인 전극(422′)은 하이 서브전극(510) 상에 형성된 제2 콘택홀(710′)을 통해, 하이 서브전극(510)과 전기적으로 연결된다. C 영역에 형성된 제1 짝수열 드레인 전극(412′)은 로우 서브전극(520) 상에 형성된 제1 콘택홀(720′) 통해, 로우 서브전극(520)과 전기적으로 연결된다. 이때, 제1 콘택홀(720′)은 로우 서브전극(520) 중 면적이 보다 넓은 제2 로우전극(522)에 형성되는 것이 바람직하다. 참고로, 짝수열 단위화소(EP)의 제1 짝수열 드레인 전극(412′)은 상기 싱귤러 포인트 영역에 형성되기 때문에, 유효 표시면적 고려 시 제외된다.

이하, 홀수열 단위화소(OP)의 제1 및 제2 홀수열 드레인 전극(412,422)과 짝수열 단위화소(EP)의 제1 및 제2 짝수열 드레인 전극(412′,422′)의 형상을 구체적으로 살펴본다.

도 5를 참조하여, 제1 홀수열 드레인 전극(412)은 제1 로우전극(521)에 대응하여 형성된 제1 홀수열 서브드레인(412b), 하이 서브전극(510)에 대응하여 형성된 제2 홀수열 서브드레인(412a) 및 제1 서브드레인(412b)과 제2 서브드레인(412a)을 연결시키는 제1 홀수열 꺽임부(412op)를 포함한다. 제1 및 제2 홀수열 서브 드레인(412b,412a)은 상기 제2 방향을 따라 직선으로 연장된다.

제2 홀수열 서브드레인(412a)은 제1 홀수열 꺽임부(412op)에 의해 제1 홀수열 서브드레인(412b)보다 상기 단위화소의 내측에 형성될 수 있다. 본 실시예에서, 제1 홀수열 드레인 전극(412)은 제1 홀수열 꺽임부(412op)에 의해 연장방향이 꺽이게 되고, 제1 홀수열 꺽임부(412op)는 제1 이격부(610)에 대응하여 형성되는 것이 바람직하다.

왜냐하면, 하이 서브전극(510)과 로우 서브전극(520)이 서로 다른 극성으로 구동될 시, 하이 서브전극(510)과 로우 서브전극(520) 사이에 있는 제1 이격부(610)와 같은 개구 영역에서는 액정 분자가 반응을 하지 않기 때문이다. 이에 따라, 상기와 같은 꺽임 구조에 의해 액정 분자들의 배향 방향에 미치는 영향을 최소화할 수 있고, 제1 홀수열 트랜지스터(410)와 하이 서브전극(510)은 제1 홀수열 드레인 전극(412)을 통해 최단 거리로 연결될 수 있다.

한편, 제2 홀수열 드레인 전극(422)은 상기 제1 및 제2 방향을 따라 직선으로 연장된다. 또한, 제2 홀수열 드레인 전극(422)은 제1 로우전극(521)과 제2 로우전극(522) 사이에 형성된 제2 이격부(620)에서 수직으로 꺽이는 형상을 가질 수 있다. 일례로, 제2 홀수열 드레인 전극(422)은 ㄱ-자 형상을 가질 수 있다.

이와 달리, 도 6을 참조하여, 제2 짝수열 드레인 전극(422′)은 제2 로우전극(522)에 대응하여 형성된 제1 짝수열 서브드레인(422′d), 제1 로우전극(521)에 대응하여 형성된 제2 짝수열 서브드레인(422′c,422′b), 하이 서브전극(510)에 대 응하여 형성된 제3 짝수열 서브드레인(422′a), 제1 짝수열 서브드레인(422′d)과 제2 짝수열 서브드레인(422′c,422′b)을 연결시키는 제1 짝수열 꺽임부(422′op) 및 제2 짝수열 서브드레인(422′c,422′b)과 제3 짝수열 서브드레인(422′a)을 연결시키는 제2 짝수열 꺽임부(422′op′)를 포함한다.

제1, 제2 및 제3 짝수열 서브 드레인(422′d,422′c,422′b,422′a)은 상기 제1 및 제2 방향을 따라 직선으로 연장된다. 일례로, 제2 짝수열 드레인 전극(422′)은 계단 형상을 가질 수 있다.

제2 짝수열 서브드레인(422′c,422′b)은 제1 짝수열 꺽임부(422′op)에 의해 제1 짝수열 서브드레인(422′d)보다 상기 단위화소의 내측에 형성되고, 제3 짝수열 서브드레인(422′a)은 제2 짝수열 꺽임부(422′op′)에 의해 제2 짝수열 서브드레인(422′c,422′b)보다 상기 단위화소의 내측에 형성될 수 있다.

본 실시예에서, 제2 짝수열 드레인 전극(422′)은 제1 및 제2 짝수열 꺽임부(422′op,422′op′)에 의해 연장방향이 꺽이게 된다. 제1 짝수열 꺽임부(422′op)는 제2 이격부(620)에 대응하여 형성되고, 제2 짝수열 꺽임부(422′op′)는 제1 이격부(610)에 대응하여 형성되는 것이 바람직하다. 왜냐하면, 제1 및 제2 이격부(610,620)와 같은 개구 영역에서는 상기와 같은 꺽임 구조에 의해 액정 분자들의 배향 방향에 미치는 영향을 최소화할 수 있기 때문이다. 이에 따라, 제2 짝수열 트랜지스터(420′)와 하이 서브전극(510)은 제2 짝수열 드레인 전극(422′)을 통해 최단거리로 연결될 수 있다.

한편, 제1 짝수열 드레인 전극(412′)은 상기 제2 방향을 따라 직선으로 연 장된다. 또한, 제1 짝수열 드레인 전극(412′)은 제1 로우전극(521) 상에 형성된 도메인 분할부(810)의 연장 방향을 따라 형성될 수 있다.

이하, 홀수열 단위화소(OP)의 제1 및 제2 홀수열 드레인 전극(412,422)과 짝수열 단위화소(EP)의 제1 및 제2 짝수열 드레인 전극(412′,422′)을 상기 영역별로 대응시켜, 그 길이 및 선폭을 비교한다.

구체적으로, A 영역과 A′영역을 비교하면, A′영역에 형성된 제2 짝수열 드레인 전극(422′a)의 길이는 A 영역에 형성된 제1 홀수열 드레인 전극(412a)의 길이보다 짧다. 반면, A′영역에 형성된 제2 짝수열 드레인 전극(422′a)의 선폭은 A 영역에 형성된 제1 홀수열 드레인 전극(412a)의 선폭보다 넓다. 이에 따라, 제1 홀수열 드레인 전극의 일부(412a)를 제외한 A 영역의 개구 면적과 제2 짝수열 드레인 전극의 일부(422′a)를 제외한 A′영역의 개구 면적은 동일하게 형성된다.

B 영역과 B′영역을 비교하면, B 영역에 형성된 제1 홀수열 드레인 전극의 일부(412b)와 B′영역에 형성된 제2 짝수열 드레인 전극의 일부(422′b)는 그 형성위치를 달리하지만, 길이가 동일하다. 또한, B 영역에 형성된 제1 홀수열 드레인 전극(412b)의 선폭은 B′영역에 형성된 제2 짝수열 드레인 전극(422′b)의 선폭과 동일하다. 이에 따라, 제1 홀수열 드레인 전극의 일부(412b)를 제외한 B 영역의 개구 면적과 제2 짝수열 드레인 전극의 일부(422′b)를 제외한 B′영역의 개구 면적은 동일하게 형성된다.

C 영역과 C′영역을 비교하면, C 영역에 형성된 제2 홀수열 드레인 전극의 일부(422c)의 길이는 C′영역에 형성된 제2 짝수열 드레인 전극의 일부(422′c)의 길이보다 짧다. 반면, C 영역에 형성된 제2 홀수열 드레인 전극(412)의 선폭은 C′영역에 형성된 제2 짝수열 드레인 전극(422′c)의 선폭보다 넓다. 이에 따라, 제2 홀수열 드레인 전극의 일부(422c)를 제외한 C 영역의 개구 면적과 제2 짝수열 드레인 전극의 일부(422′c)를 제외한 C′영역의 개구 면적은 동일하게 형성된다.

D 영역과 D′영역을 비교하면, D 영역에 형성된 제2 홀수열 드레인 전극의 일부(422d)와 D′영역에 형성된 제2 짝수열 드레인 전극의 일부(422′d)는 그 형성위치를 달리하지만, 길이가 동일하다. 또한, D 영역에 형성된 제2 홀수열 드레인 전극(422d)의 선폭은 D′영역에 형성된 제2 짝수열 드레인 전극(422′d)의 선폭과 동일하다. 이에 따라, 제2 홀수열 드레인 전극의 일부(422d)를 제외한 D 영역의 개구 면적과 제2 짝수열 드레인 전극의 일부(422′d)를 제외한 D′영역의 개구 면적은 동일하게 형성된다.

결론적으로, 홀수열 및 짝수열 단위화소(OP,EP)에 형성되는 상기 드레인 전극의 길이 및 선폭을 조절함으로써, 홀수열 화소전극와 중첩되는 제1 및 제2 홀수열 드레인 전극(412,422)의 전체 면적과 짝수열 화소전극과 중첩되는 제1 및 제2 짝수열 드레인 전극(412′,422′)의 전체 면적은 동일하게 형성될 수 있다. 이에 따라, 홀수열 단위화소(OP)의 A, B, C, D 영역의 개구 면적은 각각 짝수열 단위화소(EP)의 A′,B′,C′,D′영역의 개구 면적과 서로 동일하게 형성될 수 있다. 이와 같이, 홀수열 단위화소(OP)와 짝수열 단위화소(EP)의 유효 표시면적이 동일하게 형성됨에 따라, 홀수열 단위화소(OP)와 짝수열 단위화소(EP)로부터 출사되는 광의 휘도는 동일하다.

이상에서 설명한 바와 같이, 홀수열 및 짝수열 단위화소 각각에서, 높은 전압이 인가되는 하이 서브전극과 전기적으로 연결되는 박막 트랜지스터의 드레인 전극의 전체 길이 및 면적을 최소화하여, 박막 트랜지스터 제조 공정 중에 발생되는 어레이 기판으로의 정전기 유입을 최소화할 수 있다. 이에 따라, 정전기 유입으로 인한 박막 트랜지스터의 쇼트(short) 불량을 방지할 수 있다.

한편, 본 발명과 같은 구조를 적용하기 위해, 스토리지 배선을 H-자 패턴으로 형성하여, 데이터 배선과 화소전극간의 커플링(coupling) 영향을 무시할 수 있다. 또한, 홀수열 및 짝수열 단위화소 영역 내에 형성되는 드레인 전극의 면적을 동일하게 형성하여, 홀수열 및 짝수열 단위화소를 통해 출사되는 광의 휘도 균일도를 향상시킬 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

하이 서브전극 및 상기 하이 서브전극의 외곽을 감싸는 로우 서브전극을 갖고, 상기 하이 서브전극과 상기 로우 서브전극 사이에 제1 이격부가 형성된 화소전극;

제1 방향으로 상기 화소전극의 일측에 형성된 제1 데이터 배선 및 상기 제1 방향으로 상기 화소전극의 타측에 형성된 제2 데이터 배선을 갖는 데이터 배선;

상기 제1 방향과 교차되는 제2 방향으로 상기 화소전극의 일측에 형성된 게이트 배선;

상기 게이트 배선 및 상기 제1 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 어느 하나와 제1 드레인 전극을 통해 전기적으로 연결된 제1 트랜지스터; 및

상기 게이트 배선 및 상기 제2 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 다른 하나와 제2 드레인 전극을 통해 전기적으로 연결된 제2 트랜지스터를 포함하고,

상기 제1 및 제2 드레인 전극 중 상기 하이 서브전극에 연결된 어느 하나는 상기 하이 서브전극과 최단 거리로 연결되도록 상기 제1 이격부에서 꺽이는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 화소전극은 홀수열 화소전극 및 짝수열 화소전극으로 구분되고, 상기 제1 트랜지스터는 제1 홀수열 트랜지스터 및 제1 짝수열 트랜지스터를 포함하며, 상기 제2 트랜지스터는 제2 홀수열 트랜지스터 및 제2 짝수열 트랜지스터를 포함하고,

상기 제1 홀수열 트랜지스터는 상기 하이 서브전극과 전기적으로 연결되고, 상기 제2 홀수열 트랜지스터는 상기 로우 서브전극과 전기적으로 연결되며,

상기 제1 짝수열 트랜지스터는 상기 로우 서브전극과 전기적으로 연결되고, 상기 제2 짝수열 트랜지스터는 상기 하이 서브전극과 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 홀수열 화소전극의 개구 면적과 상기 짝수열 화소전극의 개구 면적은 동일한 것을 특징으로 하는 어레이 기판.
제3항에 있어서, 상기 홀수열 화소전극과 중첩되는 제1 및 제2 홀수열 드레인 전극의 전체 면적은 상기 짝수열 화소전극과 중첩되는 제1 및 제2 짝수열 드레인 전극의 전체 면적과 동일한 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 제1 및 제2 홀수열 드레인 전극과, 상기 제1 및 제2 짝수열 드레인 전극은 상기 화소전극과 중첩되는 부분이 상기 제1 및 제2 방향을 따라 직선으로 연장된 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 로우 서브전극은

상기 하이 서브전극에 인접하게 형성된 제1 로우전극; 및

상기 제1 로우전극과 이격되어 제2 이격부를 형성하는 제2 로우전극을 포함하는 것을 특징으로 하는 어레이 기판.
제6항에 있어서, 상기 제1 홀수열 드레인 전극 및 상기 제2 짝수열 드레인 전극은 상기 하이 서브전극과 최단 거리로 연결되도록 상기 제2 이격부에서도 꺽이는 것을 특징으로 하는 어레이 기판.
제7항에 있어서, 상기 제1 홀수열 드레인 전극은

상기 제1 로우전극에 대응하여 형성된 제1 홀수열 서브드레인;

상기 하이 서브전극에 대응하여 형성된 제2 홀수열 서브드레인; 및

상기 제1 이격부에 대응하여 형성되고, 상기 제1 홀수열 서브드레인과 상기 제2 홀수열 서브드레인을 연결시키는 제1 홀수열 꺽임부를 포함하는 것을 특징으로 하는 어레이 기판.
제7항에 있어서, 상기 제2 짝수열 드레인 전극은

상기 제2 로우전극에 대응하여 형성된 제1 짝수열 서브드레인;

상기 제1 로우전극에 대응하여 형성된 제2 짝수열 서브드레인;

상기 하이 서브전극에 대응하여 형성된 제3 짝수열 서브드레인;

상기 제2 이격부에 대응하여 형성되고, 상기 제1 짝수열 서브드레인과 상기 제2 짝수열 서브드레인을 연결시키는 제1 짝수열 꺽임부; 및

상기 제1 이격부에 대응하여 형성되고, 상기 제2 짝수열 서브드레인과 상기 제3 짝수열 서브드레인을 연결시키는 제2 짝수열 꺽임부를 포함하는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 화소전극과 중첩되는 스토리지 배선을 더 포함하며,

상기 스토리지 배선은

상기 화소전극의 중심을 상기 제2 방향으로 가로지르는 전극 몸체부; 및

상기 전극 몸체부로부터 상기 제1 방향을 따라 상하로 연장된 전극 다리부를 포함하는 것을 특징으로 하는 어레이 기판.
제10항에 있어서, 상기 전극 몸체부 및 상기 전극 다리부는 전체적으로 H-자 형상을 갖는 것을 특징으로 하는 어레이 기판.
복수의 단위화소가 형성된 어레이 기판;

상기 어레이 기판에 대향하여 결합되는 대향기판; 및

상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하며,

상기 어레이 기판은

하이 서브전극 및 상기 하이 서브전극의 외곽을 감싸는 로우 서브전극을 갖 고, 상기 하이 서브전극과 상기 로우 서브전극 사이에 제1 이격부가 형성된 화소전극;

제1 방향으로 상기 화소전극의 일측에 형성된 제1 데이터 배선 및 상기 제1 방향으로 상기 화소전극의 타측에 형성된 제2 데이터 배선을 갖는 데이터 배선;

상기 제1 방향과 교차되는 제2 방향으로 상기 화소전극의 일측에 형성된 게이트 배선;

상기 게이트 배선 및 상기 제1 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 어느 하나와 제1 드레인 전극을 통해 전기적으로 연결된 제1 트랜지스터; 및

상기 게이트 배선 및 상기 제2 데이터 배선과 전기적으로 연결되고, 상기 하이 및 로우 서브전극 중 다른 하나와 제2 드레인 전극을 통해 전기적으로 연결된 제2 트랜지스터를 포함하고,

상기 제1 및 제2 드레인 전극 중 상기 하이 서브전극에 연결된 어느 하나는 상기 하이 서브전극과 최단 거리로 연결되도록 상기 제1 이격부에서 꺽이는 것을 특징으로 하는 표시패널.