KR20080072982A - Dual power differential amplifier - Google Patents

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KR20080072982A
KR20080072982A KR1020070011374A KR20070011374A KR20080072982A KR 20080072982 A KR20080072982 A KR 20080072982A KR 1020070011374 A KR1020070011374 A KR 1020070011374A KR 20070011374 A KR20070011374 A KR 20070011374A KR 20080072982 A KR20080072982 A KR 20080072982A
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김진국
배승준
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삼성전자주식회사
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Abstract

A dual power differential amplifier is provided to reduce jitter of an output signal by preventing or minimizing influence of noises due to a power voltage. A dual power differential amplifier(100) includes a current source(C100), a first rod(R102), a second rod(R103), a first NMOS transistor(N101), and a second NMOS transistor(N102). The current source maintains constant current flowing through the first NMOS transistor and the second NMOS transistor. The first rod is installed between a first power voltage terminal and a first output node. The second rod is installed between a second power voltage terminal and a second output node. A second power voltage(VDD) is supplied to the second power voltage terminal, and a first power voltage(VDDQ) is supplied to the first power voltage terminal. The first NMOS transistor is installed between the first output node and the current source and inputs an input voltage(Vin) into a gate thereof. The second NMOS transistor is installed between the second output node and the current source and inputs a reference voltage(Vref) into a gate thereof.

Description

듀얼 파워 차동증폭기 회로{Dual power differential amplifier}Dual power differential amplifier circuit

도 1은 종래의 데이터 리시버 회로도이고,1 is a conventional data receiver circuit diagram,

도 2는 본 발명의 일 실시예에 따른 차동증폭기 회로의 회로도이고,2 is a circuit diagram of a differential amplifier circuit according to an embodiment of the present invention,

도 3은 도 1 및 도 2의 테스트를 위한 입력신호 및 전원전압의 레벨 및 노이즈를 가정한 그래프들이고,3 are graphs assuming noise and level of an input signal and a power supply voltage for the test of FIGS. 1 and 2;

도 4는 도 3의 입력에 따른 출력을 나타낸 그래프들이다.4 is a graph illustrating an output according to the input of FIG. 3.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

VDDQ : IO용 전원전압 VDD : 내부용 전원전압VDDQ: IO power supply voltage VDD: Internal power supply voltage

C100 : 전류원 Vref : 기준전압C100: Current source Vref: Reference voltage

본 발명은 차동증폭기회로에 한 것으로, 더욱 구체적으로는 데이터 신호 등의 수신시 리시버로써 이용되는 차동증폭기회로에 관한 것이다.The present invention relates to a differential amplifier circuit, and more particularly, to a differential amplifier circuit used as a receiver when receiving a data signal or the like.

반도체 장치들은 점진적으로 더 소형화 더 고속화되고 있다. 반도체 장치들내의 회로들은 더 고밀도로 집적되고 더 적은 전력을 소비하게 되고 있다. Semiconductor devices are becoming increasingly smaller and faster. Circuits in semiconductor devices are becoming denser and consume less power.

이러한 반도체장치들은 서로 간에 데이터 신호들을 주고받으며, 디지털 신호들로 제공되는 데이터를 처리한다. 디지털 신호들은 정보를 "1"(논리 하이) 또는 "0"(논리 로우)으로 부호화한다. 반도체장치는 이러한 데이터 신호들을 수신하고 "1"인지 또는 "0"인지를 구별해야 한다. 그러나 데이터 신호들이 감쇄되거나 잡음에 민감한 경우, 이러한 구별은 어려워진다.Such semiconductor devices exchange data signals with each other and process data provided as digital signals. Digital signals encode information as "1" (logical high) or "0" (logical low). The semiconductor device must receive these data signals and distinguish between "1" or "0". However, when data signals are attenuated or noise sensitive, this distinction becomes difficult.

따라서 반도체장치는 데이터를 수신하기 위한 데이터 리시버를 구비한다. 데이터 리시버는 이러한 데이터 신호들을 수신하고 수신된 데이터의 상태를 "1" 또는 "0" 으로 구별한다.Therefore, the semiconductor device includes a data receiver for receiving data. The data receiver receives these data signals and distinguishes the state of the received data as "1" or "0".

도 1은 종래의 차동증폭기를 이용한 리시버의 회로도이다.1 is a circuit diagram of a receiver using a conventional differential amplifier.

도 1에 도시된 바와 같이, 종래의 차등증폭기를 이용한 리시버(10)는, 단일 기준신호방식(single reference signaling)으로 의사 차동방식(pseudo differential)으로도 불리는 방식으로 구성된다. 이는 기존 차동방식의 오버헤드(overhead)를 줄이기 위해 많이 사용되는 방식이다.As shown in FIG. 1, the receiver 10 using a conventional differential amplifier is configured in a single reference signaling scheme and also called a pseudo differential scheme. This is a widely used method to reduce the overhead of the conventional differential method (overhead).

칩들 간 전송속도가 높아지고 전력소모가 많아지면서 시스템의 전원전압(파워)에 노이즈가 많아지고 칩 자체의 노이즈 민감도도 점점 높아지고 있다. 이러한 전원전압 노이즈의 영향을 줄이기 위하여 차동 신호방식(differential signaling)이 많이 사용되고 있다. 하지만 메모리 장치의 경우에는 데이터 버스가 병렬로 많이 구비되어야 하고 이들 모두를 차동 신호 방식으로 구현하기에는 오버헤 드(overhead)가 너무 크다. 따라서 의사 차동 방식의 스킴이 많이 사용되는 것이다.As the transfer speed between chips and power consumption increase, the noise of the power voltage of the system increases, and the noise sensitivity of the chip itself increases. Differential signaling is widely used to reduce the influence of power supply voltage noise. However, in the case of memory devices, many data buses must be provided in parallel, and the overhead is too large to implement all of them in differential signaling. Therefore, a pseudo differential scheme is often used.

도 1에 도시된 바와 같이, 상기 의사 차동방식의 리시버(10)는 한쪽 입력단자(n1)로는 입력신호(Vin)가 다른 쪽 입력단자(n2)로는 기준전압(Vref)이 입력되는 구조이다. As shown in FIG. 1, the pseudo differential receiver 10 has a structure in which an input signal Vin is input to one input terminal n1 and a reference voltage Vref is input to the other input terminal n2.

또한 상기 리시버(10)의 입력단자(n1)에는, 상기 리시버의 입력에서의 임피던스 미스매칭에 의한 반사를 줄이기 위해 온다이 터미네이션(On Die Termination)(이하 'ODT')이 연결된다. 상기 ODT는 상기 전원전압 또는 접지에 연결되는 구조를 가진다.In addition, on die termination (ODT) is connected to the input terminal n1 of the receiver 10 to reduce reflection due to impedance mismatching at the input of the receiver. The ODT has a structure connected to the power supply voltage or ground.

일반적으로 종래의 리시버(10)에서는 IO의 큰 전류소모에 의한 전원전압의 노이즈를 내부회로로부터 분리시키기 위하여 IO용 전원전압(VDDQ) 및 IO용 접지전압(VSSQ)(이하 'IO용 전원전압(VDDQ/VSSQ)')과 내부회로용 전원전압(VDD) 및 내부회로용 접지전압(VSS)(이하' 내부용 전원전압(VDD/VSS)')을 별도로 구비하여 사용하는 구조를 가지고 있다. 이때 상기 ODT에 연결되는 전원전압은 상기 IO용 전원전압(VDDQ/VSSQ)에 연결되고 나머지부분은 내부용 전원전압(VDD/VSS)에 연결된다. In general, in the conventional receiver 10, in order to separate the noise of the power supply voltage caused by the large current consumption of the IO from the internal circuit, the IO power supply voltage VDDQ and the IO ground voltage VSSQ (hereinafter referred to as' IO power supply voltage ( VDDQ / VSSQ) '), an internal circuit power supply voltage VDD, and an internal circuit ground voltage VSS (hereinafter,' internal power supply voltage VDD / VSS ') are used separately. At this time, the power supply voltage connected to the ODT is connected to the IO power supply voltage (VDDQ / VSSQ), and the remaining part is connected to the internal power supply voltage (VDD / VSS).

상기 IO용 전원전압(VDDQ/VSSQ)과 상기 내부용 전원전압(VDD/VSS)의 레벨이 서로 같고 노이즈 형태도 동일한 경우에는 별다른 문제가 없으나, 노이즈 또는 레벨이 다를 경우 도메인 체인지(domain change)가 일어나게 된다. 특히 전압레벨이 동일하더라도 노이즈가 다르게 존재하게 되면 문제가 발생될 수 있다. 통상 입출력관련 회로들에 전류소모가 크기 때문에 상기 IO용 전원전압(VDDQ/VSSQ)에 노이즈가 더 크게 발생하고 이 노이즈는 터미네이션되어 입력되는 상기 입력전압(Vin)에 거의 같은 형태로 나타나게 된다. 이때 상기 리시버(10)의 출력노드(n3)를 통하여 출력되는 출력신호(OUT)에는, 상기 입력전압(Vin)의 노이즈 패턴의 영향을 주로 받는 노이즈가 발생하게 된다. 이와 같이 상기 리시버(10)가 보다 안정적인 상기 내부용 전원전압(VDD/VSS)에 의해 구동된다 하더라도 상기 IO용 전원전압(VDDQ/VSSQ)에 의한 노이즈가 상기 입력전압(Vin)에 영향을 주게 되므로, 출력전압(OUT)은 상기 IO용 전원전압(VDDQ/VSSQ)에 의한 노이즈에 크게 영향을 받게 된다.If the level of the IO power supply voltage (VDDQ / VSSQ) and the internal power supply voltage (VDD / VSS) are the same and the noise shape is the same, there is no problem. Get up. In particular, even if the voltage level is the same, if the noise is different may cause problems. In general, since the current consumption is large in the input-output-related circuits, the noise is more generated in the IO power voltage (VDDQ / VSSQ), and the noise appears to be almost the same in the input voltage Vin which is terminated and input. In this case, noise mainly affected by the noise pattern of the input voltage Vin is generated in the output signal OUT output through the output node n3 of the receiver 10. As described above, even when the receiver 10 is driven by the more stable internal power supply voltage VDD / VSS, noise caused by the IO power supply voltage VDDQ / VSSQ affects the input voltage Vin. The output voltage OUT is greatly affected by noise caused by the IO power voltages VDDQ / VSSQ.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 듀얼 파워 차동증폭기 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a dual power differential amplifier circuit capable of overcoming the above-mentioned conventional problems.

본 발명의 다른 목적은 전원전압에 의한 노이즈의 영향을 방지 또는 최소화시킬 수 있는 듀얼 파워 차동증폭기 회로를 제공하는 데 있다. Another object of the present invention is to provide a dual power differential amplifier circuit capable of preventing or minimizing the influence of noise caused by a power supply voltage.

본 발명의 또 다른 목적은 지터를 감소시킬 수 있는 듀얼 파워 차동증폭기 회로를 제공하는 데 있다. It is still another object of the present invention to provide a dual power differential amplifier circuit capable of reducing jitter.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 차동증폭기 회로는, 일정전류가 유지되도록 하는 전류원과; 제1전원전압 단자와 제1출력노드 사이에 구비되는 제1로드와; 상기 제1출력노드와 상기 전류원 사이에 구비되어 입력전압을 게이트 입력으로 하는 제1NMOS트랜지스터와; 상기 제1전원전압단자와 다른 전원전압소스를 가지는 제2전원전압 단자와 제2출력노드사 이에 구비되는 제2로드와; 상기 제2출력노드와 상기 전류원사이에 구비되어 기준전압을 게이트 입력으로 하는 제2NMOS 트랜지스터를 구비한다.According to an embodiment of the present invention for achieving some of the technical problems described above, the differential amplifier circuit according to the present invention includes a current source for maintaining a constant current; A first rod provided between the first power supply voltage terminal and the first output node; A first NMOS transistor provided between the first output node and the current source to input an input voltage as a gate input; A second rod provided between a second power supply voltage terminal having a power supply voltage source different from the first power supply voltage terminal and a second output node; A second NMOS transistor is provided between the second output node and the current source and has a reference voltage as a gate input.

상기 제1전원전압은 입출력용으로 구비되는 전원전압이며, 상기 제2전원전압은 내부 동작용으로 구비되는 전원전압일 수 있으며, 상기 제1로드 또는 상기 제2로드는 저항소자를 구비할 수 있다.The first power supply voltage may be a power supply voltage provided for input / output, the second power supply voltage may be a power supply voltage provided for internal operation, and the first rod or the second rod may include a resistance element. .

상기 제1로드 및 상기 제2로드는 게이트를 공통으로 하는 PMOS 트랜지스터들을 구비할 수 있다. 그리고 상기 입력전압이 입력되는 입력노드에는 ODT회로가 연결될 수 있다.The first rod and the second rod may include PMOS transistors having a common gate. An ODT circuit may be connected to an input node to which the input voltage is input.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 제1입력전압과 제2입력전압의 차이에 따라 그 차이를 증폭하여 제1출력노드 또는 제2출력노드로 출력하는 차동증폭기 회로는, 상기 제1출력노드에 로드를 경유하여 공급되는 제1전원전압과, 상기 제2출력노드에 로드를 경유하여 공급되는 제2전원전압은 서로 다른 전원전압 소스를 가진다.According to another embodiment of the present invention for achieving some of the above technical problems, according to the difference between the first input voltage and the second input voltage according to the present invention by amplifying the difference to the first output node or the second output node In the differential amplifier circuit for outputting, the first power supply voltage supplied to the first output node via the load and the second power supply voltage supplied to the second output node via the load have different power supply voltage sources.

상기한 구성에 따르면, 전원전압의 노이즈에 따른 출력전압의 영향을 방지 또는 최소화할 수 있다. According to the above configuration, it is possible to prevent or minimize the influence of the output voltage due to the noise of the power supply voltage.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without any other intention than to provide a thorough understanding of the present invention to those skilled in the art.

도 2는 본 발명의 일 실시예에 따른 차동증폭기회로를 나타낸 것이다.2 illustrates a differential amplifier circuit according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차동증폭기회로(100)는 전류원(C100), 제1로드(R102), 재2로드(R103), 제1NMOS 트랜지스터(N101), 및 제2NMOS트랜지스터(N102)를 구비한다.As shown in FIG. 2, the differential amplifier circuit 100 according to an embodiment of the present invention includes a current source C100, a first load R102, a second load R103, a first NMOS transistor N101, and A second NMOS transistor N102 is provided.

상기 전류원(C100)은 상기 제1NMOS트랜지스터(N1010) 및 상기 제2NMOS트랜지스터(N102)를 통하여 흐르는 전류의 합이 항상 일정전류가 유지되도록 한다. 한 예로 항상 일정전류를 싱크(sink)한다.The current source C100 allows the sum of the currents flowing through the first NMOS transistor N1010 and the second NMOS transistor N102 to maintain a constant current at all times. For example, always sink a constant current.

상기 제1로드(R102)는 제1전원전압 단자와 제1출력노드(n13) 사이에 구비된다. 그리고 상기 제2로드(R103)는 제2전원전압 단자와 제2출력노드사이에 구비된다. 상기 제1로드(R102) 또는 상기 제2로드(R103)는 저항소자를 구비할 수 있다. The first rod R102 is provided between the first power supply voltage terminal and the first output node n13. The second rod R103 is provided between the second power supply voltage terminal and the second output node. The first rod R102 or the second rod R103 may include a resistance element.

한편으로 상기 제1로드 및 상기 제2로드는 게이트를 공통으로 하는 PMOS 트랜지스터들을 구비할 수도 있다.Meanwhile, the first rod and the second rod may include PMOS transistors having a common gate.

상기 제2전원전압 단자에는 제2전원전압(VDD)가 공급되고, 상기 제1전원전압 단자에는 제1전원전압(VDDQ)이 공급되며, 상기 제1전원전압(VDDQ)과 상기 제2전원전압(VDD)은 서로 다른 소스(source)를 가진다.A second power supply voltage VDD is supplied to the second power supply voltage terminal, a first power supply voltage VDDQ is supplied to the first power supply voltage terminal, and the first power supply voltage VDDQ and the second power supply voltage are supplied. (VDD) has different sources.

상기 제1NMOS트랜지스터(N101)는 상기 제1출력노드(N13)와 상기 전류원(C100) 사이에 구비되어 입력전압(V1n)을 게이트 입력으로 하도록 구비된다. 상기 제2NMOS 트랜지스터(N102)는 상기 제2출력노드와 상기 전류원(C100)사이에 구비되어 기준전압(Vref)을 게이트 입력으로 하도록 구비된다.The first NMOS transistor N101 is provided between the first output node N13 and the current source C100 to provide an input voltage V1n as a gate input. The second NMOS transistor N102 is provided between the second output node and the current source C100 to provide a reference voltage Vref as a gate input.

상기 제1NMOS트랜지스터(N101)의 게이트인 제1입력노드(n11)에는 입력전 압(Vin)이 입력되고, 상기 제2NMOS 트랜지스터(N102)의 게이트인 제2입력노드(N12)에는 기준전압(Vref)이 입력된다.An input voltage Vin is input to the first input node n11, which is a gate of the first NMOS transistor N101, and a reference voltage Vref is applied to a second input node N12, which is a gate of the second NMOS transistor N102. ) Is entered.

상술한 바와 같은 구성에 따라, 제1입력전압(Vin)과 제2입력전압(Vref)의 차이에 따라 그 차이를 증폭하여 제1출력노드(n13) 또는 제2출력노드로 출력한다. 여기서는 제1출력노드(n13)로 출력되는 것으로 가정한다.According to the above configuration, the difference is amplified according to the difference between the first input voltage Vin and the second input voltage Vref and output to the first output node n13 or the second output node. It is assumed here that the output is to the first output node n13.

여기서 상기 제1전원전압(VDDQ)은 입출력용으로 구비되는 IO용 전원전압(VDDQ)이며, 상기 제2전원전압(VDD)은 내부 동작용으로 구비되는 내부용 전원전압(VDD)일 수 있다.Here, the first power supply voltage VDDQ may be an IO power supply voltage VDDQ provided for input / output, and the second power supply voltage VDD may be an internal power supply voltage VDD provided for internal operation.

또한 상기 차동증폭기회로(100)의 제1입력단자(n11)에는, 임피던스 미스매칭에 의한 반사를 줄이기 위해 ODT 회로가 연결될 있다. 상기 ODT는 상기 전원전압 또는 접지와 상기 제1입력단자(n11)에 연결되는 구조를 가진다. 상기 ODT회로는 상기 IO용 전원전압(VDDQ) 단자와 상기 제1입력단자(n11) 사이에 ODT 저항(R101)을 구비할 수 있다.In addition, an ODT circuit may be connected to the first input terminal n11 of the differential amplifier circuit 100 to reduce reflection due to impedance mismatching. The ODT has a structure connected to the power supply voltage or ground and the first input terminal n11. The ODT circuit may include an ODT resistor R101 between the IO power voltage VDDQ terminal and the first input terminal n11.

상술한 바와 같은 구조에 의해 상기 도 2의 차동증폭기회로(100)에서 IO용 전원전압(VDDQ)의 노이즈와 상기 입력전압(Vin)의 노이즈 사이에 상쇄 작용이 일어나게 된다. 이를 설명한다.Due to the structure as described above, in the differential amplifier circuit 100 of FIG. 2, an offset action occurs between the noise of the IO power voltage VDDQ and the noise of the input voltage Vin. Explain this.

상기 IO 용 전원전압(VDDQ)에 노이즈가 발생되고, 이에 의해 입력전압(Vin)에 같은 형태의 노이즈가 발생하게 된다, 노이즈에 의해 상기 입력전압(Vin)이 보다 높은 전압레벨을 가지게 되는 경우 전류가 증가한다. 이에 따라 상기 제1출력노드(n13)의 출력전압은 낮은 전압으로 감소하는 노이즈 형태를 띠게 된다. 이 경우 상기 출력노드(n13)쪽의 파워가 상기 IO 용 전원전압(VDDQ)에 연결되어 있으므로, 입력전압(Vin)과 같은 형태의 높은 전압의 노이즈로 인하여 상기 출력전압(OUT)의 레벨이 낮은 전압으로 감소하는 것을 상쇄시키게 된다.Noise is generated in the power supply voltage VDDQ for the IO, and noise of the same type is generated in the input voltage Vin. When the input voltage Vin has a higher voltage level due to noise, a current is generated. Increases. Accordingly, the output voltage of the first output node n13 has a noise form that decreases to a low voltage. In this case, since the power of the output node n13 is connected to the IO power voltage VDDQ, the level of the output voltage OUT is low due to the noise of a high voltage having the same shape as the input voltage Vin. The reduction in voltage is offset.

도 3은 도 2의 입력 및 전원전압을 가정한 그래프들이고, 도 4는 도 3의 입력에 대한 도 2의 출력을 나타낸 것이다.3 are graphs assuming the input and power supply voltage of FIG. 2, and FIG. 4 shows the output of FIG. 2 for the input of FIG. 3.

도 3에 도시된 바와 같이, 상기 IO용 전원전압(VDDQ)는 400mVPP의 램덤한 노이즈가 발생된다고 가정하고 이러한 노이즈는 ODT에 의해 상기 입력전압(Vin)에 그대로 영향을 미치게 된다. 그리고, 내부용 전원전압(VDD) 및 기준전압(Vref)은 아이디얼(이상적)하다고 가정한다.As shown in FIG. 3, the IO power voltage VDDQ assumes that a random noise of 400 mVPP is generated, and this noise is directly affected by the input voltage Vin by the ODT. In addition, it is assumed that the internal power supply voltage VDD and the reference voltage Vref are ideal.

도 4에 도시된 바와 같이, 도 3에서 제시된 바와 같은 조건에서 상기 입력전압(Vin)의 입력에 따른 출력전압(OUT)에 관측되는 노이즈에 의한 지터를 비교해보자.As shown in FIG. 4, let us compare the jitter caused by noise observed in the output voltage OUT according to the input of the input voltage Vin under the conditions shown in FIG. 3.

도 1의 회로에서는 도 4의 좌측의 그래프에서와 같이, 129.47ps의 지터가 발생되나, 본 발명의 일 실시예에 따른 차동증폭기 회로인 도 2의 회로에서의 출력전압(OUT)에서의 지터는 45.687ps 임을 알 수 있다. 따라서 종래에 비하여 1/3수준으로 지터가 크게 감소한 것을 알 수 있다. In the circuit of FIG. 1, as in the graph on the left of FIG. 4, jitter of 129.47 ps is generated, but the jitter at the output voltage OUT of the circuit of FIG. 2, which is a differential amplifier circuit according to an embodiment of the present invention, It can be seen that it is 45.687ps. Therefore, it can be seen that the jitter is greatly reduced to one third level compared with the conventional art.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명 백하다 할 것이다. The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.

이상 설명한 바와 같이, 본 발명에 따르면, 출력노드에 전원 공급을 위한 전원전압을 서로 다른 소스에 의해 발생되는 두개의 전원전압으로 별도로 공급함에 의해, 전원전압의 노이즈에 따른 영향을 방지 또는 최소화하는 것이 가능하다. 또한 출력신호에서의 지터를 감소시킬 수 있게 된다. As described above, according to the present invention, by separately supplying the power supply voltage for supplying power to the output node as two power supply voltages generated by different sources, it is possible to prevent or minimize the influence of noise of the power supply voltage. It is possible. It is also possible to reduce jitter in the output signal.

Claims (6)

차동증폭기 회로에 있어서:In a differential amplifier circuit: 일정전류가 유지되도록 하는 전류원과;A current source for maintaining a constant current; 제1전원전압 단자와 제1출력노드 사이에 구비되는 제1로드와;A first rod provided between the first power supply voltage terminal and the first output node; 상기 제1출력노드와 상기 전류원 사이에 구비되어 입력전압을 게이트 입력으로 하는 제1NMOS트랜지스터와;A first NMOS transistor provided between the first output node and the current source to input an input voltage as a gate input; 상기 제1전원전압단자와 다른 전원전압소스를 가지는 제2전원전압 단자와 제2출력노드사이에 구비되는 제2로드와;A second rod provided between the second power supply terminal and a second power supply terminal having a power supply voltage source different from the first power supply voltage terminal; 상기 제2출력노드와 상기 전류원사이에 구비되어 기준전압을 게이트 입력으로 하는 제2NMOS 트랜지스터를 구비함을 특징으로 하는 차동증폭기회로.And a second NMOS transistor provided between the second output node and the current source and having a reference voltage as a gate input. 제1항에 있어서,The method of claim 1, 상기 제1전원전압은 입출력용으로 구비되는 전원전압이며, 상기 제2전원전압은 내부 동작용으로 구비되는 전원전압임을 특징으로 하는 차동증폭기 회로.Wherein the first power supply voltage is a power supply voltage provided for input / output and the second power supply voltage is a power supply voltage provided for internal operation. 제2항에 있어서,The method of claim 2, 상기 제1로드 또는 상기 제2로드는 저항소자를 구비함을 특징으로 하는 차동 증폭기회로.The first rod or the second rod is a differential amplifier circuit, characterized in that it comprises a resistor. 제2항에 있어서,The method of claim 2, 상기 제1로드 및 상기 제2로드는 게이트를 공통으로 하는 PMOS 트랜지스터들을 구비함을 특징으로 하는 차동증폭기회로.And the first rod and the second rod have PMOS transistors having a common gate. 제2항에 있어서,The method of claim 2, 상기 입력전압이 입력되는 입력노드에는 ODT회로가 연결됨을 특징으로 하는 차동증폭기회로.And an ODT circuit is connected to an input node to which the input voltage is input. 제1입력전압과 제2입력전압의 차이에 따라 그 차이를 증폭하여 제1출력노드 또는 제2출력노드로 출력하는 차동증폭기 회로에 있어서:In a differential amplifier circuit for amplifying a difference according to a difference between a first input voltage and a second input voltage and outputting the same to a first output node or a second output node: 상기 제1출력노드에 로드를 경유하여 공급되는 제1전원전압과, 상기 제2출력노드에 로드를 경유하여 공급되는 제2전원전압은 서로 다른 전원전압 소스를 가짐을 특징으로 하는 차동증폭기회로.And a first power supply voltage supplied to the first output node via a rod and a second power supply voltage supplied to the second output node via a rod having different power supply voltage sources.
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