KR100298433B1 - interface of semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치의 인터페이스에 관한 것이다.The present invention relates to a semiconductor memory device, and to an interface of a semiconductor memory device.
첨부된 도면을 참조하여 종래 기술에 따른 반도체 메모리 장치의 인터페이스를 설명하면 다음과 같다.Hereinafter, an interface of a semiconductor memory device according to the related art will be described with reference to the accompanying drawings.
도 1은 일반적인 싱크로노스 다이나믹 랜덤 억세스 메모리(Syncronous Dynamic Random Access Memoery ; SDRAM)을 일예로 한 인터페이스 버퍼 회로를 보여주는 블록도이다.FIG. 1 is a block diagram illustrating an interface buffer circuit using a typical Syncronous Dynamic Random Access Memory (SDRAM) as an example.
도 1에 도시된 바와 같이, 그 구성을 살펴보면 서로 다른 인터페이스 버퍼회로인 제 1 입력 버퍼(1)와 제 2 입력 버퍼(2)가 있고, 그 입력은 패드(pad)쪽에 있는 제 1 메탈 마스터(metal master)(3)에 의해 연결되어 있다.As shown in FIG. 1, the configuration thereof includes a first input buffer 1 and a second input buffer 2, which are different interface buffer circuits, and the inputs include a first metal master ( It is connected by metal master (3).
여기서, 메탈 마스터라는 것은 반도체 공정 중의 배선층을 의미한다.Here, metal master means the wiring layer in a semiconductor process.
이 인터페이스 버퍼 회로는 메탈 마스터(3)에 의해 제 1 입력 버퍼(1)를 사용할 것인지 또는 제 2 입력 버퍼(2)를 사용할 것인지를 결정하게 된다.The interface buffer circuit determines by the metal master 3 whether to use the first input buffer 1 or the second input buffer 2.
또한, 인터페이스 버퍼 회로인 제 1 입력 버퍼(1)와 제 2 입력 버퍼(2)의 출력도 제 2 메탈 마스터(4)에 의해 내부 회로(5)에 연결된다.In addition, the outputs of the first input buffer 1 and the second input buffer 2, which are the interface buffer circuits, are also connected to the internal circuit 5 by the second metal master 4.
그리고, 제 2 입력 버퍼(2)는 외부 신호인 VREF가 연결된다.The second input buffer 2 is connected to an external signal VREF.
일반적으로, 이 VREF의 전위는 외부 전원인 VDD에 비례한다.In general, the potential of this VREF is proportional to VDD, which is an external power supply.
즉, VREF는 0.45 ×VDD이다.That is, VREF is 0.45 x VDD.
도 2a 및 도 2b는 도 1의 제 1 입력 버퍼와 제 2 입력 버퍼를 보여주는 회로도로서, 도 2a에 도시된 바와 같이, 제 1 입력 버퍼는 CMOS 인버터 타입(invertertype)으로서, PMOS와 NMOS의 게이트 폭을 조절하고 외부 신호의 로직 드레스홀드(LOGIC Threshold)(TTL 인터페이스의 경우는 약 1.4V 이다) 근처에 트립 포인트(Trip point)를 설정하여 트립 포인트보다 높은 전위가 입력되면 하이(high)상태로 인식하고, 트립 포인트보다 낮은 전위가 입력되면 로우(low) 상태로 인식하게 된다.2A and 2B are circuit diagrams illustrating a first input buffer and a second input buffer of FIG. 1. As shown in FIG. 2A, the first input buffer is a CMOS inverter type, and gate widths of PMOS and NMOS are shown. And set a trip point near the logic threshold of the external signal (approximately 1.4 V for the TTL interface) to recognize a high state if a potential higher than the trip point is input. If a potential lower than the trip point is input, it is recognized as a low state.
그리고, 도 2b에 도시된 바와 같이, 제 2 입력 버퍼는 크로스 커플(cross couple) 형태의 다이나믹 타입(dynamic type)으로 기준 레벨(reference level)인 VREF 전위보다 높은 전위가 입력되면 하이 상태로 인식하고, VREF 전위보다 낮은 전위가 입력되면 로우 상태로 인식하게 된다.As shown in FIG. 2B, the second input buffer is recognized as a high state when a potential higher than a VREF potential, which is a reference level, is input in a dynamic type of a cross couple type. If a potential lower than VREF is input, it is recognized as a low state.
그러나, 종래 기술에 따른 반도체 메모리 장치의 인터페이스에 있어서는 다음과 같은 문제점이 있었다.However, the following problems exist in the interface of the semiconductor memory device according to the prior art.
외부의 인터페이스에 맞는 적절한 인터페이스 버퍼 회로를 사용할 때, 종래에는 반도체 제조 공정상에서 따로 배선층을 사용하여 칩(Chip)을 제작하여야 하므로 제조 비용이 상승된다.When using an appropriate interface buffer circuit suitable for an external interface, the manufacturing cost is increased because a chip must be manufactured using a wiring layer separately in the semiconductor manufacturing process.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 제조 비용이 낮출 수 있는 반도체 메모리 장치의 인터페이스를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide an interface of a semiconductor memory device which can reduce manufacturing costs.
도 1은 일반적인 반도체 메모리 장치의 인터페이스 버퍼 회로를 보여주는 블록도1 is a block diagram illustrating an interface buffer circuit of a conventional semiconductor memory device.
도 2a 및 도 2b는 도 1의 제 1 입력 버퍼와 제 2 입력 버퍼를 보여주는 회로도2A and 2B are circuit diagrams illustrating a first input buffer and a second input buffer of FIG. 1.
도 3은 본 발명에 따른 반도체 메모리 장치의 인터페이스를 보여주는 블록도3 is a block diagram illustrating an interface of a semiconductor memory device according to the present invention.
도 4a는 도 3의 제 1 입력 버퍼를 보여주는 회로도4A is a circuit diagram illustrating a first input buffer of FIG. 3.
도 4b는 도 3의 제 2 입력 버퍼를 보여주는 회로도4B is a circuit diagram illustrating the second input buffer of FIG. 3.
도 5는 도 3의 제어부를 보여주는 회로도5 is a circuit diagram illustrating a control unit of FIG. 3.
도 6은 도 3의 출력 신호 선택부를 보여주는 회로도6 is a circuit diagram illustrating an output signal selector of FIG. 3.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 제 1 입력 버퍼 22 : 제 2 입력 버퍼21: first input buffer 22: second input buffer
23 : 제어부 24 : 출력 신호 선택부23: control unit 24: output signal selection unit
25 : 내부 회로25: internal circuit
본 발명에 따른 반도체 메모리 장치의 인터페이스의 특징은 서로 다른 두 개이상의 입력 버퍼들로 구성된 입력 버퍼부와, 외부에서 인가되는 기준 전압에 따라 입력 버퍼부의 입력 버퍼들 중 어느 하나를 선택하여 동작시키는 제어부와, 제어부의 제어 신호에 따라 입력 버퍼들의 출력 신호들 중 어느 하나를 선택하여 출력시키는 출력 신호 선택부로 구성되는데 있다.An interface feature of a semiconductor memory device according to the present invention is a control unit configured to select and operate any one of an input buffer unit including two or more different input buffers and an input buffer unit according to a reference voltage applied from the outside. And an output signal selector for selecting and outputting any one of the output signals of the input buffers according to the control signal of the controller.
상기와 같은 특징을 갖는 반도체 메모리 장치의 인터페이스를 첨부된 도면을 참조하여 설명하면 다음과 같다.An interface of a semiconductor memory device having the above characteristics will be described with reference to the accompanying drawings.
도 3은 본 발명에 따른 반도체 메모리 장치의 인터페이스를 보여주는 블록도로서, 도 3에 도시된 바와 같이, 본 발명은 입력 단자가 있고 이에 연결된 서로 다른 제 1 입력 버퍼(21)와 제 2 입력 버퍼(22)가 있다.3 is a block diagram illustrating an interface of a semiconductor memory device according to the present invention. As shown in FIG. 3, the present invention provides an input terminal having a first terminal connected thereto and a second input buffer 21 and a second input buffer ( 22).
이 제 1, 제 2 입력 버퍼(21,22)는 제어부(23)에 의해 생성된 제어신호 "CON"이 연결되어 있고, 제 1, 제 2 입력 버퍼(21,22)의 출력들(OUT1, OUT2)은 출력 신호 선택부(24)로 입력된다.The first and second input buffers 21 and 22 are connected to the control signal “CON” generated by the controller 23, and the outputs OUT1, of the first and second input buffers 21 and 22 are connected to each other. OUT2) is input to the output signal selector 24.
이 출력 신호 선택부(24)도 제어부(23)의 제어신호인 "CON"이 입력되고, 그 출력은 칩의 내부 회로(25)로 연결된다.This output signal selector 24 is also supplied with the control signal " CON " of the controller 23, and its output is connected to the internal circuit 25 of the chip.
그리고, 제어부(23)는 외부에서 인가되는 기준 신호인 VREF가 입력된다.The control unit 23 receives a VREF, which is a reference signal applied from the outside.
도 4a는 도 3의 제 1 입력 버퍼를 보여주는 회로도이고, 도 4b는 도 3의 제 2 입력 버퍼를 보여주는 회로도이다.4A is a circuit diagram illustrating a first input buffer of FIG. 3, and FIG. 4B is a circuit diagram illustrating a second input buffer of FIG. 3.
도 4a의 제 1 입력 버퍼는 CMOS 인버터 타입(inverter type)에 "CON"의 제어를 받는 것으로, 그 구성은 CMOS 인버터의 PMOS에 병렬 연결되는 PMOS 트랜지스터(P1)와, CMOS 인버터의 NMOS에 직렬 연결되는 NMOS 트랜지스터(N1)와,제어부의 제어 신호 " CON"을 반전시켜 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트 단자로 출력하는 제 1 인버터(M1)와, CMOS 인버터의 출력신호를 반전시켜 출력하는 제 2 인버터(M2)로 이루어진다.The first input buffer of FIG. 4A is controlled by a "CON" in a CMOS inverter type. The configuration of the first input buffer includes a PMOS transistor P1 connected in parallel to a PMOS of a CMOS inverter, and a serial connection to an NMOS of a CMOS inverter. The NMOS transistor N1 and the control signal " CON " of the control unit to invert and output the PMOS transistor P1 and the first inverter M1 output to the gate terminals of the NMOS transistor N1, and the output signal of the CMOS inverter. And a second inverter M2 outputted.
도 4b의 제 2 입력 버퍼는 크로스 커플드 다이나믹 타입(cross coupled dynamic type)에 외부의 기준 신호인 VREF와 제어부의 제어 신호인 "CON"의 제어를 받는 것으로, 그 구성은 크로스 커플드 다이나믹과 VDD 사이에 직렬 연결되는 PMOS 트랜지스터(P1)와, 크로스 커플드 다이나믹의 출력 단자에 소오스 단자가 연결되고 드레인 단자는 접지되는 NMOS 트랜지스터(N1)와, 제어부의 제어 신호인 "CON"을 반전시켜 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트 단자에 출력하는 인버터(M1)로 이루어진다.The second input buffer of FIG. 4B is controlled by VREF, which is an external reference signal, and "CON," which is a control signal of the control unit, in a cross coupled dynamic type. The configuration of the second input buffer is cross coupled dynamic and VDD. The PMOS transistor P1 connected in series, the source terminal is connected to the output terminal of the cross-coupled dynamic, and the drain terminal is the grounded NMOS transistor N1, and the control signal "CON" of the control unit is inverted to invert the PMOS transistor. And an inverter M1 output to the gate terminal of the NMOS transistor N1.
도 5는 도 3의 제어부를 보여주는 회로도로서, 도 5에 도시된 바와 같이, 외부의 기준 신호인 VREF를 입력으로 하고 이 VREF의 전위를 "하이(HIGH)"상태로 인식할 수 있는, 즉 문턱 전압(threshold voltage)이 VREF 보다 낮게 구현된 제 1 인버터(M1)가 있고, 외부로부터의 VREF가 플로팅(floating)일 때를 고려해 상기 제 1 인버터(M1)의 출력을 입력으로 하고 그 입력을 출력으로 하는(래치(latch) 역할을 하는) 제 2 인버터(M2)가 연결되며, VREF가 입력되지 않을 때에 "CON"의 출력을 항상 "로우(LOW)"의 전위로 유지하기 위하여 "CON"의 앞단에 있는 제 3 인버터(M3)의 입력과 VDD 사이에 저항(R)이 달려 있다.FIG. 5 is a circuit diagram illustrating the control unit of FIG. 3. As shown in FIG. 5, an external reference signal VREF is input and a potential of the VREF can be recognized as a “HIGH” state, that is, a threshold. There is a first inverter M1 having a threshold voltage lower than VREF, and considering that the external VREF is floating, the output of the first inverter M1 is input and the input is output. A second inverter M2, which acts as a latch, is connected and the output of "CON" is always kept at the potential of "LOW" when VREF is not input. A resistor R is placed between the input of the third inverter M3 at the front end and VDD.
여기서, 이 저항(R)은 VDD에서 그라운드(ground)로 흐르는 전류를 감소하기 위한 고 저항이어야만 한다.Here, this resistance R must be a high resistance to reduce the current flowing from VDD to ground.
또한, VDD에서 그라운드(ground)로 흐르는 전류를 감소하기 위하여 VDD와 저항(R) 사이에 클램프(clamp) MOS를 직렬로 추가 배치할 수 있다.In addition, a clamp MOS may be further disposed in series between the VDD and the resistor R in order to reduce the current flowing from the VDD to the ground.
그리고, "CON"을 출력으로 하는 제 3 인버터(M3)의 입력은 문턱 전압이 VREF보다 낮게 구현된 제 1 인버터(M1)의 출력과 연결되어 있다.In addition, an input of the third inverter M3 having "CON" as an output is connected to an output of the first inverter M1 having a threshold voltage lower than VREF.
도 6은 도 3의 출력 신호 선택부를 보여주는 회로도로서, 도 6에 도시된 바와 같이, 제어부의 출력인 "CON"이 연결되고, 제 1 입력 버퍼와 제 2 입력 버퍼의 출력이 입력된다.(IN1, IN2)FIG. 6 is a circuit diagram illustrating an output signal selector of FIG. 3. As illustrated in FIG. 6, "CON", which is an output of a controller, is connected, and outputs of a first input buffer and a second input buffer are input. , IN2)
제 1 입력 버퍼와 제 2 입력 버퍼의 출력들은 "CON"에 의해 제어되는 제 1, 제 2 패스 트랜지스터(N1, N2)에 연결되고, 각 패스 트랜지스터의 출력은 서로 연결되어 있다.The outputs of the first input buffer and the second input buffer are connected to the first and second pass transistors N1 and N2 controlled by " CON ", and the output of each pass transistor is connected to each other.
이와 같이 구성되는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.
SDRAM에는 일반적으로 외부와의 인터페이스가 2개가 있는데, 그 하나는 LVTTL(Low Voltage Transistor Transistor Logic)이고, 다른 하나는 SSTL(Stub Series Terminated Transceiver Logic)이다.SDRAM typically has two interfaces to the outside: one is the Low Voltage Transistor Transistor Logic (LVTTL) and the other is the Stub Series Terminated Transceiver Logic (SSTL).
이때, 각각의 인터페이스에 알맞은 인터페이스 버퍼 회로가 칩 내부에 내장 되어 있는데 도 4a 및 도 4b에서 보듯이 일반적으로 LVTTL시는 CMOS 인버터 타입의 인터페이스 버퍼 회로를 사용하고, SSTL시는 VREF를 이용한 크로스 커플드 다이나믹 타입을 사용한다.At this time, an interface buffer circuit suitable for each interface is embedded in the chip. As shown in FIGS. 4A and 4B, in general, LVTTL uses a CMOS inverter type interface buffer circuit, and SSTL uses a cross-coupled VREF. Use dynamic types.
본 발명에서는 LVTTL시 VREF가 오픈(open)되고 SSTL시는 VREF가 칩 외부에서 인가되는 것을 이용하여 두 개의 인터페이스 버퍼 중 어느 것을 사용할지를 결정하는 기술이다.In the present invention, VREF is opened during LVTTL and VREF is used to determine which of the two interface buffers to use using VREF applied outside the chip.
즉, VREF 레벨(level)을 감지하여 자동적으로 적합한 인터페이스 버퍼를 선택하는 것이다.In other words, it detects the VREF level and automatically selects the appropriate interface buffer.
좀 더 상세히 설명하면, 먼저 도 5의 제어부는 VREF가 인가되면 그 출력이 "하이"가 되고 인가되지 않으면 그 출력이 "로우"가 되는 회로이므로, 제어부에 VREF가 인가되면 이 레벨보다 낮은 트립 포인트(Trip Point)를 갖는 인버터(M1)에 의해 그 출력이 "로우"가 되고, "CON"은 "하이"가 된다.More specifically, first, since the control of FIG. 5 is a circuit in which the output becomes "high" when VREF is applied and the output is "low" when VREF is applied, a trip point lower than this level when VREF is applied to the controller. The output is "low" by the inverter M1 having a trip point, and "CON" is "high".
"CON"이 "하이"가 되면 도 4a의 제 1 입력 버퍼에서 PMOS(P1)의 게이트가 "온"되고 NMOS(N1)가 "오프"되므로 CMOS 인버터의 역할을 소거하여 출력(OUT1)은 입력단의 레벨에 상관없이 "로우"가 되어 동작하지 않게 된다.When " CON " becomes " high ", the gate of the PMOS P1 is " on " and the NMOS " N1 " is " off " Regardless of the level, the signal is "low" and does not operate.
그리고, 도 4b의 제 2 입력 버퍼는 PMOS(P1)의 게이트가 "온"되고 NMOS(N1)가 "오프"되어 크로스 커플드 다이나믹 버퍼는 정상 동작을 하여 입력단의 레벨을 VREF의 전위와 비교하여 이 VREF보다 높은 전위일 때 출력(OUT2)는 "하이"를 인식하게 되고, 이 VREF보다 낮은 전위일 때 출력(OUT2)는 "하이"를 인식하게 되고, 이 VREF보다 낮은 전위일 때 출력(OUT2)는 "로우"를 인식하게 된다.In the second input buffer of FIG. 4B, the gate of the PMOS P1 is "on" and the NMOS N1 is "off" so that the cross-coupled dynamic buffer operates normally, comparing the level of the input terminal with the potential of the VREF. The output OUT2 recognizes "high" when the potential is higher than this VREF, and the output OUT2 recognizes "high" when the potential is lower than this VREF, and the output (OUT2 when the potential is lower than this VREF). ) Recognizes "low".
이 제1, 제 2 입력 버퍼의 각 출력(OUT1, OUT2)들은 도 6의 출력 신호 선택부의 입력(IN1, IN2)이 되고, CON신호의 제어에 의해 패스 트랜지스터(N1, N2)를 거쳐서 제 1, 제 2 입력 버퍼의 출력 중 하나만이 도 6의 출력으로 선택되어 내부회로로 인가된다.Each of the outputs OUT1 and OUT2 of the first and second input buffers becomes the inputs IN1 and IN2 of the output signal selector of FIG. 6 and passes through the pass transistors N1 and N2 under the control of the CON signal. Only one of the outputs of the second input buffer is selected as the output of FIG. 6 and applied to the internal circuit.
즉, "CON"이 "하이"시는 패스 트랜지스터(N1)만 "온"되고, 패스트랜지스터(N2)는 "오프"되어 입력(IN2)의 레벨이 내부회로로 전달된다.That is, when "CON" is "high", only the pass transistor N1 is "on", the fast transistor N2 is "off", and the level of the input IN2 is transferred to the internal circuit.
그 반대로 LVTTL시는 VREF가 폴로팅(floating)되어 도 5에서 고 저항(R)에 연결된 VDD의 전위에 의해 CON은 "로우"가 되면 도 4a의 제 1 입력 버퍼는 PMOS(P1)의 게이트가 "오프"되고, NMOS(N1)가 "온"되어 CMOS 인버터는 정상 동작하여 TTL 레벨의 입력 전위를 CMOS로 전환시켜 준다.On the contrary, in the case of LVTTL, when VREF is floating and CON becomes “low” due to the potential of VDD connected to the high resistance R in FIG. 5, the first input buffer of FIG. The " off " and the NMOS N1 are " on " so that the CMOS inverter operates normally to switch the input potential of the TTL level to the CMOS.
반대로 제 2 입력 버퍼는 PMOS(P1)의 게이트가 "오프"되고, NMOS(N1)가 "온"되어 크로스 커플드 다이나믹 버퍼는 동작하지 않고 CON은 입력 레벨에 상관 없이 항상 "로우"가 된다.In contrast, the gate of the PMOS P1 is " off " and the NMOS N1 is " on " so that the cross coupled dynamic buffer does not operate and CON is always " low " regardless of the input level.
또한, 도 6의 출력 신호 선택부에서 VREF가 인가될 때와 반대로 동작하여 CON이 "로우"가 되어 제 1 입력 버퍼의 출력이 도 6의 출력 신호 선택부에 의해 내부 회로로 연결된다.In addition, when VREF is applied in the output signal selector of FIG. 6, the CON is “low” so that the output of the first input buffer is connected to the internal circuit by the output signal selector of FIG. 6.
본 발명에 따른 반도체 메모리 장치의 인터페이스에 있어서는 다음과 같은 효과가 있다.In the interface of the semiconductor memory device according to the present invention has the following advantages.
적절한 인터페이스 버퍼 회로를 선택하기 위하여 종래와 같이 메탈 마스터와 같은 스위치가 필요 없으므로 제작이 간단하고 제조 비용이 절감된다.In order to select an appropriate interface buffer circuit, a switch such as a metal master is not required as in the related art, thereby simplifying manufacturing and reducing manufacturing costs.
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