KR20080066087A - Ｓｃｓｐ용 마이크로스트립 스페이서, 제조 방법, 이를동작시키는 방법 및 이를 포함하는 시스템 - Google Patents

Ｓｃｓｐ용 마이크로스트립 스페이서, 제조 방법, 이를동작시키는 방법 및 이를 포함하는 시스템 Download PDF

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조안 레이 브이 부오트
크리스티안 오리아스
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Abstract

칩 패키지는 제 1 다이와 제 2 다이 사이에 배치되어 있는 마이크로스트립 스페이서를 포함한다. 마이크로스트립 스페이서는 제 1 다이와 제 2 다이 중 적어도 하나를 위한 접지 평면인 도전성 평면을 포함한다. 이 방법은 제 1 클럭 속도로 제 1 다이를 동작시키는 단계 및 제 2 클럭 속도로 제 2 다이를 동작시키는 단계를 포함한다. 시스템은 마이크로스트립 스페이서와 시스템 하우징을 가진 칩 패키지를 포함한다.

Description

ＳＣＳＰ용 마이크로스트립 스페이서, 제조 방법, 이를 동작시키는 방법 및 이를 포함하는 시스템{MICROSTRIP SPACER FOR STACKED CHIP SCALE PACKAGES, METHODS OF MAKING SAME, METHODS OF OPERATING SAME, AND SYSTEMS CONTAINING SAME}
본 발명은 전체적으로 디바이스의 칩-레벨 집적에 관한 것이다.
SCSP(Stacked chip-scale packaging)는 디바이스를 더 작고 더 빠르게 하도록 작은 패키지에 이루어진다. 패키지 크기가 작아짐에 따라서, 신호 경로와 전력 경로 사이의 거리가 더 가까워져도 신호의 완전성이 유지되어야 한다. 디바이스 트랜지언트로 인해서 또한 디바이스 패키지에서의 더 빠른 처리에 맞는 고속 캐패시터가 요구된다. 이들 캐패시터는 흔히 집적 회로(IC) 칩으로부터 비교적 멀리 이격되어야 한다.
실시예가 획득되는 방식을 설명하기 위해서, 간략히 상술된 실시예의 더 세부적인 사항이, 첨부된 도면에 도시된 예시적인 실시예를 참조로 설명될 것이다. 이들 도면은 일정 비율로 도시되지 않은 일반적인 실시예를 도시한 것이며, 따라서 그 범주로 한정되지 않는다는 점의 이해하에서, 첨부된 도면을 사용하면서, 본 실시예의 추가적인 설명 및 세부 사항을 설명할 것이다.
도 1은 일 실시예에 따라 도 2에 도시된 MSS(a microstrip spacer)의, 1-1 선에 따른 단면도,
도 2는 일 실시예에 따른 MSS의 평면도,
도 3은 일 실시예에 따라 도 2에 도시된 MSS의, 3-3 선에 따른 단면도,
도 4는 일 실시예에 따라 도 2에 도시된 MSS의, 4-4 선에 따른 단면도,
도 5는 일 실시예에 따라 도 2에 도시된 MSS의, 5-5 선에 따른 단면도,
도 6은 일 실시예에 따라 2개의 마이크로전자 다이 사이에 MSS를 포함하는 칩 패키지의 단면도,
도 7은 일 실시예에 따라 도 6에 도시된 칩 패키지의 MSS의 상세도,
도 8은 일 실시예에 따른 2개의 마이크로전자 다이 사이의 MSS의 단면도,
도 9는 일 실시예에 따른 모듈식 MSS의 평면도,
도 10은 일 실시예에 따른 하나의 MSS, 3개의 다이 및 하나의 장착 기판을 가진 칩 패키지의 평면도,
도 11은 일 실시예에 따른 도 10에 도시된 칩 패키지의 단면도,
도 12는 방법의 흐름의 실시예를 나타내는 흐름도,
도 13은 일 실시예에 따른 컴퓨팅 시스템을 도시하는 절결도,
도 14는 일 실시예에 따른 컴퓨팅 시스템의 개략도.
여기 개시된 실시예는 2개의 IC 다이 사이에 있는 MSS(a microstrip spacer)를 포함하는 장치에 관한 것이다. 실시예는 또한 이러한 MSS와 IC 다이를 조립하는 방법에 관한 것이다. 아울러 실시예는 MSS와 IC 다이 실시예를 포함하는 디바이스 조작 방법에 관한 것이다. 또한 실시예는 MSS와 다이 패키지를 포함하는 컴퓨팅 시스템에 관한 것이다.
이어지는 설명은 상위, 하위, 제 1, 제 2 등의 용어를 포함하는데 이는 설명의 목적으로 사용될 뿐, 한정의 의미는 아니다. 여기 개시된 장치 또는 물품의 실시예는 여러 위치 및 방향으로 제조되거나, 사용되거나, 운반될 수 있다. 용어 '마이크로스트립'은 일반적으로, 복수의 도전성 평면이 그 안에 격리되어 마련되어 있는 유전체를 지칭한다. 마이크로스트립의 두께는 약 1,000 미크론(㎛) 이하의 범위이다. 일 실시예에서, 마이크로스트립의 두께는 약 20㎛에서 약 120㎛의 범위에 있다. 용어 '다이' 및 '칩'은 일반적으로 다양한 처리 조작을 통해서 원하는 집적 회로 디바이스로 변형되는 기본 워크피스인 물리적인 개체를 지칭한다. 다이는 일반적으로 웨이퍼로부터 낱개로 분리되며, 웨이퍼는 반도체 물질, 비반도체 물질 혹은 반도체 물질과 비반도체 물질의 조합으로 이루어질 수 있다. 기판은 전형적으로 다 이의 장착 기판으로 기능하는 수지 충전된 섬유 유리 구조이다.
이하 도면을 참조할 것인데, 유사한 구조에는 유사한 접미사 참조 번호가 표시될 것이다. 다양한 실시예의 구조를 보다 명확하게 나타내기 위해서, 여기 포함되는 도면은 집적 회로 구조를 개략적으로 나타낸 것이다. 따라서, 예컨대 현미경 사진에서와 같은 제조된 구조의 실제 모양은 실시예의 주요 구조를 포함하고 있더라도 다르게 보여질 수 있다. 또한, 도면은 도시된 실시예를 이해하는 데 필요한 구조를 나타낸다. 당업계에 알려져 있는 다른 구조는 도면의 명확성을 유지하기 위해서 포함시키지 않았다.
도 1은 일 실시예에 따라 도 2에 도시된 MSS의, 1-1 선에 따른 단면도(100)이다. MSS(110)는 명확하게 하기 위해서 세로 방향으로 확대되어서 도시되어 있다. MSS(110)는 유전체(112)를 포함한다. MSS(110)는 제 1 면(114) 및 제 2 면(116)을 포함한다. MSS(110)는 복수의 본드 패드를 포함하며, 그 중 2개가 참조 번호(118)로 도 1에 도시되어 있다. 유전체(112)의 다수의 평판 구조는 다수의 도전성 평면도 생성하는 라미네이팅 처리에 의해 제조될 수 있다. 이하, 유전체(112)는 다수의 유전판(112)을 포함하고 있어도 하나의 참조 번호로 표시될 것이다. 일 실시예에서, MSS(110)는 다수의 이격된 도전성 평면을 포함한다. 도 1에서 제 1 도전성 평면(120)은 중간 도전성 평면(124)은 물론 후속하는 도전성 평면(122)과 함께 도시되어 있다. 도 1에서 도전성 평면의 수가 3개로 도시되어 있지만, 특정 용례의 요구에 맞게 다양한 실시예에 따라서 3개 이상 혹은 이하가 될 수 있다.
일 실시예에서, 도전성 평면 중 일부는 나선형 인덕터와 같은 인덕터로 패터 닝된다. 이 패터닝은 통상적인 것이다. 일 실시예에서, 도전성 평면 중 일부는 저항으로 패터닝된다. 이 패터닝은 통상적인 것이다. 일 실시예에서 도전성 평면 중 일부는 퓨즈로 패터닝된다. 이 패터닝은 통상적인 것이다.
일 실시예에서, MSS(110)는 제 1 전극(126) 및 제 2 전극(128)을 구비한 캐패시터 구조를 포함한다. 일 실시예에서 MSS(110)는 복수의 이격된 도전성 평면(적어도 제 1 도전성 평면(120) 및 후속하는 도전성 평면(122))을 포함하고, MSS(110)는 캐패시터 구조는 포함하지 않는다. 일 실시예에서, MSS(110)는 제 1 전극(126) 및 제 2 전극(128)과 같은 캐패시터 구조는 포함하지만, MSS(110)는 복수의 이격된 도전성 평면은 포함하지 않는다.
일 실시예에서, 캐패시터 구조는 2-전극 박막 캐패시터이다. 이 실시예에서, 제 1 전극(126) 및 제 2 전극(128)은 각각 하나씩만 MSS(110)에 존재한다. 일 실시예에서, 캐패시터 구조는 도 1에 도시된 바와 같이 복수 존재하는 제 1 전극(126) 및 제 2 전극(128)과 같은 인터디지털 캐패시터(interdigital capacitor)이다.
도 2는 일 실시예에 따른 MSS(110)의 상면도(200)이다. 도 1의 MSS(110)는 도 2의 1-1 선에 따른 것이다. 제 1 면(114)은 복수의 MSS 본드 패드와 함께 노출되며, 이 복수의 MSS 본드 패드는 도 1 내지 5에 걸쳐서 설명의 목적으로 본드 패드(118, 218, 318, 418, 518)로 다양하게 표시되어 있다. 다양한 본드 패드(이하 도 2에 관해서는 '본드 패드(218)')는 실질적으로 크기 및 구성이 동일하다. 일 실시예에서, MSS 본드 패드(218)는 약 30마이크로미터(㎛) 내지 약 300㎛ 이상의 폭(230)을 갖고 있다. 일 실시예에서, MSS 본드 패드(218)는 약 53㎛ 내지 약 106 ㎛의 폭(230)을 갖고 있다. MSS(110)는 선(232)을 따라서 4개의 부분으로 나누어진 것으로 도시되어 있다. 일 실시예에서 한 부분 유닛으로서의 MSS(110)는 유전체(112)의 바깥 에지(134)만을 따르는 MSS 본드 패드(118)를 포함한다. 설명하는 바와 같이 일 실시예에서 MSS는 외부 에지를 따르는 것 외에 MSS 본드 패드를 더 포함한다.
도 1을 다시 참조하면, MSS(110)는 MSS 본드 패드(118)를 통해서 후속하는 도전성 평면(122)에 전기적으로 액세스하도록 구성된다. 따라서, 제 1 도전성 평면(120)은 제 1 마이크로스페이서(136)에 의해 절연된다. 유사하게, 중간 도전성 평면(124)은 중간 마이크로스페이서(138)에 의해 절연된다. MSS 본드 패드(118)와 후속하는 도전성 평면(122) 사이의 전기적인 결합은 도전성 평면 컨택트(140)에 의해 이루어진다. 도 1에 도시된 바와 같이, 캐패시터 구조체도 캐패시터 컨택트로부터 절연된다. 제 1 전극 컨택트(142)는 제 1 전극 마이크로스페이서(144)에 의해 제 1 전극(126)으로부터 절연된다. 제 2 전극 컨택트(146)는 제 2 전극 마이크로스페이서(148)에 의해 제 2 전극(128)으로부터 절연된다.
일 실시예에서, MSS(110)의 제조는 일련의 라미네이션 처리에 의해 수행된다. 이러한 처리는 MSS(110) 내의 다양한 평판 구조를 관찰해서, 패터닝 및 증착 처리로 MSS(110)를 완성할 수 있다고 판단함으로써 확인될 수 있다. 예컨대, 제 2 면(116)을 형성하는 유전체(112)는, MSS(110)의 제 2 면(116)에서 시작하여, 라미네이션 및 패터닝 처리의 첫번째 층이다. 도 1의 위쪽으로 계속하면, MSS(110)의 제 1 면은 제 1 면(114)을 형성하는 유전체(112)에 의해 형성되고, 도시된 바와 같 이 MSS 본드 패드(118)가 마지막으로 MSS에 채워진다. 일 실시예에서, MSS 본드 패드(118)는 제 1 면(114)과 동일 평면에 놓이지 않고 도시된 바와 같이 그 위에 놓인다.
도 3은 일 실시예에 따라 도 2에 도시된 MSS의 선 3-3에 따른 단면도(300)이다. MSS(110)는 유전체(112)를 포함한다. MSS(110)는 제 1 면(114) 및 제 2 면(116)을 포함한다. MSS(110)는 복수의 본드 패드를 포함하되, 그 중 2개가 참조 번호(318)로서 도 3에 도시되어 있다.
일 실시예에서, MSS(110)는 복수의 이격된 도전성 평면을 포함한다. 도 3에서 제 1 도전성 평면(120)은 중간 도전성 평면(124)은 물론 후속하는 도전성 평면(122)과 함께 도시되어 있다.
MSS(110)는 MSS 본드 패드(318)를 통해서 중간 도전성 평면(124)에 전기적으로 액세스하도록 구성되어 있다. 따라서, 제 1 도전성 평면(120)은 제 1 마이크로스페이서(336)에 의해 절연된다. 유사하게 후속하는 도전성 평면(124)은 후속하는 마이크로스페이서(350)에 의해 절연된다. MSS 본드 패드(318)와 중간 도전성 평면(124) 사이의 전기적인 결합은 도전성 평면 컨택트(340)에 의해 이루어진다. 도 3에 도시된 바와 같이, 캐패시터 구조체도 캐패시터 컨택트로부터 절연된다. 제 1 전극 컨택트(342)는 제 1 전극 마이크로스페이서(344)에 의해 제 1 전극(126)으로부터 절연된다. 제 2 전극 컨택트(346)는 제 2 전극 마이크로스페이서(384)에 의해 제 2 전극(128)으로부터 절연된다. 따라서, 컨택트가 MSS(110)를 관통하고 있어도 마이크로스페이서는 어떤 컨택트는 절연하고 어떤 컨택트는 접속하도록 구성된다.
도 4는 일 실시예에 따라 도 2에 도시된 MSS의, 4-4 선에 따른 단면도(400)이다. MSS(110)는 유전체(112)를 포함한다. MSS(110)는 제 1 면(114) 및 제 2 면(116)을 포함한다. MSS(110)는 복수의 본드 패드를 포함하되, 그 중 2개가 참조 번호(418)로서 도 4에 도시되어 있다.
일 실시예에서, MSS(110)는 복수의 이격된 도전성 평면을 포함한다. 도 4에서 제 1 도전성 평면(120)은 중간 도전성 평면(124)은 물론 후속하는 도전성 평면(122)과 함께 도시되어 있다.
MSS(110)는 MSS 본드 패드(418)를 통해서 제 1 도전성 평면(120)에 액세스하도록 구성되어 있다. 따라서, 후속하는 도전성 평면(122)은 후속하는 마이크로스페이서(450)에 의해 절연된다. 유사하게 중간 도전성 평면(124)은 중간 마이크로스페이서(438)에 의해 절연된다. MSS 본드 패드(418)와 제 1 도전성 평면(122) 사이의 전기적인 결합은 도전성 평면 컨택트(440)에 의해 이루어진다. 도 4에 도시된 바와 같이, 캐패시터 구조체도 캐패시터 컨택트로부터 절연된다. 제 1 전극 컨택트(442)는 제 1 전극 마이크로스페이서(444)에 의해 제 1 전극(126)으로부터 절연된다. 제 2 전극 컨택트(446)는 제 2 전극 마이크로스페이서(448)에 의해 제 2 전극(128)으로부터 절연된다. 따라서, 컨택트가 MSS(110)를 관통하고 있어도 마이크로스페이서는 어떤 컨택트는 절연하고 어떤 컨택트는 접속하도록 구성된다.
도 5는 일 실시예에 따라 도 2에 도시된 MSS의, 5-5 선에 따른 단면도(500)이다. MSS(110)는 유전체(112)를 포함한다. MSS(110)는 제 1 면(114) 및 제 2 면(116)을 포함한다. MSS(110)는 복수의 본드 패드를 포함하되, 그 중 2개가 참조 번호(518)로서 도 5에 도시되어 있다.
일 실시예에서, MSS(110)는 복수의 이격된 도전성 평면을 포함한다. 도 5에서 제 1 도전성 평면(120)은 중간 도전성 평면(124)은 물론 후속하는 도전성 평면(122)과 함께 도시되어 있다.
MSS(110)는 캐패시터 구조체에 액세스하도록 구성된다. 제 1 전극 컨택트(542)는 MSS 본드 패드(518) 중 하나를 제 1 전극(126)과 결합시킨다. 제 2 전극 컨택트(546)는 MSS 본드 패드(518) 중 다른 하나를 제 2 전극(128)과 결합시킨다.
MSS(110)는 이격된 도전성 평면(120, 122, 124)을 캐패시터 구조체로부터 절연시키도록 구성된다. 따라서, 제 1 도전성 평면(120)은 제 1 마이크로스페이서(536)에 의해 절연된다. 유사하게 후속하는 도전성 평면(122)은 후속하는 마이크로스페이서(550)에 의해 절연된다. 또한 유사하게 중간 도전성 평면(124)은 중간 마이크로스페이서(538)에 의해 절연된다. 따라서, 컨택트가 MSS(110)를 관통하고 있어도 마이크로스페이서는 어떤 컨택트는 절연하고 어떤 컨택트는 접속하도록 구성된다.
도 6은 일 실시예에 따라 2개의 마이크로전자 다이 사이에 MSS를 포함하는 칩 패키지(600)의 단면도이다. 칩 패키지(600)는 MSS(610)를 포함한다. 칩 패키지(600)는 또한 활성 표면(662)과 후면 표면(664)을 가진 제 1 다이(660)도 포함한다. 일 실시예에서, 제 1 다이(660)는 종래의 BSM(backside metallization)을 포함한다. MSS(610)는 제 1 다이(660)의 활성 표면(662) 상에 배치된다. 일 실시예에서, 제 1 다이(660)는 장착 기판(666)에 와이어 본딩된다. 와이어 본딩은 적어도 하나의 본드 와이어를 사용해서 이루어지며, 와이어 중 하나가 참조 번호 668로 표시되어 있다. 일 실시예에서, 장착 기판(666)은 복수의 전기 범프로 외부 세계와 전기적으로 통신하고 있으며, 전기 범프 중 하나가 참조 번호 670으로 표시되어 있다.
일 실시예에서, 제 2 다이(672)가 MSS(610) 위에 배치된다. 이 실시예에서, 제 2 다이(672)는 활성 표면(674)과 후면 표면(676)을 포함한다. MSS(610)는 제 2 다이(672)의 후면 표면(676) 위에 배치된다. 일 실시예에서, 제 2 다이(672)는 장착 기판(666)에 와이어 본딩된다. 와이어 본딩은 적어도 하나의 본드 와이어를 사용해서 이루어지며, 그 중 하나가 참조 번호 678로 표시되어 있다.
이 실시예에서, MSS(610)는 제 1 다이 본드 와이어(680)를 통해서 제 1 다이(660)에 전기적으로 결합된다. 따라서, MSS(610)는 제 1 다이(660)와 전력과 신호 통신 중 하나 혹은 이들 모두를 주고 받을 수 있다. 유사하게, 도 1, 3, 4, 5, 7 등에 도시된 캐패시터 구조체와 같은 디커플링 캐패시터는 제 1 다이(660)와 통신할 수 있다. 이 실시예에서, MSS(610)는 적어도 하나의 제 2 다이 본드 와이어를 이용해서 제 2 다이(672)에 전기적으로 결합되고, 그 중 하나가 참조 번호 682로 표시되어 있다. 따라서, MSS(610)는 제 2 다이(672)와 전력과 신호 통신 중 하나 혹은 이들 모두를 주고 받을 수 있다. 유사하게 도 1, 3, 4, 5, 7 등에 도시된 캐패시터 구조체와 같은 디커플링 캐패시터는 제 2 다이(672)와 통신할 수 있다.
일 실시예에서, 제 1 다이(660)는 프로세서와 같은 논리 칩이고, 제 2 다이(672)는 플래시 메모리와 같은 메모리 칩이다. 일 실시예에서, 제 1 다이(660)는 메모리 칩이고 제 2 다이(672)는 프로세서이다. 일 실시예에서, 제 1 다이(660)는 논리 칩이고 제 2 다이(672)는 DSP 칩이다. 제 1 다이(660)와 제 2 다이(672)가 프로세서, 메모리, DSP 칩의 임의의 조합이 될 수 있다는 것은 자명하다. 이들 조합 중 하나는 2개의 프로세서를 포함한다. 이들 조합 중 하나는 하나의 프로세서와 하나의 메모리 칩을 포함한다. 이들 조합 중 하나는 2개의 메모리 칩을 포함한다. 이들 조합 중 하나는 메모리 칩 혹은 프로세서 중 하나 대신에 DSP 칩을 포함한다. 이들 조합 중 하나는 프로세서 혹은 메모리 칩에 내장된 DSP 칩을 포함한다.
방법의 실시예에서, 제 1 다이(660)는 제 1 클럭 속도로 동작하는, 캘리포니아 산타 클라라의 인텔사의 프로세서 칩이고, 제 2 다이(672)는 제 2 클럭 속도로 동작하는 플래시 메모리 칩이다. 제 1 예에서, 제 1 다이(660)는 제 1 다이 본드 와이어(680)에 의해 도전성 평면으로 와이어 본딩된, 예컨대 MSS 본드 패드(418)를 통해서 클럭 회로의 접지 평면으로서의 제 1 도전성 평면(120)으로 와이어 본딩된, 프로세서 칩이다. 제 1 다이는 제 1 클럭 속도로 동작한다. 이 실시예에서, 제 2 다이(672)는 NOR(부울 로직에서 'not or') 플래시 메모리에 전형적인 전압으로 동작하고, 제 2 다이는 제 2 다이 본드 와이어(682)에 의해 도전성 평면으로 와이어 본딩되며, 예컨대 MSS 본드 패드(318)를 통해서 플래시 메모리 전압 회로용 접지로서의 중간 도전성 평면(124)으로 와이어 본딩된다. 이 실시예에 더해서, 제 1 다이(660)는, 제 1 다이 와이어 본드에 의해 MSS 본드 패드(518)에 와이어 본딩되고, 제 1 전극 컨택트(542)를 통해서 제 1 전극(126)에 접속된 캐패시터 구조체로부터의, 프로세서 칩(660)의 과도(transient) 부하에 요구되는 전압을 필요로 한다. 일 실시예에서, 제 1 다이(660)는 제 1 클럭 속도로 동작하며, 제 1 클럭 속도는 제 2 다이(672)용 제 2 클럭 속도보다 크다.
도 7은 일 실시예에 따른 MSS(710)의 상세도(700)이다. MSS(710)는 유전체(712)를 포함한다. MSS(710)는 제 1 면(714) 및 제 2 면(716)을 포함한다. MSS(710)는 복수의 본드 패드를 포함하며, 그 중 하나가 도 7에 참조 번호 718로 도시되어 있다. 일 실시예에서, MSS(710)는 복수의 이격된 도전성 평면을 포함한다. 도 7에서, 제 1 도전성 평면(720)은 후속하는 도전성 평면(722)과 함께 도시되어 있다. 도 7의 도시된 도전성 평면의 수의 2개이지만, 어떤 용례가 요구하는 다양한 실시예에 따라서 더 많거나 더 적을 수 있다.
일 실시예에서, MSS(710)는 제 1 전극(726) 및 제 2 전극(728)을 포함하는 캐패시터 구조체를 포함한다. 이 실시예에서, 캐패시터 구조체는 제 1 전극(726)과 제 2 전극(728)이 도 7에 도시된 바와 같이 복수 존재하는 것과 같은 인터디지털 캐패시터이다.
이 실시예에서, MSS(710)는 도 6에 도시된 제 1 다이(660)와 같은 제 1 다이에 제 1 다이 본드 와이어(780)에 의해서 전기적으로 결합된다. 따라서, MSS(710)는 제 1 다이와 전력 또는 신호 통신 모두 혹은 그 중 하나를 주고 받을 수 있다. 유사하게, 도 7 등에 도시된 캐패시터 구조체 등은 도 6에 도시된 제 1 다이(660)와 같은 제 1 다이와 통신할 수 있다. 또한 이 실시예에서, MSS(710)는 도 6에 도시된 제 2 다이(672)와 같은 제 2 다이에, 제 2 다이 본드 와이어(782)에 의해서 전기적으로 결합된다. 따라서, MSS(610)는 제 2 다이(672)와 전력 또는 신호 통신 모두 혹은 그 중 하나를 주고 받을 수 있다. 유사하게, 도 7 에 도시된 캐패시터 구조체는 등은 제 2 다이(672)와 통신할 수 있다.
일 실시예에서, 경로가 정해진(routed) 마이크로비아(784, 788, 790)를 통해서 캐패시터 구조체는 MSS 본드 패드(718)에 결합된다. 경로가 정해진 마이크로비아(784, 788, 790)는 도 1, 3, 4 및 5에 도시된 컨택트를 가진 마이크로비아와 대비되는 실시예로서 도시되어 있다.
도 8은 일 실시예에 따라 2개의 마이크로전자 다이(860, 872) 사이의 MSS(810)를 포함하는 패키지(800)의 단면도이다. 패키지(800)는 활성 표면(862)과 후면 표면(864)을 가진 제 1 다이(860)를 포함한다. MSS(810)는 제 1 다이(860)의 후면 표면(864)에 놓이며, 제 1 다이(860)는 장착 기판(866) 상에 놓인 플립-칩 배치된다. 플립-칩 본딩은 적어도 하나의 전기 범프를 사용해서 이루어지며, 전기 범프 중 하나가 참조 번호 868로 표시되어 있다. 일 실시예에서, 장착 기판(866)은 복수의 제 1 다이 전기 범프를 사용해서 외부 세계와 전기적으로 통신하고 있으며, 범프 중 하나가 참조 번호 870으로 표시되어 있다.
일 실시예에서, 제 2 다이(872)는 활성 표면(874) 및 후면 표면(876)을 포함한다. MSS(810)는 제 2 다이(872)의 후면 표면(876) 상에 배치된다. 일 실시예에서, 제 2 다이(872)는 장착 기판(866)에 와이어 본딩된다. 와이어 본딩은 적어도 하나의 본드 와이어를 가지고 수행되며, 그 중 하나가 참조 번호 878로 표시되어 있다.
이 실시예에서, MSS(810)는 제 1 다이 전기 범프(870)에 의해서 그리고 장착 기판(866) 및 MSS-장착 기판 본드 와이어(880)를 통해서 제 1 다이(860)에 전기적으로 결합된다. 따라서, MSS(810)는 제 1 다이(860)로부터 전력 및 신호 통신 중 하나 혹은 이들 모두를 주고 받을 수 있다. 유사하게, 도 1, 3, 4, 5, 7 등에 도시된 임의의 캐패시터 구조체와 같은 디커플링 캐패시터는 제 1 다이(860)와 통신할 수 있다. 또한, 이 실시예에서 MSS(810)는 제 2 다이 본드 와이어(882)에 의해서 제 2 다이(872)와 전기적으로 결합된다. 따라서, MSS(810)는 제 2 다이(872)와 전력 및 신호 통신 중 하나 혹은 이들 모두를 행할 수 있다. 유사하게, 도 1, 3, 4, 5, 7 등에 도시된 임의의 캐패시터 구조체와 같은 디커플링 캐패시터는 제 2 다이(872)와 통신할 수 있다.
일 실시예에서, 제 1 다이(860)은 프로세서와 같은 논리 칩이고, 제 2 다이(872)는 플래시 메모리와 같은 메모리 칩이다. 일 실시예에서, 제 1 다이(860)는 메모리 칩이고, 제 2 다이(872)는 프로세서이다. 일 실시예에서, 제 1 다이(860)는 논리 칩이고 제 2 다이(872)는 DSP 칩이다. 제 1 다이(860)와 제 2 다이(872)가 프로세서, 메모리, DSP 칩의 임의의 조합이 될 수 있다는 것은 자명하다. 이들 조합 중 하나는 2개의 프로세서를 포함한다. 이들 조합 중 하나는 하나의 프로세서와 하나의 메모리 칩을 포함한다. 이들 조합 중 하나는 2개의 메모리 칩을 포함한다. 이들 조합 중 하나는 메모리 칩 혹은 프로세서 중 하나 대신에 DSP 칩을 포함한다.
방법의 실시예에서, 제 1 다이(860)는 제 1 클럭 속도로 동작하는, 캘리포니아 산타 클라라의 인텔사의 프로세서 칩이고, 제 2 다이(872)는 제 2 클럭 속도로 동작하는 플래시 메모리 칩이다. 제 1 예에서, 제 1 다이(860)는 제 1 다이 전기 범프(868)에 의해 도전성 평면으로 플립-칩 본딩된, 예컨대 MSS 본드 패드(418)를 통해서 클럭 회로의 접지 평면으로서의 제 1 도전성 평면(120)으로 플립-칩 본딩된, 프로세서 칩이다. 제 1 다이(860)는 제 1 클럭 속도로 동작한다. 이 실시예에서, 제 2 다이(872)는 NOR(부울 로직에서 'not or') 플래시 메모리에 전형적인 전압으로 동작하고, 제 2 다이는 제 2 다이 본드 와이어(882)에 의해 도전성 평면으로 와이어 본딩되며, 예컨대 MSS 본드 패드(318)를 통해서 플래시 메모리 전압 회로용 접지로서의 중간 도전성 평면(124)으로 와이어 본딩된다. 이 실시예에 더해서, 제 1 다이(860)는 제 1 다이 와이어 본드에 의해 MSS 본드 패드(518)에 와이어 본딩되고, 제 1 전극 컨택트(542)를 통해서 제 1 전극(126)에 접속된 캐패시터 구조체로부터의, 프로세서 칩(860)의 과도 부하에 요구되는 전압을 필요로 한다. 일 실시예에서, 제 1 다이(860)는 제 1 클럭 속도로 동작하며, 제 1 클럭 속도는 제 2 다이(872)용 제 2 클럭 속도보다 크다.
도 9는 일 실시예에 따른 모듈식 MSS(910)의 상면도(900)이다. 모듈식 MSS(900)는 유전체(912)를 포함한다. 일 실시예에서 모듈식 MSS(900)는 4개의 MSS 모듈(910, 908, 906, 904)을 포함한다. MSS(910)는 구분선(932)을 따라서 4개의 부분으로 나누어져 도시되어 있다. 각각의 MSS 모듈(910, 908, 906, 904)은 복수의 MSS 본드 패드를 포함하며, 그 중 3개가 도시된 바와 같이 조립되었을 때 각각 에지(917), 중간(918) 및 내부(919) MSS 본드 패드로서 도시되어 있다. 이 실시예에서, 각각의 MSS 모듈(910, 908, 906, 904)은 MSS 본드 패드의 3×3 어레이로 구성된다. 일 실시예에 따라서, 모듈식 MSS(910)은 4개의 3×3 본드 패드로 구성된 MSS 모듈(910, 908, 906, 904)로 이루어진다. 일 실시예에서, MSS 본드 패드의 수, MSS 본드 패드의 구성은 SCSP에서의 주어진 칩 형상 혹은 칩 형상들을 따른다. 일 실시예에서, 전체 MSS 본드 패드가 있던, 예컨대 n×m 매트릭스(여기서 n 및 m은 각각 2 이상이다)가 채워져 있던, 혹은 MSS 본드 패드가 도 2에 도시된 바와 같이, 유전체(912)의 외부 에지(934) 근처의 경계에만 있던지, 마이크로스트립 스페이서 구조체의 구성은 주어진 애플리케이션을 따를 수 있다.
도 10은 일 실시예에 따라서 하나의 MSS(1010), 3개의 다이(1060, 1072, 1092) 및 장착 기판(1066)을 가진 칩 패키지(1000)의 상면도이다. 일 실시예에서, 제 1 다이(1060)는 프로세서이고, 제 2 다이(1072)는 와이어 본드 메모리 칩이며, 제 3 다이(1092)는 DSP이다. 칩 패키지(1000)는 MSS(1010)를 이루는 16개의 3×3 MSS 본드 패드 마이크로스트립 스페이서 모듈을 포함한다. 도시의 목적으로, 칩 패키지(1000)는 MSS(1010)로의 와이어 본드 및 플립-칩 접속을 통합한다. 공칭 제 1 다이 본드 와이어(1080)는 MSS(1010)를 제 1 다이(1060)에 결합시킨다. 공칭 제 2 다이 본드 와이어(1082)는 MSS(1010)를 제 2 다이(1072)에 결합시킨다. 복수의 제 3 다이 전기 범프는 MSS(1010)를 제 3 다이(1092)에 결합시키고, 이들 범프 중 하나가 참조 번호 1094로 표시되어 있다(도 11). 장착 기판(1066)은 제 1 다이(1060)를 지지하는 것으로 도시되어 있다. 일 실시예에서, 장착 기판(1066)은 복수의 전기 범프를 사용해서 외부 세계와 전기적으로 통신하고 있으며, 그 중 하나가 참조 번호 1070으로 표시되어 있다.
방법의 실시예에서, 제 1 다이(1060)는 제 1 클럭 속도로 동작하는, 캘리포 니아 산타 클라라의 인텔사의 프로세서 칩이고, 제 2 다이(1072)는 제 2 클럭 속도로 동작하는 플래시 메모리 칩이며, 제 3 다이(1092)는 제 3 클럭 속도로 동작하는 DSP 칩이다. 이 실시예에서, MSS(1010)의 도전성 평면을 구분하고 나누기 위해, 각각의 제 1 다이(1060), 제 2 다이(1072), 제 3 다이(1092)는 그것이 클럭 회로이건, 데이터 회로이건, 어드레스 회로이건, 노심 전력(core power) 회로이건, MSS(1010)으로 접지된다. 따라서, 일 실시예에서는, 3개의 다이 모두의 회로의 일부가 접지된다. 일 실시예에서는 3개 미만의 다이가 그에 따라 접지된다. 일 실시예에서, 3개 미만의 다이가 이렇게 접지되는 이들 여러 회로의 일부를 포함한다.
도 11은 일 일시예에 따라 도 10에 도시된 칩 패키지의 단면도이다. 도 11에서, 장착 기판(1066)의 위 아래의 복수의 전기 범프(1070)는 물론 전기 범프(1094)가 도시되어 있다.
도 12는 방법 흐름의 실시예를 도시하는 흐름도이다.
단계 1210에서, 이 방법은 MSS를 제 1 다이에 조립하는 단계를 포함한다.
단계 1220에서, 이 방법은 MSS를 후속하는 다이에 조립하는 단계를 포함한다. 일 실시예에서, 이 방법은 단계 1210에서 시작해서 1220에서 끝난다.
단계 1230에서, 이 방법은 제 1 다이를 제 1 클럭 속도로 동작시키는 단계 및 후속하는 클럭 속도로 후속하는 다이를 동작시키는 단계를 포함한다. 일 실시예에서, 이 방법은 단계 1230에서 시작해서 단계 1230에서 끝난다.
도 13은 일 실시예에 따른 컴퓨팅 시스템(1300)을 도시하는 절결도이다. 위에 설명한 RF 수동 소자 어레이 실시예 중 하나 이상이 도 13의 컴퓨팅 시스 템(1300)과 같은 컴퓨팅 시스템에 사용될 수 있다. 이하에서 임의의 RF 수동 소자 레이어의 실시예가 단독으로 혹은 다른 실시예와 조합해서 실시예 구성으로서 지칭된다.
컴퓨팅 시스템(1300)은 IC 칩 패키지(1310)에 포함된 적어도 하나의 프로세서(도시 생략), 데이터 저장 시스템(1312), 키보드(1314)와 같은 적어도 하나의 입력 장치 및 예컨대 모니터(1316)와 같은 적어도 하나의 출력 장치를 포함한다. 컴퓨팅 시스템(1300)은 데이터 신호를 처리하는 프로세서를 포함하며, 이 프로세서는 예컨대 인텔사의 마이크로프로세서를 포함할 수 있다. 컴퓨팅 시스템(1300)은 키보드(1314)에 더해서, 예컨대 마우스(1318)와 같은 다른 사용자 입력 장치를 포함할 수 있다. 컴퓨팅 시스템(1300)은 주어진 MSS 실시예의 도 1, 3, 4 및 5에 도시된 바와 같은 처리 이후의 구조를 가질 수 있다. 일 실시예에서, 컴퓨팅 시스템(1300)은 데스크탑 컴퓨터용 박스와 같은 하우징(1322)을 포함한다.
개시의 목적으로, 청구되는 청구 대상에 따른 구성 요소를 구현하는 컴퓨팅 시스템(1300)은 마이크로전자 디바이스 시스템을 사용하는 임의의 시스템을 포함할 수 있으며, 예컨대 DRAM, 폴리머 메모리, 플래시 메모리 및 상변화 메모리와 같은 데이터 저장 장치와 결합된 MSS 실시예 중 적어도 하나를 포함할 수 있다. 이 실시예에서, 실시예는 프로세서에 결합됨으로써 임의의 이들 기능의 조합과 결합된다. 그러나, 일 실시예에서, 여기 개시된 실시예 구성은 이들 기능 중 일부와 결합된다. 예컨대, 데이터 저장 장치는 다이에 내장된 DRAM 캐시를 포함한다. 일 실시예에서 또한, 프로세서(도시 생략)에 결합된 실시예 구성은 DRAM 캐시의 데이터 저장 장치에 결합된 실시예 구성을 가진 시스템의 일부이다. 또한, 일 실시예에서, 실시예 구성은 데이터 저장 장치(1312)와 결합된다.
일 실시예에서, 컴퓨팅 시스템(1300)은 디지털 신호 프로세서(DSP), 마이크로 컨트롤러, 주문형 집적 회로(ASIC), 또는 마이크로프로세서를 포함하는 다이도 포함할 수 있다. 이 실시예에서, 실시예 구성은 프로세서에 결합됨으로써 이들 기능의 임의의 조합에 결합된다. 예컨대, DSP는 보드(1320) 상의 칩셋의 별개의 부분으로서 독립형 프로세서 및 DSP를 포함할 수 있는 칩셋의 일부이다. 이 실시예에서 실시예 구성은 DSP에 결합되고, 개별적인 실시예 구성은 IC 칩 패키지(1310)의 프로세서에 결합되어 제공될 수 있다. 일 실시예에서 또한 실시예 구성은 IC 칩 패키지(1310)와 동일한 보드(1320)에 장착된 DSP에 결합된다. 실시예 구성이 컴퓨팅 시스템(1300)에 대해 설명된 바와 같이 본 개시물 내의 MSS의 다양한 실시예 및 그 등가물에 대해 설명된 실시예 구성과 조합될 수 있다는 것을 이해할 것이다.
본 개시물에 설명된 실시예가 종래의 컴퓨터외의 디바이스 및 장치에 적용될 수 있다는 것을 이해할 것이다. 예컨대, 다이는 실시예 구성과 패키지화될 수 있으며, 무선 통신기와 같은 휴대형 디바이스나 PDA 등과 같은 휴대형 디바이스에 장착될 수 있다. 이 실시예에서, 시스템 하우징은 무선 전화 등에 사용되는 케이스가 될 수 있다. 다른 실시예는 실시예 구성과 패키지화될 수 있으며, 자동차, 기관차, 배, 항공기, 우주선과 같은 이동 수단에 장착될 수 있는 다이이다.
도 14는 일 실시예에 따른 전자 시스템(1400)의 개략도이다. 도시된 전자 시스템(1400)은 도 13에 도시된 컴퓨팅 시스템(1300)을 사용할 수 있지만, 전자 시스 템은 더 일반적으로 도시된다. 전자 시스템(1400)은 도 6, 8 및 10, 11에 도시된 IC 다이와 같은 적어도 하나의 전자 조립품(1410)을 포함한다. 일 실시예에서, 전자 시스템(1400)은 전자 시스템(1400)의 다양한 구성 요소를 전기적으로 결합시키는 시스템 버스(1420)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1420)는 하나의 버스 혹은 다양한 실시예에 따른 임의의 버스의 조합이다. 전자 시스템(1400)은 집적 회로(1410)에 전력을 공급하는 전압원(1430)을 포함한다. 일부 실시예에서, 전압원(1430)은 시스템 버스(1420)를 통해서 집적 회로(1410)에 전류를 공급한다.
집적 회로(1410)는 시스템 버스(1420)에 전기적으로 결합되고, 일 실시예에 따른 회로 혹은 회로의 조합을 포함한다. 일 실시예에서, 집적 회로(1410)는 임의의 타입의 프로세서(1412)를 포함한다. 여기 사용되는 바와 같이, 프로세서(1412)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 혹은 다른 프로세서와 같은 타입의 회로를 의미하지만, 이에 한정되는 것은 아니다. 집적 회로(1410)에 포함될 수 있는 다른 타입의 회로는 셀룰러 전화, 페이저, 휴대형 컴퓨터, 2방향 라디오 및 유사한 전자 시스템과 같은 무선 장치에 사용되는 통신 회로(1414)와 같은 커스텀 회로 혹은 ASIC이다. 일 실시예에서, 프로세서(1410)는 SRAM과 같은 온-다이 메모리(1416)를 포함한다. 일 실시예에서, 프로세서(1410)는 eDRAM과 같은 온-다이 메모리(1416)를 포함한다.
일 실시예에서, 전자 시스템(1400)은 외부 메모리(1440)도 포함할 수 있으며, 이 외부 메모리는 RAM 형태의 주 메모리(1442), 하나 이상의 하드 드라이브(1444), 및/또는 디스켓, 컴팩트 디스크(CD), 디지털 비디오 디스크(DVD), 플래 시 메모리 키 및 당업계에 알려진 다른 착탈가능한 매체와 같은 착탈가능한 매체(1446)를 조정하는 하나 이상의 드라이브와 같은 특정 애플리케이션에 적합한 하나 이상의 메모리 소자를 포함할 수 있다.
일 실시예에서, 전자 시스템(1400)은 디스플레이 디바이스(1450), 오디오 출력부(1460)도 포함한다. 일 실시예에서, 전자 시스템(1400)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크, 음성 인식 장치 혹은 전자 시스템(1400)에 정보를 입력하는 임의의 다른 장치와 같은 컨트롤러(1470)를 포함한다.
여기 도시된 바와 같이, 집적 회로(1410)는 전자 패키지, 전자 시스템, 컴퓨터 시스템, 하나 이상의 집적 회로 제조 방법 및 집적 회로를 포함하는 하나 이상의 전자 조립체 제조 방법을 포함하는 다수의 다른 실시예 및 다양한 실시예로 여기 설명된 MSS 실시예 및 이들이 속하는 기술 분야에 알려진 등가물로 구현될 수 있다. 소자, 재료, 외형, 치수 및 동작 순서는 특정 패키지의 요구에 맞게 변화될 수 있다.
요약서는 독자가 기술 명세서의 특성 및 요지를 빨리 확인할 수 있는 요약서를 요구하는 37 C.F.R. §1.72(b)를 충족시키기 위해 제공되는 것이다. 첨부된 청구항의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않는 것으로 이해하면서 제출된 것이다.
위의 상세한 설명에서, 능률적으로 개시할 목적으로 다양한 특성이 하나의 실시예로 분류되었다. 이러한 개시 방법은 본 발명의 청구된 실시예가 각 청구항에 개시된 것보다 더 많은 특징을 요구하려는 의도를 반영하는 것으로 이해되어서는 안된다. 오히려, 이하의 청구의 범위를 반영할 때, 발명의 대상은 하나의 개시된 실시예의 모든 특징보다 더 적다. 따라서, 이하의 청구 범위는 상세한 설명에 포함되며, 각각의 청구항은 자체가 개별적인 바람직한 실시예이다.
당업자라면, 본 발명의 특성을 설명하기 위해 개시되고 도시된 부분 및 방법의 단계에서의 세부 사항, 재료 및 배치가 첨부된 청구항에 개시된 발명의 원리 및 범주를 벗어남 없이 다양하게 변화될 수 있다는 것을 이해할 것이다.

Claims (28)

  1. 제 1 다이 활성 표면 및 제 1 다이 후면 표면을 가진 제 1 다이와,
    서로 이격된 복수의 도전성 평면이 그 안에 배치되어 있는 마이크로스트립 스페이서(MSS)와,
    제 2 다이 활성 표면 및 제 2 다이 후면 표면을 가진 제 2 다이를 포함하되,
    상기 MSS는 상기 서로 이격된 복수의 도전성 평면에 평행-평면인 제 1 면 및 제 2 면을 가지고, 상기 MSS의 제 1 면은 상기 제 1 다이 활성 표면과 상기 제 1 다이 후면 표면 중 하나의 위에 배치되며,
    상기 제 2 다이 활성 표면과 상기 제 2 다이 후면 표면 중 하나는 상기 MSS의 제 2 면에 대향해서 배치되는
    장치.
  2. 제 1 항에 있어서,
    상기 제 1 다이 및 제 2 다이 중 적어도 하나는 상기 MSS에 전기적으로 결합되어 있는
    장치.
  3. 제 1 항에 있어서,
    상기 제 1 다이 및 제 2 다이 중 하나는 DRAM을 주로 포함하고, 상기 제 1 다이 및 제 2 다이 중 다른 하나는 논리 회로를 주로 포함하는
    장치.
  4. 제 1 항에 있어서,
    상기 MSS의 제 2 면 상에 배치되어 있는 제 3 다이를 더 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 MSS는 인덕터를 포함하는 장치.
  6. 제 1 항에 있어서,
    상기 MSS는 2전극 박막 캐패시터, 인터디지털 캐패시터(interdigital capacitor) 및 이들의 조합으로부터 선택된 캐패시터를 포함하는 장치.
  7. 제 1 항에 있어서,
    상기 MSS는 금속 저항, 퓨즈 및 이들의 조합으로부터 선택된 저항을 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 MSS는 인덕터, 캐패시터 및 저항 중 적어도 2개를 포함하는 장치.
  9. 제 1 항에 있어서,
    장착 기판을 더 포함하며,
    상기 제 1 다이는 와이어-본드 및 플립-칩으로부터 선택된 구성에 의해 상기 장착 기판 상에 배치되는
    장치.
  10. 제 1 항에 있어서,
    상기 MSS의 제 2 면 상에 배치되어 있는 제 3 다이를 더 포함하는
    장치.
  11. 마이크로스트립 스페이서(MSS)를 제 1 다이에 조립하는 단계
    를 포함하되,
    상기 제 1 다이는 제 1 다이 활성 표면 및 제 1 다이 후면 표면을 포함하고,
    상기 MSS는 MSS 제 1 면, MSS 제 2 면을 포함하고, 서로 이격된 복수의 도전성 평면이 그 안에 배치되어 있으며,
    상기 MSS 제 1 면은 상기 제 1 다이 활성 표면 및 상기 제 1 다이 후면 표면 중 하나에 대향해서 배치되는
    방법.
  12. 제 11 항에 있어서,
    상기 MSS 제 2 면에 제 2 다이를 조립하는 단계를 더 포함하는 방법.
  13. 제 11 항에 있어서,
    상기 MSS를 상기 제 1 다이에 조립하는 단계는 와이어-본드 조립 단계 및 플립-칩 조립 단계 중 하나를 포함하는 방법.
  14. 제 11 항에 있어서,
    상기 MSS를 상기 제 1 다이에 조립하는 단계는 와이어-본드 조립 단계 및 플립-칩 조립 단계 중 하나를 포함하고,
    상기 방법은 상기 MSS 제 2 면에 제 2 다이를 조립하는 단계를 더 포함하는
    방법.
  15. 제 11 항에 있어서,
    상기 제 1 다이를 장착 기판에 조립하는 단계를 더 포함하되,
    상기 장착 기판이 상기 제 1 다이 활성 표면 및 제 1 다이 후면 표면 중 하나에 실질적으로 대향해서 배치되도록, 상기 MSS 제 1 면은 상기 제 1 다이 활성 표면 및 제 1 다이 후면 표면 중 다른 하나에 대향해서 배치되는
    방법.
  16. 디바이스를 동작시키는 방법에 있어서,
    상기 디바이스는
    제 1 클럭 속도로 동작하며, 제 1 다이 활성 표면 및 제 1 다이 후면 표면을 가진 제 1 다이와,
    MSS 제 1 면, MSS 제 2 면을 포함하고, 서로 이격된 복수의 도전성 평면이 그 안에 배치되어 있는 마이크로스트립 스페이서(MSS)와,
    제 2 클럭 속도로 동작하며, 제 2 다이 활성 표면 및 제 2 다이 후면 표면을 가진 제 2 다이
    를 포함하되,
    상기 제 1 다이는 상기 제 1 다이 활성 표면과 상기 제 1 다이 후면 표면 중 하나에서 상기 MSS 제 1 면에 대향해서 배치되고,
    상기 제 2 다이는 상기 제 2 다이 활성 표면과 상기 제 2 다이 후면 표면 중 하나에서 상기 MSS 제 2 면에 대향해서 배치되는
    디바이스를 동작시키는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 클럭 속도는 상기 제 2 클럭 속도와 같은 속도 및 상기 제 2 클럭 속도와 다른 속도로부터 선택되는 디바이스를 동작시키는 방법.
  18. 제 16 항에 있어서,
    논리 칩 및 메모리 칩 중 하나로부터 선택되는 상기 제 1 다이를 동작시키는 단계 및 논리 칩 및 메모리 칩 중 다른 하나로부터 선택되는 상기 제 2 다이를 동 작시키는 단계를 포함하는 디바이스를 동작시키는 방법.
  19. 제 16 항에 있어서,
    상기 MSS는 제 1 금속 평면과 마지막 금속 평면을 포함하고,
    상기 디바이스를 동작시키는 방법은 상기 MSS의 상기 제 1 금속 평면을 상기 제 1 다이 및 제 2 다이 중 하나로부터의 I/O 신호용 접지 평면으로서 사용하는 단계를 포함하는
    디바이스를 동작시키는 방법.
  20. 제 16 항에 있어서,
    상기 MSS는 제 1 금속 평면과 마지막 금속 평면을 포함하고,
    상기 디바이스를 동작시키는 방법은 상기 MSS의 상기 마지막 금속 평면을 상기 제 1 다이 및 제 2 다이 중 하나로부터의 I/O 신호용 접지 평면으로서 사용하는 단계를 포함하는
    디바이스를 동작시키는 방법.
  21. 제 16 항에 있어서,
    상기 MSS는 제 1 금속 평면과, 후속하는 금속 평면 및 마지막 금속 평면을 포함하고,
    상기 디바이스를 동작시키는 방법은 상기 MSS의 상기 후속하는 금속 평면을 상기 제 1 다이 및 제 2 다이 중 하나로부터의 I/O 신호용 접지 평면으로서 사용하는 단계를 포함하는
    디바이스를 동작시키는 방법.
  22. 제 16 항에 있어서,
    상기 MSS는 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하고,
    상기 디바이스를 동작시키는 방법은 상기 제 1 다이 및 제 2 다이 중 하나를 위한 상기 MSS의 캐패시터 컨택트로서 상기 제 1 캐패시터 전극을 사용하는 단계를 포함하는
    디바이스를 동작시키는 방법.
  23. 제 16 항에 있어서,
    상기 MSS 제 2 면 상에 배치되어 있는 제 3 다이를 동작시키는 단계를 더 포함하는 디바이스를 동작시키는 방법.
  24. 제 1 다이 활성 표면과 제 1 다이 후면 표면을 포함하는 제 1 다이와,
    서로 이격된 복수의 도전성 평면이 그 안에 배치되어 있는 마이크로스트립 스페이서(MSS)와,
    제 2 다이 활성 표면과 제 2 다이 후면 표면을 포함하는 제 2 다이와,
    상기 제 1 다이, 상기 제 2 다이 및 상기 MSS가 그 안에 배치되어 있는 시스템 하우징을 포함하되,
    상기 MSS는 상기 서로 이격된 복수의 도전성 평면에 평행-평면인 제 1 면 및 제 2 면을 가지고, 상기 MSS의 제 1 면은 상기 제 1 다이 활성 표면과 상기 제 1 다이 후면 표면 중 하나의 위에 배치되며,
    상기 제 2 다이 활성 표면 및 제 2 다이 후면 표면 중 하나는 상기 MSS의 제 2 면에 대향해서 배치되는
    시스템.
  25. 제 24 항에 있어서,
    상기 제 1 다이는 장착 기판 위에 배치되는 시스템.
  26. 제 24 항에 있어서,
    상기 시스템은 컴퓨터, 무선 통신기, 휴대형 장치, 자동차, 기차, 항공기, 배, 우주선 중 하나에 배치되는 시스템.
  27. 제 24 항에 있어서,
    상기 제 1 다이는 데이터 저장 장치, 디지털 신호 프로세서, 마이크로 컨트롤러, 주문형 집적 회로(ASIC) 및 마이크로프로세서 중에서 선택되고,
    상기 제 2 다이는 랜덤 액세스 데이터 저장 장치를 주로 포함하는
    시스템.
  28. 제 24 항에 있어서,
    상기 MSS 상에 배치되어 있는 제 3 다이를 더 포함하는
    시스템.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110029723A1 (en) * 2004-08-06 2011-02-03 Super Talent Electronics, Inc. Non-Volatile Memory Based Computer Systems
US8093717B2 (en) 2005-12-09 2012-01-10 Intel Corporation Microstrip spacer for stacked chip scale packages, methods of making same, methods of operating same, and systems containing same
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US8476953B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation 3D integrated circuit stack-wide synchronization circuit
US8587357B2 (en) 2011-08-25 2013-11-19 International Business Machines Corporation AC supply noise reduction in a 3D stack with voltage sensing and clock shifting
US8381156B1 (en) 2011-08-25 2013-02-19 International Business Machines Corporation 3D inter-stratum connectivity robustness
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US8525569B2 (en) * 2011-08-25 2013-09-03 International Business Machines Corporation Synchronizing global clocks in 3D stacks of integrated circuits by shorting the clock network
US8476771B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation Configuration of connections in a 3D stack of integrated circuits
US8516426B2 (en) 2011-08-25 2013-08-20 International Business Machines Corporation Vertical power budgeting and shifting for three-dimensional integration
US8576000B2 (en) 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
WO2013030624A1 (en) * 2011-08-31 2013-03-07 Freescale Semiconductor, Inc. Integrated circuit package
US11222868B2 (en) 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
US11532592B2 (en) * 2020-05-08 2022-12-20 Western Digital Technologies, Inc. Capacitor die for stacked integrated circuits
US11444068B2 (en) * 2020-07-14 2022-09-13 Qualcomm Incorporated Three-dimensional (3D) integrated circuit device having a backside power delivery network

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
US6674161B1 (en) * 2000-10-03 2004-01-06 Rambus Inc. Semiconductor stacked die devices
US6627985B2 (en) 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies
JP4587676B2 (ja) * 2004-01-29 2010-11-24 ルネサスエレクトロニクス株式会社 チップ積層構成の３次元半導体装置
US7306971B2 (en) * 2004-03-02 2007-12-11 Chippac Inc. Semiconductor chip packaging method with individually placed film adhesive pieces
JP4360941B2 (ja) * 2004-03-03 2009-11-11 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8093717B2 (en) 2005-12-09 2012-01-10 Intel Corporation Microstrip spacer for stacked chip scale packages, methods of making same, methods of operating same, and systems containing same

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