KR20080063146A - 라인 도전체 상의 전류를 차단하는 회로 인터럽터 - Google Patents

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KR20080063146A
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웨이종 얀
잉넹 조우
시아오 후
션 드와이어
프라딥 비제이얀
비제이세이 프라사드
카림 요운시
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제너럴 일렉트릭 캄파니
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Abstract

라인 도전체(20) 상의 전류를 차단하는 전류 인터럽터(10)가 제공된다. 회로 인터럽터는 분리가능한 접촉부(24), 트립 메커니즘(26), 바이메탈(30), 마이트로프로세서(12), 직렬 아크 검출 시퀀스(14), 저역 통과 필터 회로(38) 및 고역 통과 필터 회로(36)를 포함한다. 트립 메커니즘은 활성화되면 분리가능한 접촉부를 선택적으로 개방한다. 직렬 아크 검출 시퀀스는 마이크로프로세서에 존재하고 복수의 직렬 장애 검출 알고리즘(72,76,80,84)을 포함한다. 저역 통과 필터 회로는 직렬 아크 검출 시퀀스에 저역 통과 신호(48)를 공급한다. 고역 통과 필터 회로는 직렬 아크 검출 시퀀스에 고역 통과 신호(46)를 공급한다. 시퀀스는 저역 통과 신호에 기초하여 복수의 알고리즘으로부터 특정 알고리즘을 선택한다. 시퀀스는 고역 통과 신호로부터 복수의 통계적 특징을 계산하고, 복수의 통계적 특징과 특정 알고리즘의 비교에 기초하여 출력 신호(54)를 전달하여 트립 메커니즘을 활성화한다.

Description

라인 도전체 상의 전류를 차단하는 회로 인터럽터{SERIES ARC FAULT CURRENT INTERRUPTERS AND METHODS}
본 개시는 교류 전기 시스템에 관한 것이다. 보다 구체적으로, 본 개시는 직렬 아크 장애 전류 인터럽터(series arc fault current interrupter) 및 방법에 관한 것이다.
주거용, 상업용 및 산업용 애플리케이션에서 전기 시스템은 보통 유틸리티 소스로부터 전력을 수신하는 패널 기판을 포함한다. 전력은 패널 기판을 통해 회로 차단기, 트립 유닛(trip unit) 등과 같은 하나 이상의 전류 인터럽터(current interrupter)로 라우팅되지만, 이들로 한정되는 것은 아니다.
각 전류 인터럽터는 지정된 분기에 전력을 분배하되, 각 분기는 하나 이상의 부하에 전력을 분배한다. 전류 인터럽터는 특정 분기 내의 특정 전력 상태가 사전결정된 설정값에 도달하면 그 특정 분기로의 전력을 중단하도록 구성된다.
예컨대, 몇몇 전류 인터럽터는 접지 장애 때문에 전력을 중단시킬 수 있고, 일반적으로 접지 장애 전류 인터럽터(GFCI's:ground fault current interrupters)로 알려져 있다. 접지 장애 상태는 접지에 대한 아크 장애 또는 누설 전류에 기인할 수 있는, 라인 도전체와 중성 도전체 사이의 전류 흐름이 불안정한 경우에 발생한다.
다른 전류 인터럽터는 아크 장애 때문에 전력을 중단시킬 수 있고, 일반적으로 아크 장애 전류 인터럽터(AFIC's:arc fault current interrupters)로 알려져 있다. 아크 장애는 일반적으로 2 개의 주요 카테고리, 즉, 직렬 아크와 병렬 아크로 규정된다. 직렬 아크는 예컨대, 전류가 단일 도전체의 갭을 통과하는 경우에 발생할 수 있다. 병렬 아크는 예컨대, 전류가 2 개의 도전체들 사이를 통과하는 경우에 발생할 수 있다.
불행히도, 아크 장애는 종래의 회로 인터럽터가 트립(trip)하게 하지 않을 수도 있다. 이는 특히 직렬 아크를 처리하는 경우에 그러하다. 직렬 아크는 주거용 및 상업용 건물 내부 화재의 원인이 될 가능성이 있다. 집이 낡아짐에 따라 이것이 발생할 가능성은 증가한다.
따라서, 본 개시는 종래 기술의 시스템의 하나 이상의 전술한 및 다른 악영향을 극복, 완화 및/또는 덜어주는 AC 전기 시스템 내의 직렬 아크 검출 방법이 계속 필요하다고 판단하고 있다.
라인 도전체 상의 전류를 차단하는 전류 인터럽터가 제공된다. 회로 인터럽터는 분리가능한 접촉부, 트립 메커니즘, 바이메탈, 마이트로프로세서, 직렬 아크 검출 시퀀스, 저역 통과 필터 회로 및 고역 통과 필터 회로를 포함한다. 트립 메커니즘은 활성화되면 분리가능한 접촉부를 선택적으로 개방한다. 마이크로프로세서는 트립 메커니즘과 전기적으로 통신한다. 직렬 아크 검출 시퀀스는 마이크로프로세서에 존재하고 복수의 직렬 장애 검출 알고리즘을 포함한다. 저역 통과 필터 회로는 바이메탈에서 직렬 아크 검출 시퀀스로 저역 통과 신호를 공급한다. 고역 통과 필터 회로는 바이메탈에서 직렬 아크 검출 시퀀스로 고역 통과 신호를 공급한다. 시퀀스는 저역 통과 신호에 기초하여 복수의 알고리즘으로부터 특정 알고리즘을 선택한다. 시퀀스는 고역 통과 신호로부터 복수의 통계적 특징을 계산하고, 복수의 통계적 특징과 특정 알고리즘의 비교에 기초하여 출력 신호를 전달하여 트립 메커니즘을 활성화한다.
라인 도전체 상의 직렬 아크 장애를 검출하는 방법도 제공된다. 이 방법은 라인 도전체와 직렬로 접속된 바이메탈 양단의 전류를 감지하고, 고역 통과 필터 회로를 통해 전류를 통과시켜 고역 통과 신호를 생성하며, 저역 통과 필터 회로를 통해 전류를 통과시켜 저역 통과 신호를 생성하고, 고역 통과 신호에 기초하여 복수의 통계적 특징을 계산하며, 저역 통과 신호에 기초하여 복수의 알고리즘으로부터 특정 직렬 아크 알고리즘을 선택하고, 복수의 통계적 특징과 특정 직렬 아크 알고리즘에 기초하여 트립 명령을 결정하는 것을 포함한다.
본 개시는 회로 인터럽터의 바이메탈을 사용하여 부하 전류를 측정함으로써 회로 인터럽터에 직렬 아크 검출을 제공한다. 부하 전류는 고역 통과 필터 회로 및 저역 통과 필터 회로에 의해 필터링된다. 고역 통과 필터 회로는 60 Hz 주파수 성분을 제거하고, 저역 통과 필터 회로는 아크와 같은 고주파 신호를 제거한다. 저역 통과 필터 회로 및 고역 통과 필터 회로로부터의 데이터는 마이크로프로세서에 의해 샘플링된다. 샘플링된 저역 통과 필터 회로는 부하의 RMS 전류 레벨을 결정하는 데 사용된다. 샘플링된 고역 통과 필터 회로는 하나 이상의 통계적 특징을 사용하여 분석된다. 일단 통계적 특징이 분석되면, RMS 전류 레벨에 따라 특징의 결과값과 소정의 범위를 비교한다. 특징이 특정 RMS 전류 레벨에서 사전정의된 범위 사이에 존재하면, 카운터는 증가한다. 카운터가 사전정의된 레벨에 도달하면, 프로세서는 회로 인터럽터의 트립 메커니즘을 시동한다. 특징이 범위 사이에 존재하지 않으면, 카운터는 감소한다. 일단 카운터가 디폴트 값에 도달하면 그 카운터는 감소하는 것을 중단한다.
당업자는 후속하는 상세한 설명, 도면 및 첨부된 특허청구범위로부터 본 발 명의 상술한 특징과 이점 및 다른 특징과 이점을 이해할 것이다.
본 발명에 따르면, 종래 기술의 시스템의 문제점을 극복 또는 완화시킨 AC 전기 시스템 내의 직렬 아크 검출 방법이 제공된다.
도면 특히 도 1을 참조하면, 본 개시에 따른 아크 장애 전류 인터럽터(AFCI:arc fault current interrupter)의 예시적인 실시예가 도시되며 보통 참조 번호 (10)으로 지칭된다. AFCI(10)는 자체 상에 존재하는 직렬 아크 검출 시퀀스(14)를 가진 마이크로프로세서(12)를 포함한다.
유리하게, 시퀀스(14)는 직렬 아크 검출에 통계적 접근 방안을 사용한다. 시퀀스(14)는 신호의 특성을 식별할 수 있는 하나 이상의 신호 특징을 처리한다. 이어서 시퀀스(14)는 신호로부터 복수의 특징적인 통계적 특징을 계산한다. 하나 이상의 특징적인 통계적 특징에 기초하여, 시퀀스(14)는 특정 결정 트리를 실행하여 직렬 아크 장애의 존재를 판단한다.
AFCI(10)는 분기 회로(22)를 통해 중성 도전체(18) 및 라인 도전체(20)와 전기적으로 통신하는 부하(16)에 위치하도록 구성된다. AFCI(10)는 시퀀스(14)를 통한 직렬 아크 장애의 검출시에 라인 도전체(20)를 통해 분리가능한 접촉부(24)를 선택적으로 개방하도록 구성된다. 이러한 방법으로, AFCI(10)는 분기 회로(22) 내 의 직렬 아크를 검출하고 분기 회로로의 전력을 중단하기에 적합해진다.
접촉부(24)는 알려진 방식으로 트립 메커니즘(a trip mechanism)(26)에 의해 개방된다. 예컨대, 접촉부(24)는 종래 기술에 알려진 바와 같이 스프링 로딩 트립 메커니즘(a spring loading trip mechanism)(도시 생략)에 의해 개방될 수 있다.
시퀀스(14)에 의해 활성화되는 것 이외에, 트립 메커니즘(26)은 라인 도전체(20)에 직렬로 접속된 바이메탈(a bimetal)(30)을 가진 종래의 열동전자식 과전류 장치(thermal-magnetic overcurrent device)(28)에 의해서도 작동될 수 있다. 예컨대, 바이메탈(30)은 바이메탈로의 과전류 인가에 따라 알려진 방식으로 구부러져, 트립 메커니즘(26)의 활성화를 초래할 수 있다. 또한, 바이메탈(30)은 바이메탈을 통해 단락 회로가 인가됨에 따라 트립 메커니즘(26)을 활성화할 수 있는 자기 가동형 전기자(a magnetically actuated armature)(32)를 포함한다.
일부 실시예에서, AFCI(10)는 종래의 병렬 아크 검출기(32)를 포함할 수 있다. 병렬 아크 검출기(32)는 라인 도전체(20)를 통한 병렬 아크의 검출시에 트립 메커니즘(26)을 활성화하도록 구성될 수 있다. 따라서, 본 개시의 시퀀스(14)는 기존의 AFCI 병렬 아크 검출과 동시에 동작하거나 기존의 AFCI 검출과 별개일 수 있다.
이러한 방식으로, AFCI(10)는 과전류 및 단락 보호를 제공하는 과전류 장치(28)와, 병렬 아크 보호를 제공하는 병렬 아크 검출기(32) 및 직렬 아크 보호를 제공하는 시퀀스(14)를 조합한다.
AFCI(10)는 바이메탈(30) 양단에서 감지된 전압을 검출하는 2단 대역 통과 필터 회로(34)를 포함한다. 회로(34)는 도 2 및 도 3을 참조하여 보다 상세히 설명된다. 회로(34)는 고역 통과 필터(36), 저역 통과 필터(38), 증폭기(40), 제 1 DC 오프셋(42) 및 제 2 DC 오프셋(44)을 포함한다. 회로(34)는 아날로그/디지털(A/D) 컨버터(50)에 공급되는 고역 통과 신호(46) 및 저역 통과 신호(48)를 생성하도록 구성된다.
고역 통과 필터(36)는 사전결정된 주파수에서 라인 도전체(20) 상의 라인 전류를 제거하도록 구성된다. 설명된 실시예에서, 필터(36)는 60 Hz에서 라인 전류를 제거하도록 구성된다. 필터(36)로부터의 라인 전류는 증폭기(40)에 의해 고주파 신호로 증폭된 후, 제 1 DC 오프셋(42)에 의해 A/D 컨버터(50)의 사전결정된 주파수 범위로 시프트된다.
저역 통과 필터(38)는 라인 도전체(20) 상의 전류에서 고주파 아크 및 잡음을 제거하도록 구성된다. 필터(38)로부터의 고주파 신호는 제 2 DC 오프셋(44)에 의해 A/D 컨버터(50)의 사전결정된 주파수 범위로 시프트된다.
이와 같이, 고역 통과 필터(36)는 A/D 컨버터(50)에 신호(46)를 공급하는 한편, 저역 통과 필터(38)는 A/D 컨버터(50)에 저역 통과 신호(48)를 공급한다. 컨버터(50)는 고역 통과 신호(46) 및 저역 통과 신호(48)를 샘플링하고 마이크로프로세서(12)에 샘플(52)을 제공한다.
마이크로프로세서(12)는 샘플(52)을 판독하고 시퀀스(14)를 통해 이들 샘플을 실행한다. 시퀀스(14)가 직렬 아크가 존재한다고 판단하면, 마이크로프로세서(12)는 트립 메커니즘(26)에 출력 신호(54)를 전달하여 접촉부(24)를 개방한다.
시퀀스(14)는 도 4 내지 도 7을 참조하여 상세히 설명된다.
대체로 말하면, 시퀀스(14)는 저역 통과 신호(48)의 제곱 평균(RMS:root mean square)을 계산하고, 고역 통과 신호(46)와 저역 통과 신호(48) 양자 모두로부터 복수의 통계적 특징을 계산한다. 저역 통과 신호(48)의 RMS 레벨에 근거하여, 시퀀스(14)는 다수의 결정 트리로부터 특정 결정 트리를 실행한다. 각 결정 트리는 하나 이상의 통계적 특징을 사용하여 직렬 아크 장애가 존재하는지 여부를 판단한다.
도 4에서 알 수 있듯이, 시퀀스(14)는 시퀀스가 신호(46,48)의 저역 및 고역 통과 필터 채널을 샘플링하는 샘플링 단계(60)에서 시작한다. 샘플을 획득한 후, 주기 결정 단계(62)에서 시퀀스(14)는 캡처된 샘플이 완전한 주기로부터 나온 것인지를 판단한다. 만일 단계(62)에서 시퀀스(14)가 완전한 주기가 캡처되지 않았다고 판단하면, 시퀀스는 샘플링 단계(60)를 반복한다. 그러나, 단계(62)에서 시퀀스(14)가 완전한 주기가 캡처되었다고 판단하면, 시퀀스는 하나 이상의 계산 단계(64,66)로 계속된다.
제 1 계산 단계(64) 동안, 시퀀스(14)는 저역 통과 신호(48)의 RMS 전류 레벨을 결정한다.
제 2 계산 단계(66) 동안, 시퀀스(14)는 고역 통과 신호(46) 및 저역 통과 신호(48)로부터 복수의 통계적 특징을 결정한다. 예컨대, 본 개시는, 시퀀스(14)가 마이크로프로세서(12)를 제어하여, 고역 통과 신호(46)와 저역 통과 신호(48) 양자 모두에 대해 최대 주기, 최대 주기의 표준 편차, 주기 동안 임의의 윈도우의 최대 표준 편차, 주기 동안 임의의 윈도우의 최소 표준 편차, 최대 표준 편차와 최소 표준 편차의 비, 주기 동안 각 샘플의 절대 합, 주기 동안 각각의 인접 윈도우에 대한 표준 편차(또는 변동)의 관계, RMS 값 등과 같은 통계적 특징을 계산하는 것을 고려하지만, 이들로 한정되는 것은 아니다.
본 개시는, 시퀀스(14)가 마이크로프로세서(12)를 제어하여, 고역 통과 신호(46)와 저역 통과 신호(48) 양자 모두에 대해 2 개의 인접 샘플들 간의 최대차, 2 개의 인접 샘플들 간의 최소차, 최대차와 최소차의 비, 차의 범위(예컨대, 최대차에서 최소차를 뺌), 인접 지점들 간의 차의 합 등과 같은 특징에 대한 각각의 인접 지점 간의 차를 계산하는 것을 고려하지만, 이들로 한정되는 것은 아니다.
본 개시는, 시퀀스(14)가 마이크로프로세서(12)를 제어하여, 제 2 차(difference) 신호에 기초하여, 고역 통과 신호(46)와 저역 통과 신호(48) 양자 모두에 대해 상술한 제 1 차(difference) 신호의 인접 지점들 간의 차, 2 개의 인접 샘플들 간의 최대차, 2 개의 인접 샘플들 간의 최소차, 최대 차와 최소차의 비, 차의 범위(예컨대, 최대차에서 최소차를 뺌), 인접 지점들 간의 차의 합 -이들로 한정되지 않음- 등과 같은 통계적 특징을 계산하는 것을 고려한다.
시퀀스(14)는 마이크로프로세서(12)를 제어하여, 10 극 직사각 대역 통과 디지털 필터에 의해 약 700 Hz 내지 3000 Hz에서 디지털 필터링되었던 저역 통과 신호(48)에 기초하여 다른 통계적 특징을 계산한다. 바람직한 실시예에서, 10 극 직사각 대역 통과 디지털 필터는 마이크로프로세서(12)에 존재한다. 다른 통계적 특징은 주기 동안 인접 지점들 간의 차의 표준 편차(또는 변동), 주기 동안 인접 지 점들 간의 차의 표준 편차(또는 변동)의 근사값과 같은 특징의 계산을 포함할 수 있지만, 이들로 한정되는 것은 아니다.
시퀀스(14)는 마이크로프로세서(12)를 제어하여, 저역 통과 신호(48)에 기초해서 이전에 캡처된 주기로부터의 RMS 변화 및 최근 주기의 RMS를 계산한다.
시퀀스(14)는 마이크로프로세서(12)를 제어하여, 하나 이상의 피크 카운팅 특징을 계산한다. 예컨대, 마이크로프로세서(12)는 저역 통과 신호(48)가 음의 신호인 동안 발생하는 고역 통과 신호(46)의 뚜렷한 피크의 개수를 계산할 수 있다. 본 명세서에서 사용된 바와 같이, 뚜렷한 피크는 문제의 지점의 크기가 하나의 표준 편차보다 전체 주기의 평균으로부터 나오는 경우에 식별된다. 모두 평균으로부터 하나의 표준 편차 이상 또는 이하인 서로 근접하는 지점은 하나의 피크로 간주된다. 이와 같이, 시퀀스(14)는 마이크로프로세서(12)를 제어하여, 제 1 임계치 이하인 고역 통과 신호(46)의 피크의 개수와, 제 2 임계치 이상 또는 제 3 임계치 이하인 고역 통과 신호(46)의 피크의 개수를 계산한다. 예시적인 실시예에서, 제 2 및 제 3 임계치는 주기의 평균으로부터 등거리이다.
일단 시퀀스(14)가 계산 단계(64,66)로부터 필요한 통계적 특징을 모두 포함하면, 시퀀스는 도 5에 도시된 알고리즘 선택 단계(68)를 수행한다. 선택 단계(68) 동안, 시퀀스(14)는 저역 통과 신호(48)의 RMS 값에 기초하여, 복수의 알고리즘 중 어떤 직렬 아크 장애 알고리즘을 실행하는지를 결정한다.
설명된 실시예에서, 선택 단계(68)는 제 1 결정 노드(70)에서 저역 통과 신호(48)의 RMS 값이 5 amps 이하이면 제 1 알고리즘(72)을 실행한다. 선택 단 계(68)는 제 2 결정 노드(74)에서 저역 통과 신호(48)의 RMS 값이 5 amps보다 크고 10 amps 이하이면 제 2 알고리즘(76)을 실행한다. 선택 단계(68)는 제 3 결정 노드(78)에서 저역 통과 신호(48)의 RMS 값이 10 amps보다 크고 15 amps 이하이면 제 3 알고리즘(80)을 실행한다. 선택 단계(68)는 제 4 결정 노드(82)에서 저역 통과 신호(48)의 RMS 값이 15 amps보다 크고 150 %의 회로 인터럽터(10)의 정격 부하보다 크면 제 4 알고리즘(84)을 실행한다. 선택 단계(68)가 결정 노드 조건 중 어느 것도 충족되지 않는다고 결정하면, 시퀀스(14)는 샘플링 단계(60)로 리턴한다.
유리하게, 시퀀스(14)는 선택 단계(68)를 통해 저역 통과 신호(48)의 RMS 전류 레벨에 기초하여 상이한 직렬 아크 장애 알고리즘(72,76,80 또는 84)을 적용한다. 본 개시가 예로써만 4 개의 알고리즘(72,76,80,84)을 가지는 것으로 설명된다는 것을 알아야 한다. 물론, 본 개시는, 시퀀스(14)가 4 개 이상 또는 이하를 포함하는 임의의 복수의 알고리즘을 포함하는 것을 고려한다.
알고리즘(72,76,80,84)의 예시적인 실시예는 도 6에 도시된다. 도시된 실시예에서, 각 알고리즘은 동일한 단계, 즉, 주기 카운트 리셋 단계(90), 특징과 범위 비교 단계(92) 및 통과 단계(94)를 포함한다. 각 알고리즘(72,76,80,84)의 단계들은 본질적으로 동일하지만, 주기 카운트 리셋 단계(90) 및 특징과 범위 비교 단계(92)의 값은 알고리즘마다 다르다.
저역 통과 신호(48)의 RMS 값이 5 amps 이하인 경우에 사용하는 직렬 아크 장애 알고리즘(72)의 예시적인 실시예는 이하에 제공된다.
예 - 5 Amp 직렬 아크 검출 알고리즘(72)
Figure 112007093774023-PAT00001
Figure 112007093774023-PAT00002
Figure 112007093774023-PAT00003
이상의 예로부터 알 수 있듯이, 알고리즘(72)은 일련의 "IF" 조건 "THEN" 처리문을 제공한다. 여기서 IF 조건은 고역 및 저역 통과 신호(46,48)로부터 마이크 로프로세서(12)에 의해 계산된 특정한 특징이다. 특정 조건이 참이면, 알고리즘(72)은 트립 메커니즘(26)에 TRIP(즉, 출력 신호(54))을 전달하여 접촉부(24)가 개방된다.
저역 통과 신호(48)의 RMS 값이 5 amps보다 크고 10 amps 이하인 경우에 이용할 직렬 아크 장애 알고리즘(76)의 예시적인 실시예가 이하에 제공된다.
예 - 10 Amp 직렬 아크 검출 알고리즘(76)
Figure 112007093774023-PAT00004
Figure 112007093774023-PAT00005
Figure 112007093774023-PAT00006
예 - 15A 직렬 아크 검출 알고리즘(80)
Figure 112007093774023-PAT00007
예 - 150 % 정격 전류 직렬 아크 검출 알고리즘(84)
Figure 112007093774023-PAT00008
따라서, 알고리즘(76,80,84)도 일련의 "IF" 조건 "THEN" 처리문을 제공한다. 여기서 IF 조건은 고역 및 저역 통과 신호(46,48)로부터 마이크로프로세서(12)에 의해 계산된 특정한 특징이다. 특정 조건이 참이면, 알고리즘(14)은 PASS=TRUE를 설정하고, 주기 카운터는 증가한다. 알고리즘은 PASS=TRUE인 경우에 설정되는, 주 기 카운터와 카운트 임계치를 비교한다. 주기 카운터가 카운트 임계치 이상이면, 알고리즘(14)은 트립 메커니즘(26)에 TRIP(즉, 출력 신호(54))을 전달하여 접촉부(24)가 개방된다.
본 명세서에서 용어 "제 1", "제 2", "제 3", "상위", "하위" 등은 다양한 구성요소를 변경하는 데 사용될 수 있다는 것도 알아야 한다. 이들 변경자는 특별히 언급하지 않는 한 변경된 구성요소에 대한 공간적, 순차적 또는 계층적 순서를 포함하지 않는다.
본 개시는 하나 이상의 예시적인 실시예를 참조하여 설명되었지만, 당업자는 본 개시의 범위로부터 벗어나지 않으면서 다양한 변경이 이루어지고 균등물이 그 실시예를 대체할 수 있음을 알 것이다. 또한, 다수의 변경은 본 개시의 범위로부터 벗어나지 않으면서 본 개시의 이론에 특정 상태 또는 물질을 적합시킬 수 있다. 따라서, 본 개시는 최상의 모드로서 개시된 특정 실시예(들)로 제한되지 않지만, 본 개시는 첨부되는 특허청구범위의 범주 내에 속하는 모든 실시예를 포함할 것이다.
도 1은 본 개시에 따른 아크 장애 전류 인터럽터의 예시적인 실시예의 개략도이다.
도 2는 도 1의 아크 장애 전류 인터럽터와 함께 사용하는 본 개시에 따른 2-채널 대역 통과 필터 회로의 예시적인 실시예의 회로도이다.
도 3은 도 1의 아크 장애 전류 인터럽터의 기능적인 블록도이다.
도 4 내지 도 7은 도 1의 아크 장애 전류 인터럽터에 존재하는 직렬 아크 검출 시퀀스의 예시적인 실시예이다.
도면의 주요부분에 대한 부호의 설명
10 : 아크 장애 전류 인터럽터(AFCI) 12 : 마이크로프로세서
14 : 직렬 아크 검출 시퀀스 16 : 부하
18 : 중성 도전체 20 : 라인 도전체
22 : 분기 회로 24 : 분리가능한 접촉부
26 : 트립 메커니즘 28 : 과전류 장치
30: 바이메탈 32: 자기 가동형 전기자
32: 병렬 아크 검출기 34: 필터 회로
36: 고역 통과 필터 38: 저역 통과 필터
40: 증폭기 42: 제 1 DC 오프셋
44: 제 2 DC 오프셋 46: 고역 통과 신호
48: 저역 통과 신호 50: 아날로그-디지털-컨버터
52: 샘플 54: 출력 신호
60: 샘플링 단계 62: 완전한 주기 결정 단계
64: 제 1 계산 단계 66: 제 2 계산 단계
68: 알고리즘 선택 단계 70: 제 1 결정 노드
72: 제 1 알고리즘 74: 제 2 결정 노드
78: 제 2 알고리즘 78: 제 3 결정 노드
80: 제 3 알고리즘 82: 제 4 결정 노드
84: 제 4 알고리즘 90: 주기 카운트 리셋 단계
92: 특징과 범위 비교 단계 94: 통과 단계

Claims (9)

  1. 라인 도전체(20) 상의 전류를 차단하는 회로 인터럽터(a circuit interrupter)(10)에 있어서,
    상기 라인 도전체와 전기적으로 통신하는 분리가능한 접촉부(24)와,
    활성화되면 상기 분리가능한 접촉부를 선택적으로 개방하는 트립 메커니즘(a trip mechanism)(26)과,
    상기 라인 도전체와 직렬로 접속된 바이메탈(a bimetal)(30)과,
    상기 트립 메커니즘과 전기적으로 통신하는 마이크로프로세서(12)와,
    상기 마이크로프로세서에 존재하며, 복수의 직렬 장애 검출 알고리즘(series fault detection algorithm)(72,76,80,84)을 포함하는 직렬 아크 검출 시퀀스(a series arc detection sequence)(14)와,
    상기 바이메탈로부터 상기 직렬 아크 검출 시퀀스 -상기 시퀀스는 저역 통과 신호에 기초하여 상기 복수의 알고리즘으로부터 특정 알고리즘을 선택하도록 구성됨- 로 상기 저역 통과 신호(48)를 공급하도록 구성된 저역 통과 필터 회로(38)와,
    상기 바이메탈로부터 상기 직렬 아크 검출 시퀀스 -상기 시퀀스는 고역 통과 신호로부터 복수의 통계적 특징(a plurality of statistical features)을 계산하도록 구성되고, 상기 복수의 통계적 특징과 상기 특정 알고리즘의 비교에 기초하여 출력 신호(54)를 전달하여 상기 트립 메커니즘을 활성화하도록 구성됨- 로 상기 고역 통과 신호(46)를 공급하도록 구성된 고역 통과 필터 회로(36)를 포함하는
    회로 인터럽터.
  2. 제 1 항에 있어서,
    상기 트립 메커니즘은 상기 바이메탈을 통해 과전류가 인가되면 활성화하도록 구성되는
    회로 인터럽터.
  3. 제 2 항에 있어서,
    상기 트립 메커니즘은 상기 바이메탈을 통해 단락 회로가 인가되면 활성화하도록 구성되는
    회로 인터럽터.
  4. 제 3 항에 있어서,
    상기 라인 도전체를 통해 병렬 아크가 검출되면 상기 트립 메커니즘을 활성화하도록 구성되는 병렬 아크 검출기(32)를 더 포함하는
    회로 인터럽터.
  5. 제 1 항에 있어서,
    상기 라인 도전체를 통해 병렬 아크가 검출되면 상기 트립 메커니즘을 활성화하도록 구성되는 병렬 아크 검출기(32)를 더 포함하는
    회로 인터럽터.
  6. 제 1 항에 있어서,
    상기 고역 통과 필터 및 저역 통과 필터로부터의 상기 저역 통과 신호 및 고역 통과 신호를 샘플링하는 아날로그/디지털 컨버터(50)를 더 포함하는
    회로 인터럽터.
  7. 제 1 항에 있어서,
    상기 시퀀스는 상기 저역 통과 신호로부터의 상기 복수의 통계적 특징을 계산하도록 구성되고, 상기 복수의 통계적 특징과 상기 특정 알고리즘의 비교에 기초하여 출력 신호를 전달하여 상기 트립 메커니즘을 활성화하도록 구성되는
    회로 인터럽터.
  8. 제 1 항에 있어서,
    상기 저역 통과 필터 회로는 DC 오프셋(44)을 더 포함하는
    회로 인터럽터.
  9. 제 1 항에 있어서,
    상기 고역 통과 필터 회로는 증폭기(40)와 DC 오프셋(42)을 더 포함하는
    회로 인터럽터.
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