KR20080061735A - Device under test and system and method for testing the same - Google Patents

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KR20080061735A
KR20080061735A KR1020060136782A KR20060136782A KR20080061735A KR 20080061735 A KR20080061735 A KR 20080061735A KR 1020060136782 A KR1020060136782 A KR 1020060136782A KR 20060136782 A KR20060136782 A KR 20060136782A KR 20080061735 A KR20080061735 A KR 20080061735A
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김대석
이종천
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주식회사 하이닉스반도체
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Abstract

A DUT(Device Under Test), and a system and a method for testing the same are provided to increase test efficiency, by performing a number of tests at the same time, by using a port connected to a prior signal transmission pad as a chip selection pad of the other semiconductor chip. A semiconductor chip comprises a chip selection pad(CS-P) and a plurality of signal transmission pads(P1,P2,P3). A chip selection circuit part(C/S) is embedded in the semiconductor chip, and is electrically connected to the chip selection pad. An internal circuit part(C1,C2,C3) corresponds to the plurality of signal transmission pads, and provides a voltage to each signal transmission pad. A switch part(SW1,SW2,SW3) is connected between the internal circuit part and the signal transmission pad, and connects the internal circuit part and the signal transmission pad electrically when the chip selection circuit part is driven.

Description

피시험 장치, 이를 테스트 하기 위한 시스템 및 방법{Device Under Test and System and method for testing the same}Device under test and system and method for testing it {Device Under Test and System and method for testing the same}

도 1은 일반적인 멀티 테스트 시스템을 보여주는 블록도,1 is a block diagram showing a general multi test system;

도 2는 본 발명의 실시예에 따른 피시험 장치의 평면도,2 is a plan view of the device under test according to the embodiment of the present invention;

도 3은 본 발명의 실시예에 따른 테스트 시스템을 보여주는 블록도, 및 3 is a block diagram showing a test system according to an embodiment of the present invention, and

도 4는 본 발명의 실시예에 따른 테스트 방법을 설명하기 위한 플로우 차트이다. 4 is a flowchart illustrating a test method according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100a, 100b : 피시험 장치 200 : 테스트 시스템100a, 100b: device under test 200: test system

210 : 테스트 블록 215 : 순차 선택부210: Test block 215: Sequential selection unit

본 발명은 피시험 장치, 이를 테스트하기 위한 시스템 및 방법에 관한 것으로, 보다 구체적으로는 보다 많은 수의 피시험 장치를 테스트 할 수 있는 피시험 장치의 구조, 이를 테스트하기 위한 시스템 및 방법에 관한 것이다. The present invention relates to a device under test, a system and a method for testing the same, and more particularly, to a structure of a device under test capable of testing a larger number of devices under test, and a system and a method for testing the same. .

일반적으로 집적회로소자(이하, IC)는 다수의 공정들에 의하여 제작된 후, 상기 IC가 정상적으로 동작하는 지를 검사하고 어느 부분에서 불량이 발생되었는지를 조사하기 위해 테스트 공정이 진행된다. In general, an integrated circuit device (hereinafter, referred to as an IC) is manufactured by a plurality of processes, and then a test process is performed to examine whether the IC is operating normally and to investigate where a defect has occurred.

테스트 공정을 진행하는 테스트 시스템에는 한 번에 한 개의 반도체 칩을 테스트하는 단일 테스트 시스템 및 한 번에 여러 개의 반도체 칩을 순차적으로 테스트하는 멀티(병렬) 테스트 시스템으로 구분될 수 있다. 현재에는 테스트 공정의 효율성 측면에서 멀티 테스트 시스템이 주로 이용되고 있다. The test system for the test process may be divided into a single test system for testing one semiconductor chip at a time and a multi (parallel) test system for sequentially testing a plurality of semiconductor chips at a time. Currently, multi-test systems are commonly used in terms of test process efficiency.

멀티 테스트 시스템(10)은 도 1에 도시된 바와 같이, 복수의 테스트 단자(30)를 구비하는 테스트 블록(20) 및 테스트 될 반도체 칩(이하, 피시험 장치40,50,..)으로 구성된다.As shown in FIG. 1, the multi test system 10 includes a test block 20 having a plurality of test terminals 30 and a semiconductor chip to be tested (hereinafter, the device under test 40, 50,...) do.

상기 테스트 단자(30)들은 상기 피시험 장치(40,50,..)의 칩 선택 패드(40a,50a) 및 신호 전달 패드(41a,41b,41c,51a,51b,51c)와 각각 연결된다. 상기 테스트 블록(20)은 테스트 단자(30)로부터 상기 신호 전달 패드(41a,41b,41c,51a,51b,51c)의 전압을 입력 받고, 이 입력된 전압에 의해, 상기 피시험 장치(40,50,..)가 정상적으로 제조되었는지를 테스트한다. 여기서, 도면 부호 43a,43b,43c,53a,53b,53c는 상기 각 신호 전달 패드(41a,41b,41c,51a,51b,51c)와 연결되는 내부 회로들을 나타낸다. The test terminals 30 are connected to chip select pads 40a and 50a and signal transfer pads 41a, 41b, 41c, 51a, 51b, and 51c of the device under test 40, 50,... The test block 20 receives the voltages of the signal transfer pads 41a, 41b, 41c, 51a, 51b, and 51c from the test terminal 30. The test block 20 receives the voltages of the apparatus under test 40 by the input voltage. 50, ..) is tested for normal manufacture. Here, reference numerals 43a, 43b, 43c, 53a, 53b, and 53c denote internal circuits connected to the respective signal transfer pads 41a, 41b, 41c, 51a, 51b, and 51c.

그런데, 종래의 멀티 테스트 시스템은 테스트 단자(30)의 수가 제한적이고,상기 테스트 단자(30)와 각 신호 전달 패드 부분(41a,41b,41c,51a,51b,51c)과 일일이 연결됨으로 인해, 검사될 수 있는 피시험 장치의 수가 매우 제한적이다. 그러므로, 테스트 효율면에서는 단일 테스트 장치보다는 높지만, 현재 고도화된 반도체 제조 장치에서 요구되는 테스트 효율은 충족시키지 못하는 문제점이 있다. However, in the conventional multi test system, the number of test terminals 30 is limited, and because the test terminals 30 and the signal transmission pad portions 41a, 41b, 41c, 51a, 51b, and 51c are connected to each other, The number of devices under test can be very limited. Therefore, although the test efficiency is higher than that of a single test device, there is a problem that does not meet the test efficiency required in advanced semiconductor manufacturing devices.

따라서, 본 발명의 목적은 테스트 효율을 개선시킬 수 있는 피시험 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide an apparatus under test that can improve test efficiency.

본 발명의 다른 목적은 테스트 효율을 개선할 수 있는 반도체 테스트 시스템을 제공하는 것이다.Another object of the present invention is to provide a semiconductor test system capable of improving test efficiency.

또한, 본 발명의 다른 목적은 상기한 반도체 테스트 시스템을 이용한 테스트 방법을 제공하는 것이다. In addition, another object of the present invention is to provide a test method using the semiconductor test system described above.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 피시험 장치는, 칩 선택 패드 및 복수의 신호 전달 패드를 구비한 반도체 칩 및 상기 반도체 칩에 내장되고, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부를 포함한다. 상기 반도체 칩 내부에는 상기 복수의 신호 전달 패드에 대응되며 상기 각 신호 전달 패드에 소정의 전압을 제공하는 내부 회로부 및 상기 내부 회로부와 상기 신호 전달 패드 사이 각각에 연결되어, 상기 칩 선택 회로부의 구동시 상기 내부 회로부와 상기 신호 전달 패드간을 전기적으로 연결하는 스위치부를 더 포함한다.In order to achieve the above object of the present invention, the device under test of the present invention is a semiconductor chip having a chip select pad and a plurality of signal transfer pads and embedded in the semiconductor chip, and electrically connected to the chip select pad. And a chip select circuitry. In the semiconductor chip, an internal circuit portion corresponding to the plurality of signal transfer pads and providing a predetermined voltage to each signal transfer pad, and connected between the internal circuit portion and the signal transfer pad, respectively, to drive the chip select circuit portion. The apparatus may further include a switch unit electrically connecting the internal circuit unit and the signal transfer pad.

또한, 본 발명의 다른 견지에 따른 본 발명의 테스트 시스템은, 칩 선택 패드와 복수의 신호 전달 패드를 구비한 반도체 칩, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부, 상기 복수의 신호 전달 패드에 소정 전압을 제공하는 내부 회로부, 및 상기 칩 선택 회로부의 구동에 따라 상기 신호 전달 패드와 내부 회로부간을 전기적으로 연결시키는 스위치부를 포함하는 복수의 피시험 장치, 및 상기 피시험 장치의 신호 전달 패드에서 제공되는 전압을 테스트 단자에 의해 검출하여 피시험 장치의 오류를 판별하는 테스트 블록을 포함한다. 상기 복수의 반도체 칩들은 동일 기능을 하는 동일한 패드들이 연결단자에 의해 모두 연결되어 있고, 상기 테스트 단자는 상기 연결단자들과 각각 연결되어, 복수의 피시험 장치의 동일 기능을 하는 신호 전달 패드들은 하나의 테스트 단자를 공유한다.In addition, according to another aspect of the present invention, a test system of the present invention includes a semiconductor chip having a chip select pad and a plurality of signal transfer pads, a chip select circuit portion electrically connected to the chip select pad, and the plurality of signal transfer pads. A plurality of devices under test including an internal circuit unit providing a predetermined voltage to the circuit, and a switch unit electrically connecting the signal transfer pad and the internal circuit unit according to the driving of the chip select circuit unit, and the signal transfer pads of the device under test. And a test block for detecting an error of the device under test by detecting a voltage provided by the test terminal. The plurality of semiconductor chips are all connected to the same pads having the same function by the connection terminal, and the test terminals are connected to the connection terminals, respectively, so that the signal transmission pads having the same function of the plurality of devices under test are Share the test terminals.

또한, 본 발명의 또 다른 견지에 따른 테스트 방법은 다음과 같다. 먼저, 칩 선택 패드와 복수의 신호 전달 패드를 구비한 반도체 칩, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부, 상기 복수의 신호 전달 패드에 소정 전압을 제공하는 내부 회로부, 및 상기 칩 선택 회로부의 구동에 따라 상기 신호 전달 패드와 내부 회로부간을 전기적으로 연결시키는 스위치부를 포함하는 복수의 피시험 장치를 준비한다. 상기 각 피시험 장치의 동일 기능을 하는 신호 전달 패드간을 연결 단자에 의해 연결하고, 테스트 블록의 테스트 단자와 상기 각각의 연결단자를 연결시킨다. 그후, 상기 테스트 블록으로부터 어느 하나의 피시험 장치에 칩 선택 신호를 제공한 다음, 상기 칩 선택 신호가 제공된 피시험 장치를 테스트한다. In addition, a test method according to another aspect of the present invention is as follows. First, a semiconductor chip having a chip select pad and a plurality of signal transfer pads, a chip select circuit unit electrically connected to the chip select pad, an internal circuit unit providing a predetermined voltage to the plurality of signal transfer pads, and the chip select circuit unit A plurality of devices under test including a switch unit for electrically connecting the signal transfer pad and the internal circuit unit according to the driving of the controller are prepared. The connection terminal between the signal transmission pads having the same function as each device under test is connected by a connection terminal, and the test terminal of the test block and the respective connection terminal are connected. Thereafter, a chip select signal is provided to any one device under test from the test block, and then the device under test provided with the chip select signal is tested.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명은 보다 많은 수의 피시험 장치를 테스트 할 수 있도록 하는 피시험 장치와, 이를 테스트하기 위한 시스템 및 방법을 제공할 것이다. 이에 따라, 고비용이 요구되는 테스트 공정의 효율을 증대시킬 수 있을 것이다. The present invention will provide a device under test that enables testing of a greater number of devices under test, and a system and method for testing the same. Accordingly, it is possible to increase the efficiency of the test process that requires a high cost.

본 발명은 피시험 장치에서 동일 신호를 전달받는 패드들을 모두 연결시키 고, 테스트 단자가 상기 연결 단자와 연결됨으로써, 복수의 피시험 장치가 하나의 테스트 단자를 공유할 수 있을 것이다.According to the present invention, by connecting all the pads receiving the same signal in the device under test, and the test terminal is connected with the connection terminal, a plurality of devices under test may share one test terminal.

이에 기존의 신호 전달 패드와 연결되었던 테스트 단자가 칩을 선택하기 위한 패드와 연결됨으로써, 더 많은 수의 피시험 장치를 테스트하게 될 것이다. As a result, a test terminal connected to a signal transmission pad is connected to a pad for selecting a chip, thereby testing a larger number of devices under test.

이와 같은 구성을 갖는 피시험 장치, 이를 테스트 하기 위한 시스템 및 방법에 대해 도면을 예를 들어 보다 구체적으로 설명한다. An apparatus under test having such a configuration, a system and a method for testing the same will be described in more detail with reference to the drawings.

도 2를 참조하여, 피시험 장치(100)는 반도체 상부에 위치되는 칩 선택 패드(CS-P), 다수의 신호 전달 패드(P1,P2,P3..), 칩 선택 회로부(C/S), 다수의 내부 전원 회로부(C1,C2,C3) 및 다수의 스위치부(SW1,SW2,SW3..)를 포함할 수 있다. Referring to FIG. 2, the device under test 100 includes a chip select pad CS-P, a plurality of signal transfer pads P1, P2, and P3 .. positioned on the semiconductor, and a chip select circuit unit C / S. A plurality of internal power supply circuit units C1, C2, and C3 and a plurality of switch units SW1, SW2, and SW3 may be included.

상기 칩 선택 패드(CS-P)는 상기 칩 선택 회로부(C/S)와 전기적으로 연결되고, 상기 다수의 신호 전달 패드(P1,P2,P3..)들은 대응되는 내부 전원 회로부(C1,C2,C3..)들과 스위치부(SW1,SW2,SW3..)를 통해 각각 연결된다. 예를 들어, 하나의 신호 전달 패드(P1)는 스위치부(SW1)를 사이에 두고 상기 하나의 내부 전원 회로부(C1)와 연결될 수 있다. The chip select pad CS-P is electrically connected to the chip select circuit C / S, and the plurality of signal transfer pads P1, P2, P3 .. are corresponding internal power circuit units C1, C2. , C3 ..) and switch units (SW1, SW2, SW3 ..), respectively. For example, one signal transfer pad P1 may be connected to the one internal power supply circuit unit C1 with the switch unit SW1 interposed therebetween.

상기 스위치부(SW1,SW2,SW3..)는 상기 칩 선택 회로부(C/S)에 의해 제어된다. 즉, 상기 칩 선택 회로부(C/S)는 상기 칩 선택 패드(CS-P)에 칩 선택 신호가 입력되었을 때 구동되며, 상기 스위치부(SW1,SW2,SW3..)는 상기 칩 선택 회로부(C/S)로부터 소정의 신호를 전달받아, 상기 내부 전원 회로부(C1,C2,C3..)와 상기 신호 전달 패드(P1,P2,P3..)간을 연결시킨다. 이에 따라, 상기 신호 전달 패드(P1,P2,P3..)에 내부 전원 회로부(C1,C2,C3..)에서 생성된 전원 전압이 제공된 다. The switch unit SW1, SW2, SW3 .. is controlled by the chip select circuit unit C / S. That is, the chip select circuit unit C / S is driven when a chip select signal is input to the chip select pad CS-P, and the switch units SW1, SW2, SW3. Receive a predetermined signal from the C / S, and connects the internal power supply circuit unit (C1, C2, C3 ..) and the signal transmission pad (P1, P2, P3 ..). Accordingly, the power supply voltage generated by the internal power supply circuit unit C1, C2, C3 .. is provided to the signal transfer pads P1, P2, P3 ...

도 3은 상기한 본 발명의 실시예에 따른 복수의 피시험 장치를 테스트 시스템내에 장착한 상태를 보여주는 블록도이다.3 is a block diagram showing a state in which a plurality of devices under test according to an embodiment of the present invention are mounted in a test system.

도 3을 참조하면, 테스트 시스템(200)은 복수의 테스트 단자(220)를 포함하는 테스트 블록(210) 및 복수의 피시험 장치(100a,100b,..)를 포함한다.Referring to FIG. 3, the test system 200 includes a test block 210 including a plurality of test terminals 220 and a plurality of devices under test 100a, 100b,...

이때, 상기 테스트될 복수의 피시험 장치들(100a,100b,..)의 동일 기능을 하는 신호 전달 패드(P1,P2,P3)들은 각각 연결 단자(230)에 의해 연결된다. 아울러, 상기 테스트 블록(210)의 테스트 단자(220)는 각각의 연결 단자(230)와 연결된다. 그러므로, 동일한 기능을 하는 복수의 신호 전달 패드들(P1,P2,P3,..)은 하나의 테스트 단자를 공유하게 된다. In this case, the signal transmission pads P1, P2, and P3 having the same function as the plurality of devices under test 100a, 100b,..., Are respectively connected by the connection terminals 230. In addition, the test terminal 220 of the test block 210 is connected to each connection terminal 230. Therefore, the plurality of signal transfer pads P1, P2, P3,... Having the same function share one test terminal.

또한, 각 피시험 장치의 칩 선택 패드(CS-P) 역시 테스트 블록(200)의 테스트 단자(220)와 연결된다. In addition, the chip select pad CS-P of each device under test is also connected to the test terminal 220 of the test block 200.

이와 같이, 동일한 기능을 하는 신호 전달 패드들(P1,P2,P3,..)이 하나의 테스트 단자를 공유하므로, 테스트 단자(220)의 수가 여유로워 지고, 이에 의해 보다 많은 수의 피시험 장치(100a,100b,..)과 연결될 수 있다. As such, since the signal transmission pads P1, P2, P3, .. having the same function share one test terminal, the number of test terminals 220 is freed, thereby increasing the number of devices under test. (100a, 100b, ...) can be connected.

이때, 상기 테스트 블록(210)내에 순차 선택부(215), 예컨대 카운터(counter)를 설치하여 상기 피시험 장치(100a,100b,..)에 순차적으로 칩 선택 신호를 제공할 수 있다. In this case, a sequential selector 215, for example, a counter, may be installed in the test block 210 to sequentially provide chip selection signals to the devices under test 100a, 100b,...

이와 같은 테스트 시스템(200)의 동작에 대하여 도 4를 참조하여 설명한다. The operation of the test system 200 will be described with reference to FIG. 4.

우선, 테스트 블록(210)은 순차 선택부(215)에 의해 테스트될 피시험 장 치(100a)의 칩 선택 패드(CS-P)에 칩 선택 신호를 인가한다(S11). 상기 칩 선택 패드(CS-P)에 인가된 칩 선택 신호에 의해 상기 칩 선택 회로부(C/S)가 동작되고(S12), 상기 칩 선택 회로부(C/S)는 각 스위치부(SW1,SW2,SW3)에 폐쇄(closing) 신호를 전달한다. 그러면, 상기 스위치(SW1,SW2,SW3)들이 닫히게 되어(S13), 상기 내부 전원 회로들(C1,C2,C3)과 이와 대응하는 패드들(P1,P2,P3)이 각각 전기적으로 연결된다. First, the test block 210 applies a chip select signal to the chip select pad CS-P of the device under test 100a to be tested by the sequential selector 215 (S11). The chip select circuit unit C / S is operated by a chip select signal applied to the chip select pad CS-P (S12), and the chip select circuit unit C / S is connected to each switch unit SW1 and SW2. , To transmit a closing signal to SW3). Then, the switches SW1, SW2, and SW3 are closed (S13), and the internal power circuits C1, C2, and C3 and the corresponding pads P1, P2, and P3 are electrically connected to each other.

이에 따라, 상기 내부 전원 회로들(C1,C2,C3)에서 생성되는 각 전원 전압이 상기 패드들(P1,P2,P3)을 거쳐 상기 테스트 블록(210)에 제공되고, 상기 제공된 전압에 의해 상기 테스트 블록(210)은 상기 내부 전원 회로부들(C1,C2,C3)이 정상적으로 형성되었는지 테스트한다(S14). Accordingly, each of the power supply voltages generated in the internal power supply circuits C1, C2, and C3 is provided to the test block 210 via the pads P1, P2, and P3, and provided by the provided voltage. The test block 210 tests whether the internal power circuit parts C1, C2, and C3 are normally formed (S14).

그후, 테스트 시스템의 테스트 블록은 다른 반도체 칩에 칩 선택 신호를 전달하고 상기한 테스트 공정을 반복한다. The test block of the test system then delivers a chip select signal to another semiconductor chip and repeats the above test process.

본 실시예에서는 피시험 장치(예컨대, 반도체 칩)을 테스트하는 테스트 블록내에 순차 선택부로서 카운터를 설치하여 순차적으로 피시험 장치에 칩 선택 신호를 제공하였다. 하지만, 여기에 한정되지 않고, 테스트 시스템에 내장된 반도체 칩에 랜덤(random)하게 칩 선택 신호를 제공할 수도 있음은 물론이다. In this embodiment, a counter is provided as a sequential selector in a test block for testing a device under test (for example, a semiconductor chip) to sequentially provide chip select signals to the device under test. However, the present invention is not limited thereto, and the chip select signal may be randomly provided to the semiconductor chip embedded in the test system.

본 실시예에서는 반도체 칩의 에지(edge)에 배열되는 패드 구조를 예를 들어 설명하였지만, 여기에 국한되지 않고, 반도체 칩의 센터(center) 부분에 배열되는 패드 구조 역시 여기에 포함되는 것은 당업자에게 자명하다. In the present embodiment, the pad structure arranged at the edge of the semiconductor chip has been described as an example, but the present invention is not limited thereto, and the pad structure arranged at the center portion of the semiconductor chip is also included herein. Self-explanatory

또한, 본 실시예의 도면에서는 2개의 피시험 장치를 테스트하는 것에 대해 도시하고 있으나, 여기에 국한되지 않고, 테스트 단자가 허용하는 범위에서 다수의 피시험 장치를 테스트 할 수 있다. In addition, although the drawing of this Example shows testing two apparatuses under test, it is not limited to this, A test apparatus can test many apparatuses in the range which a test terminal allows.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 테스트될 반도체 칩내에 칩 선택 회로부 및, 내부 전원 회로부와 패드간을 선택적으로 연결시키는 스위치부를 설치한다. 아울러, 상기 테스트될 다수의 반도체 칩들은 동일 기능을 하는 반도체 패드들간 전기적으로 연결시킨다. 그리고 나서, 상기 테스트 블록은 테스트될 반도체 칩에 칩 선택 신호를 인가하고, 상기 칩 선택 신호에 의해 상기 스위치부들이 닫히게 되어, 해당 반도체 칩의 전기적 신호들이 패드를 거쳐 테스트 블록에 제공된다. As described in detail above, according to the present invention, a chip select circuit portion and a switch portion for selectively connecting an internal power supply circuit portion and a pad are provided in a semiconductor chip to be tested. In addition, the plurality of semiconductor chips to be tested are electrically connected between semiconductor pads having the same function. Then, the test block applies a chip select signal to the semiconductor chip to be tested, and the switch units are closed by the chip select signal, and electrical signals of the semiconductor chip are provided to the test block through the pad.

이와 같은 본 실시예의 테스트 시스템은, 테스트 블록의 테스트 단자의 수를 크게 줄일 수 있으므로, 기존의 신호 전달 패드와 연결되었던 단자를 다른 반도체 칩의 칩 선택 패드로서 이용할 수 있어, 더 많은 수의 테스트를 동시에 진행할 수 있다. Since the test system of the present embodiment can greatly reduce the number of test terminals of the test block, the terminals connected with the existing signal transfer pads can be used as chip select pads of other semiconductor chips, thereby allowing a greater number of tests. You can proceed at the same time.

이에 따라, 테스트 효율이 크게 증대된다. As a result, the test efficiency is greatly increased.

Claims (8)

칩 선택 패드 및 복수의 신호 전달 패드를 구비한 반도체 칩;A semiconductor chip having a chip select pad and a plurality of signal transfer pads; 상기 반도체 칩에 내장되고, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부;A chip select circuit unit embedded in the semiconductor chip and electrically connected to the chip select pad; 상기 복수의 신호 전달 패드에 대응되며, 상기 각 신호 전달 패드에 소정의 전압을 제공하는 내부 회로부; 및An internal circuit part corresponding to the plurality of signal transmission pads and providing a predetermined voltage to each signal transmission pad; And 상기 내부 회로부와 상기 신호 전달 패드 사이 각각에 연결되어, 상기 칩 선택 회로부의 구동시 상기 내부 회로부와 상기 신호 전달 패드간을 전기적으로 연결하는 스위치부를 포함하는 피시험 장치. And a switch unit connected between each of the internal circuit unit and the signal transfer pad to electrically connect the internal circuit unit and the signal transfer pad when the chip select circuit unit is driven. 제 1 항에 있어서, 상기 칩 선택 패드 및 상기 복수의 신호 전달 패드는 반도체 칩의 가장자리에 배치되는 피시험 장치. The device under test of claim 1, wherein the chip select pad and the plurality of signal transfer pads are disposed at an edge of a semiconductor chip. 제 1 항에 있어서, 상기 내부 회로부로부터 제공되는 전압은 전원 전압인 피시험 장치. The device under test according to claim 1, wherein the voltage provided from the internal circuit portion is a power supply voltage. 칩 선택 패드와 복수의 신호 전달 패드를 구비한 반도체 칩, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부, 상기 복수의 신호 전달 패드에 소정 전압을 제공하는 내부 회로부, 및 상기 칩 선택 회로부의 구동에 따라 상기 신호 전달 패드와 내부 회로부간을 전기적으로 연결시키는 스위치부를 포함하는 복수의 피시험 장치; 및A semiconductor chip having a chip select pad and a plurality of signal transfer pads, a chip select circuit unit electrically connected to the chip select pad, an internal circuit unit providing a predetermined voltage to the plurality of signal transfer pads, and the chip select circuit unit A plurality of apparatus under test including a switch unit electrically connecting the signal transfer pad and the internal circuit unit to each other; And 상기 피시험 장치의 신호 전달 패드에서 제공되는 전압을 테스트 단자에 의해 검출하여, 피시험 장치의 오류를 판별하는 테스트 블록을 포함하며,A test block for detecting an error of the device under test by detecting a voltage provided from the signal transfer pad of the device under test by a test terminal, 상기 복수의 반도체 칩들은 동일 기능을 하는 동일한 패드들이 연결단자에 의해 모두 연결되어 있고, The plurality of semiconductor chips are all connected to the same pad having the same function by the connection terminal, 상기 테스트 단자는 상기 연결단자들과 각각 연결되어, 복수의 피시험 장치의 동일 기능을 하는 신호 전달 패드들은 하나의 테스트 단자를 공유하는 테스트 시스템.And the test terminals are connected to the connection terminals, respectively, so that the signal transmission pads having the same function as the plurality of devices under test share one test terminal. 제 4 항에 있어서, 상기 테스트 블록은 상기 복수의 피시험 장치의 칩 선택 패드 각각에 순차적으로 선택 신호를 제공하는 순차 선택부를 더 포함하는 테스트 시스템.The test system of claim 4, wherein the test block further comprises a sequential selector configured to sequentially provide a selection signal to each of the chip select pads of the plurality of devices under test. 제 5 항에 있어서, 상기 테스트 블록의 피시험 장치의 내부 회로부에서 상기 신호 전달 패드에 제공되는 전압은 전원 전압인 테스트 시스템. 6. The test system of claim 5, wherein the voltage provided to the signal transfer pad in the internal circuitry of the device under test of the test block is a power supply voltage. 칩 선택 패드와 복수의 신호 전달 패드를 구비한 반도체 칩, 상기 칩 선택 패드와 전기적으로 연결되는 칩 선택 회로부, 상기 복수의 신호 전달 패드에 소정 전압을 제공하는 내부 회로부, 및 상기 칩 선택 회로부의 구동에 따라 상기 신호 전달 패드와 내부 회로부간을 전기적으로 연결시키는 스위치부를 포함하는 복수의 피시험 장치를 준비하는 단계;A semiconductor chip having a chip select pad and a plurality of signal transfer pads, a chip select circuit unit electrically connected to the chip select pad, an internal circuit unit providing a predetermined voltage to the plurality of signal transfer pads, and the chip select circuit unit Preparing a plurality of devices under test including a switch unit electrically connecting the signal transfer pad and the internal circuit unit to each other; 상기 각 피시험 장치의 동일 기능을 하는 신호 전달 패드간을 연결 단자에 의해 연결하는 단계;Connecting between signal transmission pads having the same function as each device under test by a connection terminal; 테스트 블록의 테스트 단자와 상기 각각의 연결단자를 연결시키는 단계;Connecting the test terminals of the test block and the respective connection terminals; 상기 테스트 블록으로부터 어느 하나의 피시험 장치에 칩 선택 신호를 제공하는 단계;Providing a chip select signal to any one device under test from the test block; 상기 칩 선택 신호가 제공된 피시험 장치를 테스트하는 단계를 포함하는 테스트 방법. Testing the device under test provided with the chip select signal. 제 7 항에 있어서, 상기 테스트 단계는,The method of claim 7, wherein the testing step, 상기 피시험 장치의 각 신호 전달 패드의 전압에 의해 내부 회로부의 오류를 판단하는 테스트 방법.And a test method for determining an error of an internal circuit part by the voltage of each signal transfer pad of the device under test.
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US11959959B2 (en) 2020-05-28 2024-04-16 Samsung Electronics Co., Ltd. Burn in board test device and system

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