KR20030094790A - Test tool of electrical die sorting apparatus for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A pogo pin test device of a semiconductor electrical die shorting(EDS) test device is provided to increase the production yield of the semiconductor device by improving the reliability of EDS test process since the test failure of the EDS test process is prevented in response to the failure of the pogo pin. CONSTITUTION: A pogo pin test device(20) of a semiconductor electrical die shorting(EDS) test device includes a copper foil(22), a board(21) and a micro chip(24). The copper foil(22) is formed on the board(21) with directly connecting with a plurality of pogo pins. The micro chip(24) is electrically connected to the copper foil(22).

Description

반도체 이디에스 테스트장치의 포고핀 테스트기구{Test tool of electrical die sorting apparatus for manufacturing semiconductor device}Test tool of electrical die sorting apparatus for manufacturing semiconductor device

본 발명은 반도체 이디에스 테스트장치의 포고핀 테스트기구에 관한 것으로서, 보다 상세하게는 포고핀의 정상 유무를 용이하게 테스트할 수 있는 반도체 이디에스 테스트장치의 포고핀 테스트기구에 관한 것이다.The present invention relates to a pogo pin test mechanism of a semiconductor ID test apparatus, and more particularly to a pogo pin test mechanism of a semiconductor ID test apparatus that can easily test the presence or absence of the normal pogo pin.

일반적으로 반도체소자는 웨이퍼 상에 사진, 식각, 확산, 이온주입, 화학기상증착 및 금속증착 등의 웨이퍼 가공공정을 선택적 및 반복적으로 수행함으로써 요구되는 패턴으로 이루어지는 복수의 칩으로 형성되고, 상기 웨이퍼 상에 형성된 이들 칩은 EDS(Electrical Die Sorting)공정에 의해서 칩의 패드부(Pad part)에 전기신호를 인가함으로써 칩의 정상 및 비정상 유무가 테스트 된다.In general, a semiconductor device is formed of a plurality of chips having a pattern required by selectively and repeatedly performing a wafer processing process such as photolithography, etching, diffusion, ion implantation, chemical vapor deposition, and metal deposition on a wafer. These chips formed in the chip are tested for normal and abnormal chips by applying an electrical signal to a pad part of the chip by an EDS (Electrical Die Sorting) process.

이와 같은 EDS공정의 목적은, 웨이퍼 상의 각 칩에 대한 불량 여부를 조기에 판단하여 구분토록 함으로써 불량 칩에 대한 조립과 그에 따른 패키징 비용 및 패키징 이후의 테스트 비용을 절감토록 하고, 불량의 원인을 파악하여 그에 대한 동일 공정의 문제를 조기에 조치할 수 있도록 하며, 불량 칩 중 수리 가능한 것에 대하여 재생할 수 있도록 하는데 있다.The purpose of the EDS process is to determine and determine whether each chip on the wafer is defective early, to reduce the assembly cost, packaging cost, and test cost after packaging, and to identify the cause of the defect. Therefore, the problem of the same process can be corrected early, and the defective chips can be repaired for repair.

이와 같은 EDS공정은 도1에 도시된 바와 같이 테스트 헤드(Test head : 10), 포고 모듈(Pogo module : 12) 및 포고핀(Pogo pin : 14)로 이루어지는 포고블록(Pogo block : 16)과 프로브카드(Probe card : 18)가 전기적으로 접촉된 상태의 EDS장치를 이용하여 웨이퍼(2) 상에 형성된 칩의 정상 유무가 테스트된다.The EDS process is a pogo block (16) and a probe comprising a test head (10), a pogo module (12) and a pogo pin (14) as shown in FIG. The presence or absence of a chip formed on the wafer 2 is tested using an EDS apparatus in which a probe card 18 is in electrical contact.

즉, 상기 테스트 헤드(10), 포고 모듈(12) 및 포고핀(14)으로 이루어지는 포고블록(16) 및 프로브카드(18)가 순차적으로 접촉된 상태에서 프로브카드(16)와 웨이퍼(2)를 접촉시켜 웨이퍼(2) 상에 형성된 패드부에 전기신호를 인가함으로써 칩의 정상 유무를 테스트하게 된다.That is, the probe card 16 and the wafer 2 in a state in which the pogo block 16 and the probe card 18 each consisting of the test head 10, the pogo module 12, and the pogo pins 14 are sequentially contacted. Is applied to the pad portion formed on the wafer 2 to test whether the chip is normal.

그런데, 종래의 EDS 테스트장치의 포고핀에 대한 테스트 기구가 구비되지 않음으로써 포고핀의 이상에 따라 EDS공정의 테스트 결과의 신뢰도가 떨어지는 문제점이 있었다.However, since the test mechanism for the pogo pin of the conventional EDS test apparatus is not provided, there is a problem that the reliability of the test result of the EDS process is lowered due to the abnormality of the pogo pin.

본 발명의 목적은, 포고핀에 대해서 테스트공정을 수행할 수 있는 반도체 이디에스 테스트장치의 포고핀 테스트기구를 제공하는 데 있다.It is an object of the present invention to provide a pogo pin test mechanism of a semiconductor ID test apparatus capable of performing a test process on pogo pins.

도1은 일반적인 반도체 이디에스 테스트장치를 설명하기 위한 단면 구성도이다.1 is a cross-sectional configuration diagram for explaining a general semiconductor ID test apparatus.

도2a, 2b는 본 발명의 일 실시예에 따른 반도체 이디에스 테스트장치의 포고핀 테스트기구를 설명하기 위한 사시도이다.2A and 2B are perspective views illustrating a pogo pin test mechanism of a semiconductor ID test apparatus according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

2 : 웨이퍼 10 : 테스트 헤드2: wafer 10: test head

12 : 포고 모듈 14 : 포고핀12: pogo module 14: pogo pin

16 : 포고블록 20 : 포고핀 테스트기구16: pogo block 20: pogo pin test apparatus

22 : 동박 24 : 마이크로 칩22: copper foil 24: microchip

26 : 핀홀26: pinhole

상기 목적을 달성하기 위한 본 발명에 따른 반도체 이디에스 테스트장치의 포고핀 테스트기구는, 포고핀과 직접 접촉하는 동박이 형성된 보드; 및Pogo pin test mechanism of the semiconductor DS test apparatus according to the present invention for achieving the above object, the board is formed of copper foil in direct contact with the pogo pin; And

상기 동박과 전기적으로 연결된 마이크로 칩;을 구비하여 이루어지는 것을 특징으로 한다.And a microchip electrically connected to the copper foil.

여기서, 상기 보드 상에 핀홀이 더 형성될 수 있다.Here, a pinhole may be further formed on the board.

이하, 첨부한 도면을 참고로 하여 본 발명의 구체적인 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도2a, 2b는 본 발명의 일 실시예에 따른 반도체 이디에스 테스트장치의 포고핀 테스트기구를 설명하기 위한 사시도이고, 도1과 동일한 부품은 동일 부호로써 표시한다.2A and 2B are perspective views illustrating a pogo pin test mechanism of a semiconductor ID test apparatus according to an exemplary embodiment of the present invention, and the same components as those in FIG. 1 are denoted by the same reference numerals.

본 발명에 따른 이디에스 테스트장치의 포고핀 테스트기구(20)는, 도2에 도시된 바와 같이 테스트 헤드(10), 포고 모듈(12) 및 포고핀(14)으로 이루어지는 포고블록(16)이 순차적으로 접촉한 상태의 포고핀(14)과 직접 접촉하는 복수의 동박(22)이 원판 형상의 보드(Board : 21) 상에 형성되어 있고, 상기 동박(22)과마이크로 칩(24)이 전기적으로 연결되어 있다.Pogo pin test mechanism 20 of the test device according to the present invention, as shown in Figure 2 is a pogo block 16 consisting of a test head 10, a pogo module 12 and a pogo pin 14 A plurality of copper foils 22 in direct contact with the pogo pins 14 in sequential contact state are formed on a disc-shaped board 21, and the copper foils 22 and the microchip 24 are electrically connected. Is connected.

즉, 상기 동박(22)은 복수의 포고핀(14)과 개별적으로 접촉할 수 있도록 포고핀(14)과 대응하는 위치에 복수개 형성되어 있고, 상기 동박(22)은 보드(21) 내부에서 마이크로 칩(24)과 전기적으로 연결되어 있다.That is, the copper foil 22 is formed in plural in a position corresponding to the pogo pin 14 so as to be able to individually contact the plurality of pogo pin 14, the copper foil 22 is a micro It is electrically connected to the chip 24.

그리고, 상기 보드(21)의 일측부 및 타측부에는 포고핀(14)의 체결용 핀을 수용하는 핀홀(Pin hole : 26a, 26b)이 각각 형성되어 있다.In addition, pin holes 26a and 26b for accommodating the fastening pins of the pogo pins 14 are formed at one side and the other side of the board 21, respectively.

따라서, 일련의 EDS공정을 진행한 후, 본 발명에 따른 포고핀 테스트기구(20)를 포고핀(14)과 접촉 결합시킨다.Therefore, after a series of EDS processes, the pogo pin test mechanism 20 according to the present invention is brought into contact with the pogo pin 14.

이때, 상기 포고핀 테스트기구(20)와 포고핀(14)의 결합은 포고핀(14)과 함께 구비된 체결용 핀을 핀홀(26a, 26b)에 삽입한 후, 인서트링(Insert ring) 등의 고정수단을 이용하여 서로 결합 고정함으로써 이루어지고, 상기 포고핀 테스트기구(20)와 포고핀(14)의 결합에 의해서 포고핀(14)과 보드(21) 상에 형성된 동박(22)은 접촉하게 된다.At this time, the coupling of the pogo pin test mechanism 20 and the pogo pin 14 is inserted into the pin holes (26a, 26b) provided with the pogo pin 14, the insert ring (Insert ring), etc. It is made by fixing to each other using a fixing means of, the copper foil 22 formed on the pogo pin 14 and the board 21 by the coupling of the pogo pin test mechanism 20 and the pogo pin 14 is in contact Done.

그리고, EDS장치가 테스트 헤드(10), 포고 모듈(12) 및 포고핀(14)에 일련의 전기신호를 인가하게 되면, 상기 전기신호는 포고핀(14)을 통해서 보드(21) 상에 형성된 동박(22)을 통해서 마이크로 칩(24)에 전달되어 포고핀(14)의 정상유무를 분석하게 된다.When the EDS device applies a series of electrical signals to the test head 10, the pogo module 12, and the pogo pins 14, the electrical signals are formed on the board 21 through the pogo pins 14. The copper foil 22 is transferred to the microchip 24 to analyze whether the pogo pin 14 is normal.

이때, 특정 포고핀(14)에 불량이 존재한다면, 상기 전기신호가 마이크로 칩(24)으로 전달되지 않거나 또는 이상 전기신호가 전달됨으로써 특정 포고핀(14)에 대한 불량이 분석된다.At this time, if a defect is present in the specific pogo pin 14, the electrical signal is not transmitted to the microchip 24 or the abnormal electrical signal is transmitted, the failure for the particular pogo pin 14 is analyzed.

특히, 본 발명에 따른 포고핀 테스트기구(20)는, 전술한 바와 같은 원리에 의해서 포고핀(14) 상부에 위치하는 테스트 헤드(10) 및 포고 모듈(12) 등에 대해서도 정상유무를 분석할 수 있다.In particular, the pogo pin test apparatus 20 according to the present invention, based on the principle described above can also analyze the presence or absence of the test head 10 and the pogo module 12 and the like located above the pogo pin 14. have.

본 발명에 의하면, 포고핀에 대해서 테스트공정을 수행함으로써 포고핀의 불량에 따라 EDS테스트 공정의 테스트 불량이 발생하는 것을 방지할 수 있으므로 EDS테스트 공정의 신뢰도를 향상시켜 반도체소자의 생산 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, it is possible to prevent the test failure of the EDS test process according to the defect of the pogo pin by performing the test process for the pogo pin to improve the reliability of the EDS test process to improve the production yield of semiconductor devices It can be effective.

이상에서는 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical spirit of the present invention, and such modifications and modifications belong to the appended claims.

Claims (3)

포고핀과 직접 접촉하는 동박이 형성된 보드; 및A board having copper foil in direct contact with the pogo pin; And 상기 동박과 전기적으로 연결된 마이크로 칩;A microchip electrically connected to the copper foil; 을 구비하여 이루어지는 것을 특징으로 하는 반도체 이디에스 테스트장치의 포고핀 테스트기구.Pogo pin test mechanism of the semiconductor ID test apparatus characterized in that comprises a. 제 1 항에 있어서, 상기 보드 상에 핀홀이 형성된 것을 특징으로 하는 반도체 이디에스 테스트장치의 포고핀 테스트기구.The pogo pin test mechanism of claim 1, wherein a pinhole is formed on the board. 제 1 항에 있어서, 상기 보드는 원반형상으로 이루어지는 것을 특징으로 하는 반도체 이디에스 테스트장치의 포고핀 테스트기구.2. The pogo pin test mechanism of claim 1, wherein the board has a disk shape.
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