KR20080061286A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
KR20080061286A
KR20080061286A KR1020070133485A KR20070133485A KR20080061286A KR 20080061286 A KR20080061286 A KR 20080061286A KR 1020070133485 A KR1020070133485 A KR 1020070133485A KR 20070133485 A KR20070133485 A KR 20070133485A KR 20080061286 A KR20080061286 A KR 20080061286A
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
gas
single crystal
manufacturing
Prior art date
Application number
KR1020070133485A
Other languages
Korean (ko)
Inventor
운류 오가와
Original Assignee
가부시키가이샤 히다치 고쿠사이 덴키
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 고쿠사이 덴키 filed Critical 가부시키가이샤 히다치 고쿠사이 덴키
Publication of KR20080061286A publication Critical patent/KR20080061286A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

A method for fabricating a semiconductor device is provided to easily fabricate a semiconductor device with high current driving capability and a high dielectric constant by forming a silicon nitride layer from a single crystalline silicon layer. An amorphous silicon layer is formed on a silicon oxide layer(104). A single crystalline silicon layer(107) is formed on the amorphous silicon layer. The single crystalline silicon layer can be nitridized to form a silicon nitride layer(105). The process for forming the silicon nitride layer can include the following steps. The single crystalline silicon layer is nitridized to form a silicon nitride layer. The silicon nitride layer is annealed.

Description

반도체 장치의 제조 방법{Manufacturing Method of Semiconductor Device}Manufacturing Method of Semiconductor Device

본 발명은, 실리콘 산화막과 실리콘 질화막의 적층막을 만드는 반도체 장치의 제조 방법에 관한 것으로서, 특히 논리회로(logic), DRAM, 불휘발성 메모리 등의 게이트 절연막의 형성 기술에 적합한 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for forming a laminated film of a silicon oxide film and a silicon nitride film, and more particularly, to a technique suitable for forming a gate insulating film such as logic, DRAM, and nonvolatile memory.

종래, 불휘발성 메모리(예를 들면, flash memory)의 게이트(gate) 절연막은, 예를 들면, 실리콘 산화막과 실리콘 질화막의 적층막을 가지고 있다. 그 적층막의 제조 방법은, 실리콘 기판의 표면에 실리콘 산화막을 형성하고 나서, 그 실리콘 산화막을 질소 플라즈마에서 질화하여 실리콘 질화막을 형성하는 것이다(일본특허공개번호 2004－47950호 공보 ; 특허 문헌 1).Conventionally, the gate insulating film of a nonvolatile memory (for example, flash memory) has a laminated film of a silicon oxide film and a silicon nitride film, for example. In the method of manufacturing the laminated film, a silicon oxide film is formed on the surface of the silicon substrate, and the silicon oxide film is nitrided in nitrogen plasma to form a silicon nitride film (Japanese Patent Laid-Open No. 2004-47950; Patent Document 1).

이와 같이, 종래에는, 실리콘 산화막을 형성하고 나서 질소 플라즈마로 실리콘 산화막을 질화하는 방법을 사용하여 게이트 절연막의 유전율을 높이고 있다. 또 게이트 절연막의 물리적인 막두께를 두껍게 함으로써 막의 리크(leak) 전류의 감소 및 디바이스(device)의 신뢰성을 개선하고 있다.As described above, conventionally, the dielectric constant of the gate insulating film is increased by using a method of nitriding the silicon oxide film with nitrogen plasma after forming the silicon oxide film. In addition, by increasing the physical film thickness of the gate insulating film, it is possible to reduce the leakage current of the film and to improve the reliability of the device.

그러나 상술한 실리콘 산화막을 질화하여 실리콘 질화막을 형성하는 종래 기술에서는 다음과 같은 문제가 있었다.However, in the prior art in which the silicon oxide film is nitrided to form the silicon nitride film, the following problems exist.

게이트 절연막의 용량을 올리기 위하여는 실리콘 산화막을 얇게 할 필요가 있으나, 실리콘 산화막을 얇게 하면, 실리콘과 실리콘 산화막의 계면까지 확산하는 질소의 양이 증가하기 때문에, 계면층에 흐르는 하전 입자의 전류 구동력이 감소한다는 문제가 있었다.In order to increase the capacity of the gate insulating film, it is necessary to thin the silicon oxide film. However, when the silicon oxide film is thinned, the amount of nitrogen diffused to the interface between the silicon and the silicon oxide film increases, so that the current driving force of the charged particles flowing in the interface layer is increased. There was a problem of decreasing.

또한, 실리콘 산화막을 질화하면 산질화() 실리콘막이 형성되기 때문에, 질화막 중의 질소 농도가 낮아져, 게이트 절연막의 유전율은 기대한 만큼 큰 값을 얻을 수 없다는 문제도 있었다.In addition, since the oxynitride () silicon film is formed when the silicon oxide film is nitrided, there is a problem that the nitrogen concentration in the nitride film is lowered, so that the dielectric constant of the gate insulating film cannot be obtained as large as expected.

본 발명의 과제는, 전류 구동력이 크고 유전율이 큰 반도체 장치를 용이하게 제조할 수 있는 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a manufacturing method that can easily manufacture a semiconductor device having a large current driving force and a large dielectric constant.

상기 문제점을 해결하기 위하여, 본 발명의 한 형태에 의하면, 실리콘 산화막 위에 비정질 실리콘막을 형성하는 공정과, 상기 비정질 실리콘막을 아닐하여 단결정 실리콘막을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.In order to solve the above problems, according to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a step of forming an amorphous silicon film on a silicon oxide film and a step of forming a single crystal silicon film other than the amorphous silicon film.

본 발명에 따르면, 단결정 실리콘막으로부터 실리콘 질화막을 형성하면, 실리콘 산화막으로부터 실리콘 질화막을 형성하는 경우에 비해, 전류 구동력이 크고 유전율의 큰 반도체 장치를 용이하게 제조할 수 있다.According to the present invention, when a silicon nitride film is formed from a single crystal silicon film, a semiconductor device having a large current driving force and a large dielectric constant can be easily manufactured as compared with the case of forming a silicon nitride film from a silicon oxide film.

이하에 본 발명인 반도체 장치의 제조 방법의 한 공정으로서, 웨이퍼(wafer) 상에 실리콘 질화막을 형성하는 하나의 실시 형태의 방법에 대하여 설명한다. 실리콘 질화막을 형성하는 방법은, 비정질 실리콘막 및 단결정 실리콘막을 형성하는 제1 공정과, 실리콘 질화막을 형성하는 제2 공정을 포함한다.Hereinafter, as one step of the method for manufacturing a semiconductor device of the present invention, a method of one embodiment of forming a silicon nitride film on a wafer will be described. The method for forming a silicon nitride film includes a first step of forming an amorphous silicon film and a single crystal silicon film, and a second step of forming a silicon nitride film.

먼저, 제1 공정에 있어서의 비정질 실리콘막 및 단결정 실리콘막을 형성하는 장치에 대하여, 도 5를 이용하여 설명한다. 도 5는 핫월(hot wall)형 감압 종형 장치의 반응로 구조이다.First, the apparatus for forming the amorphous silicon film and the single crystal silicon film in the first step will be described with reference to FIG. 5. 5 is a reactor structure of a hot wall type vacuum decompression device.

4개의 존(zone) U, CU, CL 및 L로 나누어진 히터(306)로 구성된 핫월 내측에, 반응로(300)의 외통(外筒)인 석영제의 아우터 튜브(301) 및 아우터 튜브(301) 내부의 이너 튜브(302)가 설치되어 있다.An outer tube 301 and an outer tube made of quartz, which are outer cylinders of the reactor 300, inside a hotwall composed of heaters 306 divided into four zones U, CU, CL, and L ( The inner tube 302 inside the 301 is provided.

아우터 튜브(301) 및 이너 튜브(302)의 하단 개구(開口)는 스테인리스제의 씰캡(seal cap)(316)으로 밀폐되고 있다. 이 씰캡(316)에는, 복수의 노즐로 구성되는 가스 공급관이 관통하도록 설치되어 있다. 가스 공급관은, 모노실란(monosilane) 등의 가스를 공급하는 노즐(312), 기타의 가스를 공급하는 노즐(313) 및 3염화 붕소 가스를 공급하는 노즐(314)로 구성된다. 이들 노즐(312), (313), (314)에 의하여, 처리용 가스가 이너 튜브(302) 내에 공급되도록 되어 있다. 한편, 3염화 붕소 가스는, 예를 들면 DRAM의 게이트 전극에 도전성을 갖도록 하기 위한 붕소 도프(dope)를 위해 공급된다. 또한, 노즐(312)은, 길이가 다른 복 수 본의 노즐부로 구성되어 있고, 보트(317)의 웨이퍼 배열 영역(222) 방향의 도중에서도 모노실란 등의 가스를 공급하기 때문에, 도중 공급 노즐이라고도 불린다.Lower openings of the outer tube 301 and the inner tube 302 are sealed with a seal cap 316 made of stainless steel. This seal cap 316 is provided so that the gas supply pipe which consists of a some nozzle may penetrate. The gas supply pipe is composed of a nozzle 312 for supplying gas such as monosilane, a nozzle 313 for supplying other gas, and a nozzle 314 for supplying boron trichloride gas. By these nozzles 312, 313, and 314, the processing gas is supplied into the inner tube 302. On the other hand, the boron trichloride gas is supplied for the boron dope to make the gate electrode of the DRAM conductive, for example. In addition, since the nozzle 312 is comprised by the nozzle part of multiple bones from which length differs, and supplies gas, such as monosilane, also in the middle of the boat arrangement area 222 direction of the boat 317, it is also called intermediate supply nozzle. It is called.

이러한 가스 노즐(312), (313), (314)은, 각각 매스 플로우 컨트롤러(MFC)(322), (323), (324)에 연결되어 있고, 공급하는 가스의 유량을 소정의 양으로 제어할 수 있도록 구성되어 있다. 한편, 복수 본의 노즐부로 구성되는 노즐(312)의 MFC(322)는, 도 5에서는 편의상 공통으로 1개가 설치되고 있는 것처럼 기재되어 있으나, 실제로는 복수 본의 노즐부마다 설치되어 있다.These gas nozzles 312, 313, and 314 are connected to the mass flow controllers (MFCs) 322, 323, and 324, respectively, and control the flow rate of the gas to be supplied to a predetermined amount. It is configured to do so. On the other hand, although one MFC 322 of the nozzle 312 comprised by the nozzle part of two bones is described in FIG. 5 as one common thing for convenience, it is actually provided for every nozzle part of two bones.

또한, 아우터 튜브(301) 및 이너 튜브(302)의 사이 형성되는 원통상 공간(318)은 배기관(319)에 접속되어 있다. 배기관(319)은 매커니컬 부스터 펌프(307) 및 드라이 펌프(308)에 접속되어 있고, 아우터 튜브(301)와 이너 튜브(302)의 사이 원통상 공간(318)을 흐르는 가스를 배출하도록 구성된다. 또한, 배기관(319)은 매커니컬 부스터 펌프(307)의 상류측에서 분기되고, 이 분기 배기관(320)은 자동 압력 제어기(326)를 개재하여 N2밸러스트원(327)에 접속되어 있다. 이 자동 압력 제어기(326)는, 예를 들면 APC, N2밸러스트용 밸브를 구비하고, 아우터 튜브(301) 내를 소정의 압력인 감압 분위기로 하도록, 배기관(319) 내의 압력을 압력계(315)에 의하여 검출하고, 컨트롤러 제어부(332)는 그 검출치에 따라 자동 압력 제어기(326)를 제어하도록 구성되어 있다.In addition, the cylindrical space 318 formed between the outer tube 301 and the inner tube 302 is connected to the exhaust pipe 319. The exhaust pipe 319 is connected to the mechanical booster pump 307 and the dry pump 308 and is configured to discharge gas flowing through the cylindrical space 318 between the outer tube 301 and the inner tube 302. do. Further, the exhaust pipe 319 is branched upstream of the mechanical booster pump 307, and this branch exhaust pipe 320 is connected to the N 2 ballast source 327 via the automatic pressure controller 326. The automatic pressure controller 326 includes, for example, APC and N 2 ballast valves, and adjusts the pressure in the exhaust pipe 319 to the pressure gauge 315 so that the inside of the outer tube 301 is a predetermined pressure. Is detected, and the controller control unit 332 is configured to control the automatic pressure controller 326 according to the detected value.

또한, 복수 매의 웨이퍼(200)가 장전된 석영제 보트(317)는, 이너 튜브(302) 내에 설치되어 있다. 보트(317)의 하부에 장전되는 단열판(305)은 보트(317)와 장 치 하부 사이를 단열하기 위한 것이다. 이 보트(317)는 씰캡(316)으로부터 기밀하게 삽입된 회전축(321)에 의하여 지지되고 있다. 회전축(321)은, 보트(317) 및 보트(317) 상에 보지되어 있는 웨이퍼(200)를 회전시키도록 구성되고, 보트(317)를 소정의 스피드로 회전시키도록, 회전 기구(329)에 의하여 제어하도록 되어 있다. 또한, 보트(317)는 보트 엘리베이터(331)에 의하여 승강 자재하게 제어하도록 되어 있다.In addition, the quartz boat 317 in which the plurality of wafers 200 are loaded is provided in the inner tube 302. The insulation plate 305 loaded in the lower part of the boat 317 is for insulating between the boat 317 and the lower part of the device. The boat 317 is supported by the rotation shaft 321 which is hermetically inserted from the seal cap 316. The rotating shaft 321 is configured to rotate the boat 317 and the wafer 200 held on the boat 317, and to the rotating mechanism 329 to rotate the boat 317 at a predetermined speed. Control by means of. In addition, the boat 317 is controlled to lift and lower by the boat elevator 331.

한편, 각 구성은, 제어부(330)에 의하여 제어되고 있다.In addition, each structure is controlled by the control part 330. FIG.

상술한 종형 장치를 사용하여, 제1 공정에 있어서의 비정질 실리콘막 및 단결정 실리콘막을 형성한다.By using the above-described vertical device, the amorphous silicon film and the single crystal silicon film in the first step are formed.

먼저, 보트 엘리베이터(331)에 의하여 보트(317)를 하강시킨다. 보트(317)에 실리콘 산화막을 형성한 복수 매의 실리콘 웨이퍼(200)를 장전하여 보지한다. 뒤이어, 히터(306)에 의하여 반응로(300) 내를 가열하면서, 반응로(300) 내의 온도를 소정의 처리 온도로 한다.First, the boat 317 is lowered by the boat elevator 331. A plurality of silicon wafers 200 having a silicon oxide film formed on the boat 317 are loaded and held. Subsequently, while heating the inside of the reactor 300 by the heater 306, the temperature in the reactor 300 is set to a predetermined processing temperature.

MFC(322)에 의하여 유량 제어된 불활성 가스를 노즐(312)에서부터 반응로(300) 내에 공급하여, 미리 반응로(300) 내를 불활성 가스로 충전하여 둔다. 보트 엘리베이터(331)에 의하여, 보트(317)를 상승시켜 반응로(300) 내로 옮기고, 씰캡(316)에 의하여 노구(爐口)를 기밀하게 폐색한다. 반응로(300)의 내부 온도를 소정의 처리 온도로 유지한다. 이 때 히터(306)의 제어부(330)에 의한 가열 제어에 의해 형성되는 반응로(300) 내의 온도 구배()는, 플랫(flat) 즉 제로(zero)로 한다. 온도 구배를 제로로 하는 것은, 온도에 대하여 영향이 있는 웨이퍼(200)의 막 질이나 막두께를 균일하게 하기 위함이다.The inert gas controlled by the MFC 322 is supplied into the reactor 300 from the nozzle 312, and the inside of the reactor 300 is filled with the inert gas in advance. The boat elevator 331 raises the boat 317 and moves it into the reactor 300, and seals the furnace port airtightly with the seal cap 316. The internal temperature of the reactor 300 is maintained at a predetermined processing temperature. At this time, the temperature gradient in the reaction furnace 300 formed by the heating control by the control unit 330 of the heater 306 is flat, that is, zero. The temperature gradient is zero to make the film quality and film thickness of the wafer 200 influenced by temperature uniform.

반응로(300) 내를 소정의 진공 상태까지 배기한 후, 회전축(321), 회전 기구(329)에 의하여, 보트(317) 및 보트(317) 상에 보지되어 있는 복수의 웨이퍼(200)를 회전시킨다. 동시에 노즐(312)로부터, MFC(322)에 의하여 유량 제어된 모노실란 등의 성막 가스를 반응로(300) 내에 공급한다. 공급된 가스는, 반응로(300) 내를 상승하여, 웨이퍼 배열 영역(222)에 배치된 복수의 웨이퍼(200)에 대하여 공급된다. 감압 CVD 처리 중의 반응로(300) 내는, 배기관(319)을 개재하여 배기되고, 소정의 진공이 되도록 자동 압력 제어기(326)에 의하여 압력이 제어되고, 소정 시간 감압 처리, 즉 비정질 실리콘막의 성막 공정을 실행한다.After exhausting the inside of the reactor 300 to a predetermined vacuum state, the plurality of wafers 200 held on the boat 317 and the boat 317 are rotated by the rotating shaft 321 and the rotating mechanism 329. Rotate At the same time, the deposition gas such as monosilane, which is flow rate controlled by the MFC 322, is supplied from the nozzle 312 into the reactor 300. The supplied gas rises in the reactor 300 and is supplied to the plurality of wafers 200 arranged in the wafer arrangement region 222. In the reactor 300 during the reduced pressure CVD process, the exhaust gas is exhausted through the exhaust pipe 319, and the pressure is controlled by the automatic pressure controller 326 so as to become a predetermined vacuum, and the pressure reduction process for a predetermined time, that is, the deposition process of the amorphous silicon film Run

상기 비정질 실리콘 성막 공정 후, 노즐(314)로부터 MFC(324)에 의하여 유량 제어된 3염화 붕소 가스를 반응로(300) 내에 공급하면, 비정질 실리콘막의 전면에 붕소를 포함한 도프드 비정질 실리콘(doped amorphous silicon)막을 형성할 수 있다.After the amorphous silicon film formation process, when boron trichloride gas flow rate controlled by the MFC 324 is supplied into the reactor 300 from the nozzle 314, doped amorphous silicon containing boron on the entire surface of the amorphous silicon film silicon) film can be formed.

이와 같이 하여 도프드 비정질 실리콘막의 형성이 종료한 후, 그대로 반응로 내에서 비정질 실리콘막을 아닐하여 단결정 실리콘막을 형성한다.After the formation of the doped amorphous silicon film is completed in this manner, a single crystal silicon film is formed in the reaction furnace without being an amorphous silicon film.

단결정 실리콘막 형성 후, 반응로(300) 내의 가스를 불활성 가스로 치환함과 동시에, 압력을 상압(常壓)으로 하고, 그 후, 보트 엘리베이터(331)에 의하여 보트(317)를 하강시켜, 보트(317) 및 처리가 완료된 웨이퍼(200)를 반응로(300)로부터 꺼낸다. 반응로(300)로부터 꺼낸 보트(317) 상의 처리 완료된 웨이퍼(200)는, 다음의 제2 공정을 실시하는 장치에 반송한다.After the formation of the single crystal silicon film, the gas in the reaction furnace 300 is replaced with an inert gas, and the pressure is normal pressure. Then, the boat 317 is lowered by the boat elevator 331, The boat 317 and the processed wafer 200 are taken out of the reactor 300. The processed wafer 200 on the boat 317 taken out from the reactor 300 is conveyed to the apparatus which performs the next 2nd process.

다음에, 본 발명의 제2 공정인 질화 공정을 실시하는 장치에 대하여 설명한다.Next, the apparatus which performs the nitriding process which is the 2nd process of this invention is demonstrated.

본 발명의 플라즈마 처리로는, 전계와 자계에 의하여 고밀도 플라즈마를 생성할 수 있는 변형 마그네트론형 플라즈마원(modified magnetron typed plasma source)을 사용하여 웨이퍼 등의 기판을 플라즈마 처리하는 기판 처리로(이하, MMT 장치라고 칭한다)이다. 이 MMT 장치는, 기밀성을 확보한 처리실에 기판을 설치하고, 샤워 헤드(shower head)를 개재하여 반응 가스를 처리실에 도입하고, 처리실을 어느 일정한 압력으로 유지하고, 방전용 전극에 고주파 전력을 공급하여 전계를 형성함과 동시에 자계를 형성하여, 마그네트론 방전을 일으킨다. 방전용 전극으로부터 방출된 전자가 드리프트(drift)하면서 사이클로이드(cycloid) 운동을 계속하여 주회(周回)함으로써 긴 수명이 되어 전리 생성율을 높임으로써 고밀도 플라즈마를 생성할 수 있다. 이와 같이 반응 가스를 여기 분해시켜 기판 표면을 산화 또는 질화 등의 확산 처리, 또는 기판 표면에 박막을 형성하거나, 또는 기판 표면을 에칭(etching)하는 등, 기판에 대한 각종의 플라즈마 처리를 할 수 있다.In the plasma treatment of the present invention, a substrate treatment in which a substrate such as a wafer is plasma treated using a modified magnetron type plasma source capable of generating high density plasma by an electric field and a magnetic field (hereinafter referred to as MMT). Device). This MMT apparatus installs a substrate in a processing chamber which ensures airtightness, introduces a reaction gas into the processing chamber via a shower head, maintains the processing chamber at a constant pressure, and supplies high frequency power to the discharge electrode. By forming an electric field and forming a magnetic field at the same time, a magnetron discharge is caused. The electrons emitted from the discharging electrode drift continually circulate in the cycloid movement, thereby achieving a long life and increasing the ionization rate, thereby generating a high density plasma. As described above, various plasma treatments may be performed on the substrate by exciting the decomposition of the reaction gas to oxidize or nitride the substrate surface, form a thin film on the substrate surface, or etch the substrate surface. .

도 4에, 이와 같은 MMT 장치의 개략 구성도를 나타낸다. MMT 장치는, 처리 용기(203)를 가지며, 이 처리 용기(203)는, 제1 용기인 돔(dome)형의 상측 용기(210)와 제2 용기인 완형(碗型)의 하측 용기(211)에 의하여 형성되고, 상측 용기(210)는 하측 용기(211) 위에 덮여 있다. 상측 용기(210)는 산화알루미늄 또는 석영 등의 비금속 재료로 형성되어 있고, 하측 용기(211)는 알루미늄으로 형성되어 있다. 또한 후술하는 히터 일체형의 기판 보지구(기판 보지 수단)인 서셉터(217)는 질화알루미늄이나, 세라믹스 또는 석영 등의 비금속 재료로 구성함으로써, 처리 시에 막 속에 들어가는 금속 오염을 저감하고 있다.4, the schematic block diagram of such an MMT apparatus is shown. The MMT apparatus has a processing container 203, and the processing container 203 has a dome-type upper container 210 that is a first container and a lower container 211 that has a wagon shape that is a second container. The upper container 210 is covered by the lower container 211. The upper vessel 210 is made of a nonmetallic material such as aluminum oxide or quartz, and the lower vessel 211 is made of aluminum. The susceptor 217, which is a substrate holding tool (substrate holding means) of a heater-integrated type described later, is made of a nonmetallic material such as aluminum nitride, ceramics or quartz to reduce metal contamination in the film during processing.

샤워 헤드(236)는, 처리실(201)의 상부에 설치되고, 캡(cap) 모양의 개체(蓋體)(233)와 가스 도입구(234)와, 버퍼실(237)과, 개구(238)와, 차폐 플레이트(240)와, 가스 취출구(239)를 구비하고 있다. 버퍼실(237)은, 가스 도입구(234)로부터 도입된 가스를 분산하기 위한 분산 공간으로서 설치된다.The shower head 236 is provided above the processing chamber 201, and has a cap-shaped individual 233, a gas inlet 234, a buffer chamber 237, and an opening 238. ), A shielding plate 240, and a gas outlet 239. The buffer chamber 237 is provided as a dispersion space for dispersing the gas introduced from the gas inlet 234.

가스 도입구(234)에는, 가스를 공급하는 가스 공급관(232)이 접속되어 있고, 가스 공급관(232)은, 개폐변인 밸브(243a), 유량 제어기(유량 제어 수단)인 매스 플로우 컨트롤러(241)를 개재하여 도시 생략한 반응 가스(230)의 가스 봄베(gas bombe)에 연결되어 있다.A gas supply pipe 232 for supplying gas is connected to the gas inlet 234, and the gas supply pipe 232 is an open / close valve 243a and a mass flow controller 241 which is a flow controller (flow control means). It is connected to the gas bomb (gas bombe) of the reaction gas 230 not shown through the.

샤워 헤드(236)로부터 반응 가스(230)가 처리실(201)에 공급되고, 또한, 서셉터(217)의 주위로부터 처리실(201)의 바닥 방향에 기판 처리 후의 가스가 흐르도록, 하측 용기(211)의 측벽에 가스를 배기하는 가스 배기구(235)가 설치되어 있다. 가스 배기구(235)에는 가스를 배기하는 가스 배기관(231)이 접속되어 있고, 가스 배기관(231)은, 압력 조정기인 APC(242), 개폐변인 밸브(243b)를 개재하여 배기 장치인 진공 펌프(246)에 접속되어 있다.The lower container 211 is supplied with the reaction gas 230 from the shower head 236 to the processing chamber 201, and the gas after the substrate treatment flows from the circumference of the susceptor 217 to the bottom direction of the processing chamber 201. The gas exhaust port 235 which exhausts gas is provided in the side wall of the (). A gas exhaust pipe 231 for exhausting gas is connected to the gas exhaust port 235, and the gas exhaust pipe 231 is connected to a vacuum pump as an exhaust device via an APC 242 which is a pressure regulator and an open / close valve 243b ( 246).

공급되는 반응 가스(230)를 여기시키는 방전 기구(방전 수단)로서, 통상, 예를 들면 원통형으로 형성된 제1 전극인 원통상 전극(215)이 설치된다. 원통상 전극(215)은 처리 용기(203)[상측 용기(210)]의 외주에 설치되어 처리실(201) 내의 플라즈마 생성 영역(224)을 둘러싸고 있다. 원통상 전극(215)에는 임피던스 정합을 하는 정합기(272)를 개재하여 고주파 전력을 인가하는 고주파 전원(273)이 접속되어 있다.As a discharge mechanism (discharge means) which excites the supplied reaction gas 230, a cylindrical electrode 215 that is, for example, a first electrode formed in a cylindrical shape is usually provided. The cylindrical electrode 215 is provided on the outer periphery of the processing container 203 (upper container 210) and surrounds the plasma generating region 224 in the processing chamber 201. The cylindrical electrode 215 is connected to a high frequency power supply 273 for applying high frequency power via a matching unit 272 for impedance matching.

또한, 통상, 예를 들면 원통형으로 형성된 자계 형성 기구(자계 형성 수단)인 원통상 자석(216)은 원통상의 영구자석으로 되어 있다. 원통상 자석(216)은, 원통상 전극(215)의 바깥 표면의 상하 근방에 배치된다. 상하의 원통상 자석(216), (216)은, 처리실(201)의 반경 방향을 따라 양단[내주단(內周端)과 외주단(外周端)]에 자극을 가지며, 상하의 원통상 자석(216), (216)의 자극의 방향이 역방향으로 설정되어 있다. 따라서, 내주부의 자극끼리가 이극으로 되어 있고, 이에 의하여, 원통상 전극(215)의 내주면을 따라 원통축 방향으로 자력선을 형성하도록 되어 있다.In addition, the cylindrical magnet 216 which is a magnetic field formation mechanism (magnetic field formation means) formed, for example in cylindrical shape normally becomes a cylindrical permanent magnet. The cylindrical magnet 216 is disposed in the vertical vicinity of the outer surface of the cylindrical electrode 215. The upper and lower cylindrical magnets 216 and 216 have magnetic poles at both ends (inner circumferential end and outer circumferential end) along the radial direction of the processing chamber 201, and the upper and lower cylindrical magnets 216. ) And 216 are set in the reverse direction. Accordingly, the magnetic poles of the inner circumferential portions are bipolar, thereby forming magnetic lines of force along the inner circumferential surface of the cylindrical electrode 215 in the cylindrical axial direction.

처리실(201)의 저측(低側) 중앙에는, 기판인 웨이퍼(200)를 보지하기 위한 기판 보지구(기판 보지 수단)로서 서셉터(217)가 배치되고 있다. 서셉터(217)는, 예를 들면 질화알루미늄이나 세라믹스, 또는 석영 등의 비금속 재료로 형성되고, 내부에 가열 기구(가열 수단)로서 히터(도시 생략)가 일체적으로 매립되고 있으며, 웨이퍼(200)를 가열할 수 있게 되어 있다. 히터는 전력이 인가되어 웨이퍼(200)를 700 정도로까지 가열할 수 있게 되어 있다.In the center of the bottom side of the processing chamber 201, a susceptor 217 is disposed as a substrate holding tool (substrate holding means) for holding the wafer 200 as a substrate. The susceptor 217 is formed of a nonmetallic material such as aluminum nitride, ceramics, or quartz, for example, and a heater (not shown) is integrally embedded as a heating mechanism (heating means) in the wafer 200. ) Can be heated. The heater is applied with power to heat the wafer 200 to about 700 degrees.

또한, 서셉터(217)의 내부에는, 임피던스를 변화시키기 위한 전극인 제2 전극도 장비 되어 있으며, 이 제2 전극이 임피던스 가변 기구(274)를 개재하여 접지 되어 있다. 임피던스 가변 기구(274)는, 코일이나 가변 콘덴서로 구성되고, 코일의 패턴 수나 가변 콘덴서의 용량치를 제어함으로써, 상기 전극 및 서셉터(217)를 개 재하여 웨이퍼(200)의 전위를 제어할 수 있도록 되어 있다.Moreover, inside the susceptor 217, the 2nd electrode which is an electrode for changing an impedance is also equipped, and this 2nd electrode is grounded through the impedance variable mechanism 274. The impedance varying mechanism 274 is composed of a coil or a variable capacitor, and the potential of the wafer 200 can be controlled via the electrode and the susceptor 217 by controlling the number of coil patterns and the capacitance value of the variable capacitor. It is supposed to be.

웨이퍼(200)를 마그네트론형 플라즈마원에서의 마그네트론 방전에 의하여 처리하기 위한 처리로(202)는, 적어도 처리실(201), 처리 용기(203), 서셉터(217), 원통상 전극(215), 원통상 자석(216), 샤워 헤드(236) 및 배기구(235)로 구성되어 있고, 처리실(201)에서 웨이퍼(200)를 플라즈마 처리할 수 있도록 되어 있다.The processing furnace 202 for processing the wafer 200 by the magnetron discharge in the magnetron plasma source includes at least a processing chamber 201, a processing container 203, a susceptor 217, a cylindrical electrode 215, It consists of the cylindrical magnet 216, the shower head 236, and the exhaust port 235, and can perform the plasma process on the wafer 200 in the process chamber 201. FIG.

원통상 전극(215) 및 원통상 자석(216)의 주위에는, 이 원통상 전극(215) 및 원통상 자석(216)에서 형성되는 전계나 자계를 외부 환경이나 다른 처리로 등의 장치에 악영향을 미치지 않도록, 전계나 자계를 유효하게 차단하는 차단판(223)이 설치되어 있다.Around the cylindrical electrode 215 and the cylindrical magnet 216, the electric field or magnetic field formed by this cylindrical electrode 215 and the cylindrical magnet 216 adversely affects an apparatus, such as an external environment or another process. The blocking plate 223 which effectively cuts out an electric field or a magnetic field is provided so that it may not reach.

서셉터(217)는 하측 용기(211)와 절연 되고, 서셉터(217)를 승강시키는 서셉터 승강기구(승강 수단)(268)가 설치되어 있다. 또한, 서셉터(217)에는 관통공(217a)이 설치되고, 하측 용기(211) 저면에는 웨이퍼(200)를 돌상(突上)하기 위한 웨이퍼 돌상 핀(266)이 적어도 3개소에 설치되어 있다. 그리고, 서셉터 승강기구(268)에 의하여 서셉터(217)가 하강되었을 때에는 웨이퍼 돌상 핀(266)이 서셉터(217)와 비접촉인 상태에서 관통공(217a)을 관통하도록 하는 위치 관계가 되도록, 관통공(217a) 및 웨이퍼 돌상 핀(266)이 배치된다.The susceptor 217 is insulated from the lower container 211, and a susceptor elevating mechanism (elevating means) 268 that elevates the susceptor 217 is provided. In addition, through-holes 217a are provided in the susceptor 217, and at least three wafer protrusion pins 266 for protrusions on the wafers 200 are provided on the bottom surface of the lower container 211. . When the susceptor 217 is lowered by the susceptor elevating mechanism 268, the wafer protrusion pins 266 are in a positional relationship such that the wafer protrusion pins 266 pass through the through-hole 217a in a non-contact state with the susceptor 217. The through hole 217a and the wafer protrusion pin 266 are disposed.

또한, 하측 용기(211)의 측벽에는 칸막이가 되는 게이트 밸브(244)가 설치되어, 열려 있을 때에는 도시 생략한 반송 기구(반송 수단)에 의하여 처리실(201)에 대하여 웨이퍼(200)를 반입, 또는 반출할 수 있으며, 닫혀 있을 때에는 처리실(201)을 기밀하게 닫을 수 있다.In addition, the side wall of the lower container 211 is provided with a gate valve 244 which becomes a partition, and when it is open, the wafer 200 is carried in to the process chamber 201 by the conveyance mechanism (conveying means) which is not shown in figure, or The processing chamber 201 can be hermetically closed when it is closed and can be taken out.

또한, 제어부(제어 수단)로서의 컨트롤러(121)는 신호선(A)를 개재하여 APC(242), 밸브(243b), 진공 펌프(246)를, 신호선(B)를 개재하여 서셉터 승강기구(268)를, 신호선(C)을 개재하여 게이트 밸브(244)를, 신호선(D)을 개재하여 정합기(272), 고주파 전원(273)을, 신호선(E)을 개재하여 매스 플로우 컨트롤러(241), 밸브(243a)를, 또한 도시하지 않은 신호선을 개재하여 서셉터에 매입된 히터나 임피던스 가변 기구(274)를 각각 제어하도록 구성되어 있다.In addition, the controller 121 as a control unit (control means) receives the APC 242, the valve 243b, and the vacuum pump 246 via the signal line A, and the susceptor elevating mechanism 268 via the signal line B. ), The mass flow controller 241 via the gate valve 244 via the signal line C, the matcher 272 and the high frequency power supply 273 via the signal line D, and the signal line E. And the valve 243a and the heater and the impedance varying mechanism 274 embedded in the susceptor, respectively, via a signal line (not shown).

다음에 상기와 같은 구성의 처리로를 사용하여, 반도체 디바이스의 제조 공정의 한 공정으로서, 웨이퍼(200) 표면에 대하여, 또는 웨이퍼(200) 상에 형성된 하지(下地)막의 표면에 대하여 소정의 플라즈마 처리, 예를 들면 산화 처리 또는 질화 처리를 하는 방법에 대하여 설명한다. 한편, 이하의 설명에 있어서, 기판 처리 장치를 구성하는 각부의 동작은 컨트롤러(121)에 의하여 제어된다.Next, using a processing furnace having the above-described configuration, as a step in the manufacturing process of the semiconductor device, a predetermined plasma is applied to the surface of the wafer 200 or to the surface of the underlying film formed on the wafer 200. The treatment, for example, an oxidation treatment or a nitriding treatment will be described. In addition, in the following description, the operation | movement of each part which comprises a substrate processing apparatus is controlled by the controller 121. As shown in FIG.

웨이퍼(200)는 처리로(202)를 구성하는 처리실(201)의 외부로부터 웨이퍼를 반송하는 도시 생략한 반송 기구에 의하여 처리실(201)로 반입되고, 서셉터(217) 상에 반송된다. 이 반송 동작의 상세는 다음과 같다. 서셉터(217)가 기판 반송 위치까지 하강하고, 웨이퍼 돌상 핀(266)의 선단이 서셉터(217)의 관통공(217a)을 통과한다. 이 때 서셉터(217) 표면보다 소정의 높이만큼 돌상 핀(266)이 돌출된 상태가 된다. 다음에, 하측 용기(211)에 설치된 게이트 밸브(244)가 열리고, 도시 생략한 반송 기구에 의하여 웨이퍼(200)를 웨이퍼 돌상 핀(266)의 선단에 재치한다. 반송 기구가 처리실(201) 밖으로 퇴피하면, 게이트 밸브(244)가 닫혀 진다. 서셉터(217)가 서셉터 승강기구(268)에 의하여 상승하면, 서셉터(217) 상면에 웨이 퍼(200)를 재치할 수 있고, 또한 웨이퍼(200)를 처리하는 위치까지 상승한다.The wafer 200 is carried into the processing chamber 201 by a conveyance mechanism (not shown) which conveys the wafer from the outside of the processing chamber 201 constituting the processing passage 202, and is conveyed onto the susceptor 217. The detail of this conveyance operation | movement is as follows. The susceptor 217 descends to the substrate transfer position, and the tip of the wafer protrusion pin 266 passes through the through hole 217a of the susceptor 217. At this time, the protrusion pins 266 protrude from the surface of the susceptor 217 by a predetermined height. Next, the gate valve 244 provided in the lower container 211 is opened, and the wafer 200 is placed on the tip of the wafer protrusion pin 266 by a transfer mechanism not shown. When the conveyance mechanism is retracted out of the processing chamber 201, the gate valve 244 is closed. When the susceptor 217 rises by the susceptor elevating mechanism 268, the wafer 200 can be placed on the upper surface of the susceptor 217, and ascends to the position where the wafer 200 is processed.

서셉터(217)에 매립된 히터는 미리 가열되어 있고, 반입된 웨이퍼(200)를 실온으로부터 700의 범위 내, 소정의 웨이퍼 처리 온도로 가열한다. 진공 펌프(246) 및 APC(242)를 사용하여 처리실(201)의 압력을 0.1로부터 100Pa의 범위 내에서, 소정의 압력으로 유지한다.The heater embedded in the susceptor 217 is heated beforehand, and the loaded wafer 200 is heated to a predetermined wafer processing temperature within a range of 700 from room temperature. The vacuum pump 246 and the APC 242 are used to maintain the pressure in the processing chamber 201 at a predetermined pressure within the range of 0.1 to 100 Pa.

웨이퍼(200)의 온도가 처리 온도에 도달하여 안정화하면, 가스 도입구(234)로부터 차폐 플레이트(240)의 가스 취출구(239)를 개재하여, 반응 가스, 예를 들면 산소 (O2)또는 질소 (N2)를 처리실(201)에 배치되어 있는 웨이퍼(200)의 상면(처리면)을 향해 도입한다. 이 때의 가스 유량은 10에서 5000sccm의 범위 내에서, 소정의 유량으로 한다. 동시에 원통상 전극(215)에 고주파 전원(273)으로부터 정합기(272)를 개재하여 고주파 전력을 인가한다. 인가하는 전력은, 150에서 2000W의 범위 내의, 소정의 출력치를 투입한다. 이 때 임피던스 가변 기구(274)는 미리 원하는 임피던스 값이 되도록 제어하여 둔다.When the temperature of the wafer 200 reaches and stabilizes the processing temperature, the reaction gas, for example, oxygen (O 2 ) or nitrogen, passes through the gas outlet 239 of the shielding plate 240 from the gas inlet 234. N 2 is introduced toward the upper surface (processing surface) of the wafer 200 disposed in the processing chamber 201. The gas flow rate at this time is a predetermined flow rate within the range of 10 to 5000 sccm. At the same time, high frequency power is applied to the cylindrical electrode 215 from the high frequency power supply 273 via the matching unit 272. The power to be applied inputs a predetermined output value within the range of 150 to 2000W. At this time, the impedance varying mechanism 274 is controlled to be a desired impedance value in advance.

원통상 자석(216), (216)의 자계의 영향을 받아 마그네트론 방전이 발생하고, 웨이퍼(200)의 상방 공간에 전하를 트랩(trap)하여 플라즈마 생성 영역(224)에 고밀도 플라즈마가 생성된다. 그리고, 생성된 고밀도 플라즈마에 의하여, 서셉터(217) 상의 웨이퍼(200) 표면에 플라즈마 처리가 이루어진다. 플라즈마 처리가 끝난 웨이퍼(200)는, 도시하지 않은 반송 기구를 이용하여, 기판 반입과 반대의 순서로 처리실(201) 밖으로 반송된다.Magnetron discharge occurs under the influence of the magnetic fields of the cylindrical magnets 216 and 216, traps charge in the upper space of the wafer 200, and generates a high density plasma in the plasma generation region 224. Then, the generated high-density plasma causes plasma treatment on the surface of the wafer 200 on the susceptor 217. The wafer 200 after plasma processing is conveyed out of the processing chamber 201 in the reverse order to the loading of the substrate using a conveyance mechanism (not shown).

여기에서, 반도체 장치(반도체 디바이스)의 제조방법을 설명한다.Here, the manufacturing method of a semiconductor device (semiconductor device) is demonstrated.

도 2는 게이트 절연막을 구비한 반도체 디바이스의 한 예를 나타내는 개략적인 단면도이다. 반도체 디바이스에는, 논리회로, DRAM, 불휘발성 메모리 등의 디바이스가 포함된다. 게이트 절연막은, 기판(11) 상에 형성된 바탕 실리콘막으로서의 실리콘 산화막(12)과 실리콘 산화막(12) 상에 형성된 실리콘 질화막(13)의 적층막으로 구성된다.2 is a schematic cross-sectional view showing an example of a semiconductor device having a gate insulating film. The semiconductor device includes devices such as logic circuits, DRAMs, and nonvolatile memories. The gate insulating film is composed of a laminated film of a silicon oxide film 12 serving as a base silicon film formed on the substrate 11 and a silicon nitride film 13 formed on the silicon oxide film 12.

실시 형태에 따라서는, 반도체 디바이스가 구비하는 게이트 절연막은, 기판으로서의 반도체 실리콘 기판 상에 형성된 플래시 메모리의 게이트 절연막인 경우도 있다.Depending on the embodiment, the gate insulating film with which a semiconductor device is equipped may be a gate insulating film of the flash memory formed on the semiconductor silicon substrate as a board | substrate.

도 3은, 플래시 메모리의 게이트 절연막의 한 예를 나타내는 개략적인 단면도이다. 게이트 절연막은, 실리콘 기판(101) 상에 형성된 산화막에 있어서, 실리콘 기판(101) 상의 전체면에 형성된 것 중, 비(非)게이트 영역 표면(102)에 형성된 일부는 제거되고, 게이트 영역 표면(103)에 형성된 다른 부분이 남은 실리콘 산화막(104)과, 이 실리콘 산화막(104) 상에 형성된 실리콘 질화막(105)으로 구성되어 있다. 이 실리콘 질화막(105)은, 예를 들면, 실리콘 기판(101)의 전체면에 성막한 비정질 실리콘막을 아닐하여 실리콘 단결정화하고, 이 단결정 실리콘막을 플라즈마 질화함으로써 형성되어 있다.3 is a schematic cross-sectional view showing an example of a gate insulating film of a flash memory. In the oxide film formed on the silicon substrate 101, the gate insulating film is formed on the entire surface of the silicon substrate 101, and a part of the gate insulating film formed on the non-gate region surface 102 is removed and the gate region surface ( The other portion formed in the 103 is composed of the remaining silicon oxide film 104 and the silicon nitride film 105 formed on the silicon oxide film 104. The silicon nitride film 105 is formed by, for example, silicon monocrystallization, instead of the amorphous silicon film formed on the entire surface of the silicon substrate 101, and plasma-nitriding the single crystal silicon film.

상술한 본 실시 형태의 제1 공정에서 사용한 장치는, 비정질 실리콘막을 형성하는 경우나, 비정질 실리콘막을 실리콘 단결정화하기 위해 아닐하는 경우에 사용된다. 또한, MMT 장치는, 단결정 실리콘막을 플라즈마 질화하는 경우에 적합하게 사용된다.The apparatus used in the first step of the present embodiment described above is used when forming an amorphous silicon film or when not making an amorphous silicon film for silicon single crystallization. In addition, the MMT apparatus is suitably used when plasma-nitriding a single crystal silicon film.

도 3에 나타낸 바와 같은 플래시 메모리의 게이트 절연막의 형성 방법은, 하지 실리콘막으로서의 실리콘 산화막(104) 위에 단결정 실리콘막을 형성하는 공정과, 상기 단결정 실리콘막을 질화하여 실리콘 질화막(105)을 형성하는 공정을 포함한다.A method of forming a gate insulating film of a flash memory as shown in FIG. 3 includes a step of forming a single crystal silicon film on a silicon oxide film 104 as a base silicon film, and a step of nitriding the single crystal silicon film to form a silicon nitride film 105. Include.

여기에서 형성되는 실리콘 질화막(105)으로서는, SiN, Si3N4, SiXNV를 들 수 있으며, 일반적으로는, 고온에서의 CVD막이나 고온에서 열 질화한 실리콘 질화막의 조성은, Si3N4로 된다. 이하, 실리콘 질화막(105)을 Si3N4 막(105)이라고 한다. 또한, 실리콘 산화막(104)을 SiO2 막(104)이라고 한다.Examples of the silicon nitride film 105 formed therein include SiN, Si 3 N 4 , and Si X N V. In general, the composition of the CVD film at high temperature or the silicon nitride film thermally nitrided at high temperature is Si 3. N 4 is obtained. Hereinafter, the silicon nitride film 105 may be Si 3 N 4. This is called the membrane 105. The silicon oxide film 104 is also referred to as the SiO 2 film 104.

다음에, 도 1을 사용하여 구체적인 게이트 절연막의 작성 방법을 설명한다.Next, a method for producing a specific gate insulating film will be described with reference to FIG. 1.

스텝 1[산화 ;도 1(a)]Step 1 [oxidation; FIG. 1 (a)]

하지 실리콘막인 SiO2 막(104)을 형성하기 위하여는, 실리콘 기판(101)의 표면을 산화하여 SiO2 막을 형성한다. 구체적으로는, 산소를 포함하는 가스를 플라즈마에 의하여 활성화하여 실리콘 기판(101)의 표면에 얇은 SiO2 막(104)을 형성하거나, 또는 열에 의한 열 산화 반응으로 형성한다. 예를 들면, 얇은 SiO2 막(104)의 두께는 0.6로부터 3.0 이다.In order to form the SiO 2 film 104 as the underlying silicon film, the surface of the silicon substrate 101 is oxidized to form an SiO 2 film. Specifically, a gas containing oxygen is activated by plasma to form a thin SiO 2 film 104 on the surface of the silicon substrate 101 or by thermal oxidation reaction by heat. For example, thin SiO 2 The thickness of the film 104 is from 0.6 to 3.0.

산소를 포함한 가스를 플라즈마에 의하여 활성화 하여 SiO2 막을 형성하기 위하여는, 예를 들면, 상술한 MMT 장치나, CVD 장치를 사용하여 실시한다. 산소를 포함한 가스로는, 예를 들면 O2, O2+H2, H2O 등이 사용된다. MMT 장치의 경우, 실리콘 기판(101)의 표면을 산화할 때, 서셉터(217)와 접지 간에 개설한 임피던스 가변 기구(274)를, 미리 원하는 임피던스 값으로 조정하면, 이것에 의해 웨이퍼(200)의 전위가 제어되어, 상술한 범위의 막두께 및 면내 막두께의 균일성을 가지는 SiO2 막(104)을 형성할 수 있다.In order to form a SiO 2 film by activating a gas containing oxygen by plasma, for example, the above-described MMT device or CVD device is used. Gas containing oxygen, for example, O 2, O 2, etc. + H 2, H 2 O is used. In the case of the MMT device, when the surface of the silicon substrate 101 is oxidized, if the impedance varying mechanism 274 established between the susceptor 217 and the ground is adjusted to a desired impedance value in advance, the wafer 200 is thereby formed. Can be controlled to form the SiO 2 film 104 having uniformity in the film thickness and in-plane film thickness in the above-described range.

상술한 하지 실리콘막으로서의 SiO2 막(104) 위에 단결정 실리콘막(107)을 형성하는 공정은, 구체적으로는 스텝 2로부터 스텝 4로 구성된다.The step of forming the single crystal silicon film 107 on the SiO 2 film 104 as the underlying silicon film described above is specifically configured from step 2 to step 4.

스텝 2[일부의 산화막 제거 ; 도 1(b)]Step 2 [Removing Some Oxide Films; 1 (b)].

SiO2 막의 일부를 제거하여 실리콘 기판(101)의 표면을 노출시킨다. 구체적으로는, 게이트 영역 표면(103) 상의 SiO2 막(104)은 남기고, 비 게이트 영역 표면(102) 상의 SiO2 막을 제거하여, 비 게이트 영역 표면(102)에 실리콘 기판(101)의 단결정 실리콘을 노출시킨다. 실리콘 기판(11)의 표면 일부의 SiO2 막을 제거하는 수단에는, 웨트 에칭(wet etching) 또는 플라즈마에 의한 드라이 에칭(dry etching)을 사용한다. 플라즈마에 의한 드라이 에칭은, 예를 들면, 상술한 MMT 장치나, 기존의 에칭 장치를 이용하여 실시한다. 이 경우, 에칭 가스에는, 예를 들면 NF3, ClF3가 사용된다.A portion of the SiO 2 film is removed to expose the surface of the silicon substrate 101. Specifically, the SiO 2 film 104 on the gate region surface 103 is left, and the SiO 2 film on the non-gate region surface 102 is removed to form the single crystal silicon of the silicon substrate 101 on the non-gate region surface 102. Expose Wet etching or dry etching by plasma is used for the means for removing the SiO 2 film on a part of the surface of the silicon substrate 11. Dry etching by plasma is performed using the above-mentioned MMT apparatus or the existing etching apparatus, for example. In this case, for example, NF 3 and ClF 3 are used as the etching gas.

스텝 3[비정질 실리콘 성막 ; 도 1(c)]Step 3 [Amorphous Silicon Film Formation; 1 (c)].

노출한 단결정 실리콘 표면을 포함한 실리콘 기판(101)의 전체면에 비정질 실리콘막(106)을 형성한다. 비정질 실리콘막(106)을 성막 하려면, 구체적으로는, 상술한 제1 공정에서 사용한 장치, 즉 에피택셜(epitaxial) 장치를 사용한다. 원료 가스에는, 이 경우, 예를 들면 Si2H6, SiH4 등이 사용된다.An amorphous silicon film 106 is formed on the entire surface of the silicon substrate 101 including the exposed single crystal silicon surface. In order to form the amorphous silicon film 106, specifically, the apparatus used in the above-mentioned 1st process, ie, an epitaxial apparatus, is used. In the source gas, in this case, for example, Si 2 H 6 , SiH 4 Etc. are used.

이 때, 압력을 100Pa, 기판 온도는 500, 처리 시간을 약 10분으로 한다.At this time, the pressure is 100 Pa, the substrate temperature is 500, and the processing time is about 10 minutes.

스텝 4[아닐 ; 도 1(d)]Step 4 [Anil; 1 (d)].

비정질 실리콘막(106)을 형성한 후, 동일한 처리실에서 아닐 처리를 하여, 단결정 실리콘막(107)을 형성한다. 구체적으로는, 기판 온도를 500 이상 650 이하의 온도로 아닐을 한다. 특히 적합하게는, 550 이상의 온도로 아닐을 한다.After the amorphous silicon film 106 is formed, annealing is performed in the same process chamber to form the single crystal silicon film 107. Specifically, the substrate temperature is annealed at a temperature of 500 or more and 650 or less. Particularly suitably, the annealing is performed at a temperature of 550 or higher.

이와 같은 아닐 처리에 의하여, 비정질 구조의 실리콘을 단결정화한다. 아닐은 질소 분위기에서 한다.By such an annealing treatment, the silicon of the amorphous structure is single crystallized. Anni is made in a nitrogen atmosphere.

이 때의 압력은 상압, 처리 시간은 10시간 이상으로 한다.The pressure at this time is atmospheric pressure, and the treatment time is 10 hours or more.

다음에, 단결정 실리콘막(107)을 질화하여 Si3N4 막(105)을 형성하는 공정은, 스텝 5 및 스텝 6으로 구성된다.Next, the step of nitriding the single crystal silicon film 107 to form the Si 3 N 4 film 105 includes steps 5 and 6.

스텝 5[질화 ; 도 1(e)]Step 5 [nitriding; 1 (e)].

단결정 실리콘막(107)을 질화하여 Si3N4 막(105)을 형성한다. 바람직하게는, 단결정 실리콘막(107)을 질화하여 Si3N4 막(105)을 형성하는 공정은, 질소를 포함한 가스를 플라즈마에 의하여 활성화하여, 단결정 실리콘막(107)을 질화 처리함으로써 형성하는 공정으로 한다.Si single crystal silicon film 107 is nitrided Si 3 N 4 A film 105 is formed. Preferably, the single crystal silicon film 107 is nitrided to Si 3 N 4 The step of forming the film 105 is a step in which a gas containing nitrogen is activated by plasma to form a nitride crystal of the single crystal silicon film 107.

질화 처리에는, 예를 들면 상술한 MMT 장치를 이용한다. 이 MMT 장치를 이용 하여, 단결정 실리콘막(107)을 질화 처리하려면, 실리콘 기판(101)을 상술한 바와 같이 실온(25)으로부터 700의 범위 내, 처리실 내를 0.1Pa에서 100Pa의 범위 내로 유지하고, 질소 (N2)를 포함하는 가스를 처리실(201) 내의 웨이퍼(200) 상면(처리면)에 향해 샤워상으로 공급한다. 이 때의 가스 유량은 10에서 5000sccm의 범위이다. 동시에 원통상 전극(215)에 고주파 전원(273)으로부터 정합기(272)를 개재하여 150에서 2000W의 범위 내의 전력 출력치를 투입한다. 플라즈마 생성 영역(224)에 고밀도 플라즈마가 생성되어, 서셉터(217) 상의 웨이퍼(200) 표면에 플라즈마 질화 처리가 이루어진다. 질소 (N2)를 포함하는 가스에는, 예를 들면 N2, NO, N2O, NH3, N2H6 등이 사용된다. For example, the above-described MMT apparatus is used for the nitriding treatment. In order to nitride the single crystal silicon film 107 using this MMT apparatus, the silicon substrate 101 is maintained within the range of room temperature 25 from 700 and within the range of 0.1 Pa to 100 Pa as described above. The gas containing nitrogen (N 2 ) is supplied to the upper surface (processing surface) of the wafer 200 in the processing chamber 201 in the shower. The gas flow rate at this time is in the range of 10 to 5000 sccm. At the same time, the electric power output value in the range of 150 to 2000W is injected into the cylindrical electrode 215 from the high frequency power supply 273 via the matching unit 272. High density plasma is generated in the plasma generation region 224, and plasma nitridation is performed on the surface of the wafer 200 on the susceptor 217. Examples of the gas containing nitrogen (N 2 ) include N 2 , NO, N 2 O, NH 3 , and N 2 H 6. Etc. are used.

상술한 질소 함유 가스는, He, Ar 등의 희석 가스를 첨가해도 된다. 희석 가스의 촉매 작용에 의하여 질화가 촉진되기 때문이다. 여기에서 촉매 작용이란, 질소 성분을 플라즈마화 할 때, 희석 가스인 He 등이 플라즈마화 되고, 이 플라즈마화 된 희석 가스에 의하여, 질소 성분에 에너지가 부여되는 것을 말한다.The nitrogen-containing gas described above may add diluent gases such as He and Ar. This is because nitriding is promoted by the catalytic action of the diluent gas. Here, the catalytic action means that when the nitrogen component is converted into plasma, He or the diluent gas is converted into plasma, and energy is applied to the nitrogen component by the plasma-formed dilution gas.

질화 처리할 때에, 서셉터(217)와 접지 간에 개설한 임피던스 가변 기구(274)를, 미리 원하는 임피던스 값으로 조정하면, 이것에 의해 웨이퍼(200)의 전위가 제어되어, 원하는 막두께 및 면 내 막두께 균일성을 갖는 질화 처리 막이 형성된다. 여기에서, Si3N4 막의 원하는 두께는, 0.3로부터 5.0이다.During the nitriding process, if the impedance varying mechanism 274 established between the susceptor 217 and the ground is adjusted to a desired impedance value in advance, the potential of the wafer 200 is controlled thereby, thereby controlling the desired film thickness and in-plane. A nitrided film having a film thickness uniformity is formed. Where Si 3 N 4 The desired thickness of the film is from 0.3 to 5.0.

이 때의 처리 시간은, 막두께에도 좌우되나, 5초 이상 10분 이하로 한다. 또한, 처리 기판 온도를 약 600로 하면, 보다 양호한 막질로 할 수 있다.Although the processing time at this time depends also on a film thickness, it is made into 5 second or more and 10 minutes or less. In addition, when the processing substrate temperature is about 600, a better film quality can be obtained.

스텝 6[아닐 ; 도 1(f)]Step 6 [Anil; 1 (f)].

Si3N4 막(105)을 아닐하여 안정화 한다. 아닐은, 예를 들면 NO 분위기에서 실시하는 NO 아닐을 800 이상의 온도에서 실시한다. 아닐은, 예를 들면 상술한 MMT 장치를 이용하여 실시한다.Si 3 N 4 The film 105 is not stabilized. Aniline is carried out at a temperature of 800 or more, for example, NO ani carried out in a NO atmosphere. If not, it implements using the MMT apparatus mentioned above, for example.

이 때의 처리 시간은, 막압(膜壓)에도 좌우되지만, 1분 이상 30분 이하에서 실시한다. 특히 감압을 실시할 필요는 없다. 처리 시의 기판 온도는, 750 이상이 바람직하다.Although the processing time at this time depends also on a film | membrane pressure, it performs in 1 minute or more and 30 minutes or less. In particular, it is not necessary to perform the pressure reduction. As for the substrate temperature at the time of a process, 750 or more is preferable.

이 아닐 처리는, 상술한 MMT 장치에 국한하지 않고, 종형 장치 등의 기존의 아닐 장치에서 해도 된다. This annealing process is not limited to the above-described MMT apparatus, and may be performed with an existing annealing apparatus such as a vertical apparatus.

스텝 7[부분 제거 ; 도 1(g)]Step 7 [Remove Part; 1 (g)]

Si3N4 막(105)의 일부를 제거하여 하지의 단결정 실리콘 표면을 노출시킨다. 구체적으로는, 게이트 영역 표면(103) 상에 있는 SiO2 막(104) 상의 Si3N4 막(105)은 남기고, 비 게이트 영역 표면(102) 상의 필요없는 부분의 Si3N4 막의 일부를 제거하여, 비 게이트 영역 표면(102)에 단결정 실리콘을 노출시킨다. 이것에 의해 실리콘 산화막(104)과 Si3N4 막(105)의 적층막이 형성된다.Si 3 N 4 A portion of the film 105 is removed to expose the underlying single crystal silicon surface. Specifically, Si 3 N 4 on SiO 2 film 104 on gate region surface 103. The film 105 remains, leaving Si 3 N 4 in the unneeded portion on the non-gate region surface 102. A portion of the film is removed to expose single crystal silicon to the non-gate region surface 102. Thereby, the silicon oxide film 104 and Si 3 N 4 A laminated film of the film 105 is formed.

Si3N4 막(105)을 부분 제거한 뒤, 게이트 영역 표면(103) 상에 게이트를 형성하기 위하여, 상기 적층막 상에 여러 가지 성막을 할 수 있다. 예를 들면, 게이트가 플래시 메모리의 게이트인 경우에는, Si3N4 막(105) 상에 부유 게이트 실리콘이 형성되고, 그 상면 또는 측면에 SiO2 막이 형성된다. 이 SiO2 막 상에, SiO2 막을 포함하는 Si3N4 막, SiO2 막으로 이루어지는 ONO 구조의 절연막이 형성된다. 이 ONO 구조 절연막 상에 제어 게이트 폴리 실리콘이 형성된다.Si 3 N 4 After the film 105 is partially removed, various films may be formed on the laminated film to form a gate on the gate region surface 103. For example, when the gate is a gate of a flash memory, Si 3 N 4 Floating gate silicon is formed on the film 105, and an SiO 2 film is formed on the top or side surface thereof. SiO 2 Si 3 N 4 comprising a SiO 2 film on the film An insulating film having an ONO structure composed of a film and a SiO 2 film is formed. Control gate polysilicon is formed on the ONO structure insulating film.

상술한 바와 같이 본 실시 형태의 게이트 절연막 형성 방법에 있어서, 특히 실리콘 산화막 상에 실리콘의 단결정 막을 형성하고, 이 단결정 실리콘막을 질화하도록 하였기 때문에, 다음과 같은 특징이 있다.As described above, in the gate insulating film forming method of the present embodiment, in particular, since a single crystal film of silicon is formed on the silicon oxide film and the single crystal silicon film is nitrided, the following characteristics are obtained.

치밀한 단결정 실리콘막을 질소 플라즈마로 질화하기 때문에, 질소의 결합도를 높게 할 수 있고, 그 결과 고밀도의 실리콘 질화막을 형성할 수 있다.Since the dense single crystal silicon film is nitrided with nitrogen plasma, the bonding degree of nitrogen can be increased, and as a result, a high density silicon nitride film can be formed.

종래와 같이 실리콘 산화막을 질화하여 실리콘 질화막을 형성하는 경우에 비하여, 질화막 중의 질소 농도가 높기 때문에, 게이트 절연막의 유전율을 높게 할 수 있다.Since the nitrogen concentration in the nitride film is higher than in the case where the silicon oxide film is nitrided to form the silicon nitride film as in the related art, the dielectric constant of the gate insulating film can be increased.

또한, 질화의 경우, 열 질화도 고려할 수 있으나, 다음의 점에서 플라즈마 질화가 유리한 것은 명백하다.In the case of nitriding, thermal nitriding may also be considered, but it is clear that plasma nitriding is advantageous in the following points.

열 질화의 경우, 1200 정도에서 질화할 필요가 있다. 이 조건에서 단결정 막을 질화한 경우, 12 Å 정도의 두께로 밖에 질화할 수가 없다. 그것은, 기판 상부에 생긴 질화막이 보호막이 되어버리는 결과, 그 이상의 깊이로 질화할 수 없기 때문이다.In the case of thermal nitriding, it is necessary to nitrate at about 1200. When the single crystal film is nitrided under these conditions, it can only be nitrided to a thickness of about 12 GPa. This is because the nitride film formed on the upper substrate becomes a protective film, and as a result, the nitride film cannot be nitrided to more depth.

한편, 플라즈마로 질화를 하는 경우, 고 에너지이므로 비교적 저온에서 처리할 수 있어 50 Å 정도의 두께를 질화할 수 있다.On the other hand, when nitriding with plasma, since it is high energy, it can process at a comparatively low temperature, and can nitride about 50 GPa thickness.

따라서, 단결정 막을 플라즈마 질화함으로써, 열 질화에 비하여, 게이트 전극으로부터의 리크 전류를 보다 억제하고, 유전율을 높일 수 있다.Therefore, by plasma-nitriding the single crystal film, it is possible to further suppress the leakage current from the gate electrode and to increase the dielectric constant as compared with thermal nitriding.

또한, 게이트 절연막의 물리적 막두께를 두껍게 함으로써, 반도체 디바이스의 특성을 열화시키지 않고, 게이트 절연막의 신뢰성을 개선할 수 있다.In addition, by increasing the physical film thickness of the gate insulating film, the reliability of the gate insulating film can be improved without deteriorating the characteristics of the semiconductor device.

또한, 단결정 실리콘막 중에 질소가 트랩되므로, 실리콘 산화막과 실리콘 계면의 질소 농도를 극단적으로 감소할 수 있다. 따라서, 실리콘 산화 막의 막두께가 얇더라도, 실리콘과 실리콘 산화막의 계면층에 흐르는 하전 입자의 구동 전류를 늘릴 수 있어, 디바이스의 전기 특성을 종래 방법보다 대폭으로 개선할 수 있다.In addition, since nitrogen is trapped in the single crystal silicon film, the nitrogen concentration at the silicon oxide film and the silicon interface can be extremely reduced. Therefore, even if the thickness of the silicon oxide film is thin, the driving current of the charged particles flowing in the interface layer between the silicon and the silicon oxide film can be increased, and the electrical characteristics of the device can be significantly improved than the conventional method.

또한, 질화막의 질소 농도가 높기 때문에, PMOS 게이트 전극 중에 도핑되어 있는 불순물 붕소(B)가 기판에 관통하는 관통 현상을 유효하게 억제할 수 있다.In addition, since the nitrogen concentration of the nitride film is high, the penetrating phenomenon in which the impurity boron (B) doped in the PMOS gate electrode penetrates the substrate can be effectively suppressed.

상술한 실시 형태에서 수행하는 질화 처리 공정과, 그 전의 공정 또는 그 후의 공정을 동일한 처리실 내에서 연속하여 처리하여도 되며, 처리 때마다 처리실을 설치하여 다른 처리실에서 처리해도 된다. 동일한 처리실 내에서 연속하여 처리하면, 질화 처리를 안정하게 수행할 수 있고, 반도체 디바이스의 특성을 향상할 수 있다.The nitriding treatment step carried out in the above-described embodiment and the step before or after the step may be continuously processed in the same treatment chamber, or a treatment chamber may be provided for each treatment to be treated in another treatment chamber. By continuously processing in the same processing chamber, the nitriding treatment can be performed stably and the characteristics of the semiconductor device can be improved.

또한, 도 6에 나타내는 매엽장치는, 핫월형이라고 불리는 것이다. 이 장치는, 상술한 비정질 실리콘 형성 스텝에 있어서, 배치(batch)식의 종형 처리 장치로 대체하여 사용해도 된다.In addition, the sheet | leaf device shown in FIG. 6 is called a hot-wall type. In the above-mentioned amorphous silicon formation step, this apparatus may be used in place of a batch type vertical processing apparatus.

동 도에 있어서, 게이트 밸브(450)를 개재하여 반송실(420)과 연결되어 있는 반응실(430)은, 가스 공급용 노즐(425)을 갖는다. 반응실(430)은, 가스를 단일 방 향으로부터 흘리고, 웨이퍼(400)에 대하여 가스 공급용 노즐(425)과는 반대 방향인 배기 배관(435)을 경유하여 터보 분자 펌프(440)로 흡인함으로써 초 고진공 대응하도록 되어 있다. 가스 공급용 노즐(425)로 통하는 배관에 유량 제어 밸브(415)가 설치되고, 이 유량 제어 밸브(415)는 반응실(430) 내에 공급되는 가스 유량이 소정 유량이 되도록 유량 제어 수단(405)에 의하여 제어된다. 반응실(430)은 웨이퍼(400) 표면에 대하여 대면(對面)식의 분할형 저항 가열 히터(410)를 갖는다. 이 분할형 저항 가열 히터(410)로 웨이퍼(400)의 상하를 가열하게 되어 있다. 분할형 저항 가열 히터(410)에는, 반응실(430) 내의 온도를 소정의 온도 범위 내로 제어하는 온도 제어 수단(408)이 설치된다.In the same figure, the reaction chamber 430 connected to the transfer chamber 420 via the gate valve 450 has a gas supply nozzle 425. The reaction chamber 430 flows gas from a single direction and sucks the gas to the turbo molecular pump 440 via the exhaust pipe 435 opposite to the gas supply nozzle 425 to the wafer 400. It is designed to support ultra high vacuum. A flow rate control valve 415 is provided in the pipe leading to the gas supply nozzle 425, and the flow rate control valve 415 has a flow rate control means 405 such that the gas flow rate supplied into the reaction chamber 430 becomes a predetermined flow rate. Controlled by The reaction chamber 430 has a split type resistance heating heater 410 facing the surface of the wafer 400. The split resistance heating heater 410 heats up and down the wafer 400. The split resistance heating heater 410 is provided with temperature control means 408 for controlling the temperature in the reaction chamber 430 within a predetermined temperature range.

이와 같은 구성을 한 매엽장치에 의한 감압 처리 방법의 한 예를 설명하면, 먼저 게이트 밸브(450)를 열어 웨이퍼(400)를 반응실(430) 내에 삽입하여 수평으로 보지시킨다. 보지 후, 게이트 밸브(450)를 닫아 분할형 저항 가열 히터(410)로 가열하고, 반응실(430) 내를 승온하여 소정의 처리 온도로 유지한다. 또한, 반응실(430) 내를 소정의 진공 상태까지 배기한다. 배기 후, 가스 공급용 노즐(425)로부터 처리용 가스, 예를 들면 모노실란 가스(SiH4)를 공급하면서 배기 배관(435)으로부터 배기하여, 소정 시간 감압 처리를 한다. 이에 의하여 웨이퍼(400) 상에 비정질 실리콘막이 성막된다.An example of the pressure reduction processing method using the sheet-forming apparatus having such a configuration will be described. First, the gate valve 450 is opened to insert the wafer 400 into the reaction chamber 430 to hold it horizontally. After holding, the gate valve 450 is closed and heated by the split resistance heating heater 410, the temperature of the reaction chamber 430 is raised to be maintained at a predetermined processing temperature. In addition, the inside of the reaction chamber 430 is exhausted to a predetermined vacuum state. After the exhaust, the exhaust gas is exhausted from the exhaust pipe 435 while supplying a processing gas, for example, monosilane gas (SiH 4 ), from the gas supply nozzle 425 to perform a decompression treatment for a predetermined time. As a result, an amorphous silicon film is formed on the wafer 400.

본 발명의 바람직한 형태를 부기한다.The preferable form of this invention is appended.

부기 1에 의하면, 실리콘 산화막 위에 단결정 실리콘막을 형성하는 공정과, 상기 단결정 실리콘막을 질화하여 실리콘 질화막을 형성하는 공정을 포함한 반도체 장치의 제조 방법이 제공된다.According to Appendix 1, there is provided a method of manufacturing a semiconductor device including a step of forming a single crystal silicon film on a silicon oxide film and a step of nitriding the single crystal silicon film to form a silicon nitride film.

바람직하게는, 상기 실리콘 산화막 위에 단결정 실리콘막을 형성하는 공정은, 실리콘 기판의 표면을 산화하여 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막의 일부를 제거하여 단결정 실리콘 표면을 노출시키는 공정과, 상기 노출한 단결정 실리콘 표면을 포함한 실리콘 기판의 전체면에 비정질 실리콘막을 형성하는 공정과, 상기 비정질 실리콘막을 아닐하여 단결정 실리콘막을 형성하는 공정을 포함하도록 한다.Preferably, the step of forming a single crystal silicon film on the silicon oxide film, the step of oxidizing the surface of the silicon substrate to form a silicon oxide film, the step of removing a portion of the silicon oxide film to expose the single crystal silicon surface, and the exposure A step of forming an amorphous silicon film on the entire surface of the silicon substrate including a single crystal silicon surface, and a step of forming a single crystal silicon film other than the amorphous silicon film.

또한, 바람직하게는, 상기 실리콘 기판의 표면을 산화하여 실리콘 산화막을 형성하는 공정은, 산소를 포함한 가스를 플라즈마에 의하여 활성화하여 실리콘 기판의 표면에 실리콘 산화막을 형성하는 공정으로 한다. 또한, 바람직하게는, 상기 단결정 실리콘막을 질화하여 실리콘 질화막을 형성하는 공정은, 상기 단결정 실리콘막을, 질소를 포함한 가스를 플라즈마에 의하여 활성화하여 실리콘 질화막을 형성하는 공정으로 한다.Preferably, the step of oxidizing the surface of the silicon substrate to form a silicon oxide film is a step of forming a silicon oxide film on the surface of the silicon substrate by activating a gas containing oxygen by plasma. Preferably, the step of nitriding the single crystal silicon film to form a silicon nitride film is a step of forming a silicon nitride film by activating the gas containing nitrogen by plasma with the single crystal silicon film.

부기 2에 의하면, 실리콘 산화막 상에 비정질 실리콘막을 형성하는 공정과, 상기 비정질 실리콘막을 아닐하여 단결정 실리콘막을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.According to Appendix 2, there is provided a method of manufacturing a semiconductor device having a step of forming an amorphous silicon film on a silicon oxide film, and a step of forming a single crystal silicon film other than the amorphous silicon film.

이와 같은 처리에 따라, 실리콘 기판 상에, 치밀한 단결정막을 형성할 수 있다.According to such a process, a dense single crystal film can be formed on a silicon substrate.

부기 3에 의하면, 부기 2 이후에, 단결정 실리콘막을 질화 처리하여 실리콘 질화막을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.According to Appendix 3, after Appendix 2, a method of manufacturing a semiconductor device having a step of nitriding a single crystal silicon film to form a silicon nitride film.

치밀한 단결정막을 질화 처리함으로써, 결합도가 높은 질화 처리를 할 수 있어, 결과적으로 치밀한 산질화막을 형성할 수 있다.By nitriding the dense single crystal film, a nitriding treatment with a high degree of bonding can be performed, and as a result, a dense oxynitride film can be formed.

부기 4에 의하면, 상기 질화 처리는, 질소 함유 가스를 플라즈마화하여, 플라즈마 질화를 하는 공정을 갖는 부기 3에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 4, there is provided a method for manufacturing a semiconductor device according to Appendix 3, wherein the nitriding treatment includes a step of plasmalizing a nitrogen-containing gas to perform plasma nitridation.

질소 함유 가스를 플라즈마화하고, 단결정막을 질화함으로써, 기판 표면으로부터 깊은 거리까지 질화할 수 있어, 그 결과 두꺼운 산질화막을 형성할 수 있다.By nitrogenizing a nitrogen-containing gas and nitriding a single crystal film, it can be nitrided to a deep distance from the substrate surface, and as a result, a thick oxynitride film can be formed.

이에 의하여, 리크 전류를 더욱 억제할 수 있다.Thereby, the leak current can be further suppressed.

부기 5에 의하면, 상기 비정질 실리콘막을 형성하는 공정은 장치를 사용하여 수행되는 부기 2에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 5, there is provided a method of manufacturing a semiconductor device according to Appendix 2, wherein the step of forming the amorphous silicon film is performed using an apparatus.

부기 6에 의하면, 상기 단결정 실리콘막을 형성하는 공정은, 상기 비정질 실리콘막을 형성하는 공정과 동일한 처리실에서 이루어지는 부기 2에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 6, the method of manufacturing the semiconductor device according to Appendix 2, wherein the step of forming the single crystal silicon film is performed in the same processing chamber as the step of forming the amorphous silicon film.

부기 7에 의하면, 상기 단결정 실리콘막을 형성하는 공정에서는, 500 이상 650 이하의 온도로 아닐하는 부기 2에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 7, in the step of forming the single crystal silicon film, there is provided a method for manufacturing a semiconductor device according to Appendix 2, which is not made at a temperature of 500 or more and 650 or less.

부기 8에 의하면, 상기 실리콘 질화막을 형성하는 공정은, 단결정 실리콘막을 질화 처리하여 실리콘 질화막을 형성하는 질화 공정과, 상기 질화 공정에서 형성된 실리콘 질화막을 아닐하는 아닐 공정을 포함한 부기 3에 기재한 반도체 장치 의 제조 방법이 제공된다.According to Appendix 8, the process of forming the silicon nitride film includes the semiconductor device according to Appendix 3 including a nitriding process of nitriding a single crystal silicon film to form a silicon nitride film and a process of not being a silicon nitride film formed in the nitriding process. A method for producing is provided.

부기 9에 의하면, 상기 질화 처리는 플라즈마 처리 장치를 사용하여 이루어지고, 상기 플라즈마 처리 장치는, 처리실과, 상기 처리실 주위에 배치된 원통상 전극 및 자계 형성 기구와, 코일 및 콘덴서를 갖는 임피던스 가변 기구를 개재하여 접지하는 서셉터를 가지며, 상기 임피던스 가변 기구의 코일 또는 콘덴서에 의하여 상기 서셉터의 임피던스를 변화시켜 서셉터 전위를 조정하고, 상기 원통상 전극에 고주파 전력을 인가하면서 상기 처리실에 처리 가스로서의 질소를 포함한 가스를 공급하여, 플라즈마 여기된 질소를 포함한 가스에 의하여 처리실 내에 배치된 기판 표면의 단결정 실리콘막을 질화 처리하는 것을 특징으로 하는 부기 4에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 9, the nitriding treatment is performed using a plasma processing apparatus, which includes a processing chamber, a cylindrical electrode and magnetic field forming mechanism arranged around the processing chamber, and an impedance varying mechanism having a coil and a capacitor. A susceptor to be grounded through the capacitor, and the susceptor potential is adjusted by varying the impedance of the susceptor by a coil or a capacitor of the impedance varying mechanism, and applying a high frequency power to the cylindrical electrode to process gas into the processing chamber. There is provided a method for manufacturing a semiconductor device according to Appendix 4, wherein a single crystal silicon film on the surface of the substrate disposed in the processing chamber is nitrided by supplying a gas containing nitrogen as a gas.

부기 10에 의하면, 상기 질소를 포함한 가스에 희석 가스가 첨가되어 있는 부기 9에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 10, there is provided a method for manufacturing a semiconductor device according to Appendix 9, wherein a diluting gas is added to the gas containing nitrogen.

부기 11에 의하면, 상기 단결정 실리콘막을 질화 처리하여 형성하는 실리콘 질화막의 막두께가, 0.3로부터 5.0인 부기 9에 기재한 반도체 장치의 제조 방법이 제공된다.According to Appendix 11, there is provided a method for manufacturing a semiconductor device according to Appendix 9, wherein the silicon nitride film formed by nitriding the single crystal silicon film is 0.3 to 5.0.

도 1은 본 발명의 하나의 실시 형태에 있어서 게이트 절연막의 제조 공정을 나타내는 설명도.BRIEF DESCRIPTION OF THE DRAWINGS Explanatory drawing which shows the manufacturing process of a gate insulating film in one Embodiment of this invention.

도 2는 본 발명의 하나의 실시 형태에 있어서 반도체 디바이스의 개략 단면도이다.2 is a schematic cross-sectional view of a semiconductor device in one embodiment of the present invention.

도 3은 본 발명의 하나의 실시 형태에 있어서 게이트 절연막을 포함한 반도체 디바이스의 개략 단면도이다.3 is a schematic cross-sectional view of a semiconductor device including a gate insulating film in one embodiment of the present invention.

도 4는 본 발명의 하나의 실시 형태를 나타내는 MMT 장치의 개략 구성도이다.4 is a schematic configuration diagram of an MMT device showing one embodiment of the present invention.

도 5는 종형 장치의 한 예를 나타내는 개략 구성도이다.5 is a schematic configuration diagram showing an example of a vertical device.

도 6은 매엽장치의 한 예를 나타내는 개략 구성도이다.6 is a schematic configuration diagram showing an example of a sheetfed device.

<도면 부호의 설명><Description of Drawing>

104 : 실리콘 산화막104: silicon oxide film

105 : 실리콘 질화막105: silicon nitride film

107 : 단결정 실리콘막107: single crystal silicon film

Claims (10)

실리콘 산화막 위에 비정질(amorphous) 실리콘막을 형성하는 공정과, Forming an amorphous silicon film on the silicon oxide film, 상기 비정질 실리콘막을 아닐(anneal)하여 단결정 실리콘막을 형성하는 공정Annealing the amorphous silicon film to form a single crystal silicon film 을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1항에 있어서, 상기 단결정 실리콘막을 질화 처리하여 실리콘 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The semiconductor device manufacturing method according to claim 1, further comprising a step of nitriding the single crystal silicon film to form a silicon nitride film. 제 2항에 있어서, 상기 질화 처리는, 질소 함유 가스를 플라즈마(plasma)화하고, 플라즈마화된 가스에 의하여 질화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 2, wherein the nitriding treatment includes a step of plasmalizing the nitrogen-containing gas and nitriding with the plasmalized gas. 제 1항에 있어서, 상기 비정질 실리콘막을 형성하는 공정은 CVD 장치를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the process of forming the amorphous silicon film is performed using a CVD apparatus. 제 1항에 있어서, 상기 단결정 실리콘막을 형성하는 공정은, 상기 비정질 실리콘막을 형성하는 공정과 동일한 처리실에서 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the single crystal silicon film is performed in the same processing chamber as the step of forming the amorphous silicon film. 제 1항에 있어서, 상기 단결정 실리콘막을 형성하는 공정에서는, 500 이상 650 이하의 온도에서 아닐하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the single crystal silicon film is performed at a temperature of 500 or more and 650 or less. 제 2항에 있어서, 상기 실리콘 질화막을 형성하는 공정은, 단결정 실리콘막을 질화 처리하여 실리콘 질화막을 형성하는 질화 공정과, 상기 질화 공정에서 형성된 실리콘 질화막을 아닐하는 아닐 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The semiconductor according to claim 2, wherein the step of forming the silicon nitride film includes a nitriding step of forming a silicon nitride film by nitriding a single crystal silicon film and a step of an anion which is not a silicon nitride film formed in the nitriding step. Method of manufacturing the device. 제 3항에 있어서, 상기 질화 처리는 플라즈마 처리 장치를 이용하여 이루어지고,The method of claim 3, wherein the nitriding treatment is performed using a plasma processing apparatus, 상기 플라즈마 처리 장치는, The plasma processing apparatus, 처리실과, Treatment chamber, 상기 처리실 주위에 배치된 원통상 전극 및 자계 형성 기구와, A cylindrical electrode and a magnetic field forming mechanism arranged around the processing chamber; 코일 및 콘덴서를 가지는 임피던스(impedance) 가변 기구를 개재하여 접지하는 서셉터(susceptor)Susceptor for grounding through an impedance variable mechanism having a coil and a capacitor 를 포함하고,Including, 상기 임피던스 가변 기구의 코일 또는 콘덴서에 의하여 상기 서셉터의 임피던스를 변화시켜 서셉터의 전위를 조정하고, 상기 원통상 전극에 고주파 전력을 인가하면서 상기 처리실에 처리 가스로서 질소를 포함한 가스를 공급하고, 플라즈마 여기된 질소를 포함한 가스에 의하여 처리실 내에 배치된 기판 표면의 단결정 실리 콘막을 질화 처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.The impedance of the susceptor is changed by a coil or a capacitor of the impedance varying mechanism to adjust the potential of the susceptor, and a gas containing nitrogen as a processing gas is supplied to the processing chamber while applying high frequency power to the cylindrical electrode, A method of manufacturing a semiconductor device, characterized in that the single crystal silicon film on the surface of the substrate disposed in the processing chamber is nitrided by a gas containing plasma excited nitrogen. 제 8항에 있어서, 상기 질소를 포함한 가스에 희석 가스가 첨가되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.The method for manufacturing a semiconductor device according to claim 8, wherein a dilution gas is added to the gas containing nitrogen. 제 8항에 있어서, 상기 단결정 실리콘막을 질화 처리하여 형성하는 실리콘 질화막의 막두께(膜厚)가, 0.3부터 5.0인 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 8, wherein the thickness of the silicon nitride film formed by nitriding the single crystal silicon film is 0.3 to 5.0.
KR1020070133485A 2006-12-27 2007-12-18 Manufacturing method of semiconductor device KR20080061286A (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00353016 2006-12-27
JP2006353016 2006-12-27
JP2007298553A JP2008182194A (en) 2006-12-27 2007-11-16 Method of manufacturing semiconductor apparatus
JPJP-P-2007-00298553 2007-11-16

Publications (1)

Publication Number Publication Date
KR20080061286A true KR20080061286A (en) 2008-07-02

Family

ID=39725836

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070133485A KR20080061286A (en) 2006-12-27 2007-12-18 Manufacturing method of semiconductor device

Country Status (2)

Country Link
JP (1) JP2008182194A (en)
KR (1) KR20080061286A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102325148B1 (en) 2017-03-31 2021-11-10 가부시키가이샤 코쿠사이 엘렉트릭 Method of manufacturing semiconductor device, substrate processing apparatus and computer program

Also Published As

Publication number Publication date
JP2008182194A (en) 2008-08-07

Similar Documents

Publication Publication Date Title
US6897149B2 (en) Method of producing electronic device material
JP4255563B2 (en) Semiconductor manufacturing method and semiconductor manufacturing apparatus
US8138103B2 (en) Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
KR101122347B1 (en) Method for forming insulating film and method for manufacturing semiconductor device
KR101188574B1 (en) Method for forming insulating film and method for manufacturing semiconductor device
JP4522916B2 (en) Plasma nitriding method, control program, computer storage medium, and plasma processing apparatus
JP2009513000A (en) Method for forming silicon oxynitride film having tensile stress
JP4694108B2 (en) Oxide film forming method, oxide film forming apparatus, and electronic device material
JP2005150637A (en) Treatment method and apparatus
KR20070112830A (en) Method of fabricating insulating layer and method of fabricating semiconductor device
KR20090094033A (en) Method for forming insulating film and method for manufacturing semiconductor device
EP1492161A1 (en) Method for forming underlying insulation film
US11384431B2 (en) Substrate processing apparatus
US20090311876A1 (en) Manufacturing method of semiconductor device and substrate processing apparatus
KR102334581B1 (en) Silicon nitride film forming method and silicon nitride film forming apparatus
US7795156B2 (en) Producing method of semiconductor device
KR20090089818A (en) Manufacturing method, manufacturing apparatus and manufacturing system of semiconductor device
KR20080061286A (en) Manufacturing method of semiconductor device
JP2009224755A (en) Method of manufacturing semiconductor device, and substrate processing apparatus
JP2008060412A (en) Method for manufacturing semiconductor device
JP4850861B2 (en) Insulating film forming method, insulating film forming apparatus, and plasma processing unit
JP2008311460A (en) Method of manufacturing semiconductor device
US20120070913A1 (en) Method of manufacturing a semiconductor device and substrate processing apparatus
US20080206968A1 (en) Manufacturing method of semiconductor device
JP2005057163A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application