KR20080060528A - 정전기 방지 기능을 가지는 평판 패널 - Google Patents

정전기 방지 기능을 가지는 평판 패널 Download PDF

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Abstract

본 발명은 신호 전류의 누설 및 왜곡을 방지하기에 적합한 정전기 방지 기능의 평판 패널을 제공하는 것이다.
평판 패널은, 게이트 라인들 및 데이터 라인들에 의해 구분된 영역들 각각에, 대응하는 게이트 라인 및 대응하는 데이터 라인에 접속되게 형성된 화소들 제1 내지 제4 정전기 방전 배선 상기 게이트 라인들의 일단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제1 정전기 방전 배선쪽으로 배선 뮤트 시키는 제1 뮤트 셀들 상기 게이트 라인들의 타단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제2 정전기 방전 배선쪽으로 배선 뮤트 시키는 제2 뮤트 셀들 상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제3 정전기 방전 배선쪽으로 배선 뮤트 시키는 제3 뮤트 셀들 및 상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제4 정전기 방전 배선쪽으로 배선 뮤트 시키는 제4 뮤트 셀들을 구비한다.
정전기, 잡음, 데이터 라인, 게이트 라인, 플리커, 누설, 버퍼, 배선.

Description

정전기 방지 기능을 가지는 평판 패널{Flat Panel with a Function of preventing a Static Electicity}
도 1 은 본 발명의 실시 예에 따른 액정 패널을 포함하는 액정 표시 장치를 개략적으로 설명하는 블록도이다.
도 2 은 도 1에 도시된 액정 패널을 상세하게 설명하는 회로도이다.
도 3 은 본 발명의 다른 실시 예에 따른 액정 패널을 설명하는 회로도이다.
도 4 는 본 발명의 또 다른 실시 예에 따른 액정 패널을 설명하는 회로도이다.
≪도면의 주요부분에 대한 간단한 설명≫
10 : 액정 패널 12 : 게이트 드라이버
14 : 데이터 드라이버 16 : 타이밍 컨트롤러
100 : 표시 영역 110 : 비표시 영역
112 : 주변 회로 영역 114 : 패드 영역
BMC1~BMC4 : 제1~ 제4 완충 셀 DL1~DLm : 데이터 라인
DMC1~DMC2m : 데이터 뮤트 셀 DP1~DPm : 데이터 패드
GL1~GLn : 게이트 라인 GMC1~GMC2n : 게이트 뮤트 셀
GP1~GPn : 게이트 패드 ML1~ML4 : 제1~제4 뮤트 라인
MT1~MT6 : 박막 트랜지스터
본 발명은 화상을 표시하기 위한 평판 패널에 관한 것으로, 특히 정전기의 유입을 방지하는 정전기 방지 기능을 가지는 평판 패널에 관한 것이다.
액정 패널(Liquid Crystal Panel), EL 디스플레이 패널(Electro-Luminescence Display Panel) 및 플라즈마 디스플레이 패널(Plasma Display Panel) 등과 같은 평판 패널은 표시 장치의 경량화 및 슬림화를 가능케 한다. 또한, 평판 패널은 대화면의 구현을 용이하게 한다. 이러한 이점 때문에, 평판 패널은 기존의 음극선관(Cathod Ray Tube)을 대신하여 컴퓨터 시스템, 텔레비전 수상기 및 이통 통신 기기 등의 표시 장치로서 사용되고 있다.
이러한 평판 패널은, 액티브 패트릭스 형태로 배열된 화소들과, 이들의 스캔을 가능하게 하는 다수의 게이트 라인(또는 스캔 라인) 및 다수의 데이터 라인(또는 소스 라인)을 구비한다. 다수의 게이트 라인은 화소 셀들이 1라인 분씩 선택되게 한다. 다수의 데이터 라인은 선택된 1라인 분의 화소 셀들에 화소 데이터 신호가 공급되게 한다. 게이트 라인 상의 게이트 신호는 데이터 라인 상의 화소 데이터 신호(또는 소스 신호)에 비하여 큰 스윙 폭(Swing Width)을 가진다. 이는 데이 터 화소 전압은 하나의 화소를 구동하는 반면 게이트 신호(또는 스캔 신호)는 1 라인 분의 화소들을 구동하기 때문이다.
이에 더하여, 평판 패널에는 화소들을 정전기로부터 보호하기 위한 정전기 보호하기 위한 회로가 추가되어 있다. 정전기 방지 회로는 게이트 라인 및/또는 데이터 라인을 통해 화소에 유입될 정전기를 뮤트시켜 화소가 정전기에 의해 손상되지 않게 한다.
이렇게 정전기를 뮤트하기 위한 뮤트 통로는 평판 패널의 게이트 라인들 및 데이터 라인들에 접속된 뮤트 셀들 모두에 공통적으로 접속된다. 게이트 라인 상의 비교적 큰 게이트 신호의 전류가 뮤트 셀 및 뮤트 통로를 경유하여 데이터 라인과 접속된 뮤트 셀 쪽으로 누설될 수 있다. 데이터 라인을 통해 화소에 공급될 화소 데이터 신호가 누설되는 게이트 신호 전류에 의하여 왜곡될 수 있다. 이러한 게이트 신호 전류의 누설에 의한 화소 데이터 신호의 왜곡으로 인하여, 평판 패널에 표시되는 화상이 열화 될 수 있다. 이 결과, 평판 패널에 표시되는 화상의 화질이 게이트 신호 전류의 누설로 인하여 떨어질 수밖에 없다.
따라서, 본 발명의 목적은 신호 전류의 누설 및 왜곡을 방지하기에 적합한 정전기 방지 기능의 평판 패널을 제공함에 있다.
본 발명의 다른 목적은 고품질의 화상을 표시하기에 적합한 평판 패널을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일면에 따른 실시 예의 평판 패널은, 게이트 라인들 및 데이터 라인들에 의해 구분된 영역들 각각에, 대응하는 게이트 라인 및 대응하는 데이터 라인에 접속되게 형성된 화소들 제1 내지 제4 정전기 방전 배선 상기 게이트 라인들의 일단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제1 정전기 방전 배선쪽으로 배선 뮤트 시키는 제1 뮤트 셀들 상기 게이트 라인들의 타단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제2 정전기 방전 배선쪽으로 배선 뮤트 시키는 제2 뮤트 셀들 상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제3 정전기 방전 배선쪽으로 배선 뮤트 시키는 제3 뮤트 셀들 및 상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제4 정전기 방전 배선쪽으로 배선 뮤트 시키는 제4 뮤트 셀들을 구비한다.
상기 제1 및 제2 정전기 방전 배선은 제3 및 제4 정전압 방전 배선과는 다른 전위를 가질 것이다.
상기 제1 및 제2 정전기 방전 배선이 제3 및 제4 정전기 방전 배선 보다 높은 전위를 가질 수 있다.
상기 제3 정전기 방전 배선과 상기 제1 및 제2 정전기 방전 배선 사이에 각각 접속된 제1 및 제2 버퍼링 셀이 추가 될 수 있다. 이 경우, 상기 제1, 제3 및 제4 배선이 전기적으로 서로 연결될 것이다.
다른 형태로, 상기 제4 정전기 방전 배선과 상기 제1 및 제2 정전기 방전 배선 사이에 각각 접속된 제3 및 제4 버퍼링 셀이 추가될 수도 있다.
상기 화소들 각각이 액정 셀을 구비할 것이다.
상기 목적들 외에 본 발명의 다른 목적들, 다른 특징들 및 다른 이점들은 첨부한 도면과 결부된 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시 예가 첨부된 도면들과 결부되어 상세하게 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 액정 패널을 구비하는 액정 표시 장치를 개략적으로 설명하는 블록도이다. 도 1을을 참조하면, 상기 액정 표시 장치는 액정 패널(10) 상의 다수의 게이트 라인(GL1~GLn)에 접속된 게이트 드라이버(12) 및 상기 액정 패널(10) 상의 다수의 데이터 라인(DL1~DLm)에 접속된 데이터 드라이버(114)를 구비한다. 상기 액정 패널(10)에는, 상기 게이트 라인들(GL1~GLn) 및 상기 데이터 라인(DL1~DLm)이 교차함에 의하여 액티브 매트릭스 형태로 배열되는 다수의 화소 영역이 구분되게 한다. 다수의 화소 영역 각각에는 화소가 형성된다. 상기 화소는 대응하는 게이트 라인(GL) 및 대응하는 데이터 라인(DL)에 접속된 박막 트랜지스터(MT)와 이 박막 트랜지스터(MT)와 공통 전극(Vcom)에 접속된 액정 셀(CLC)가 형성된다. 상기 박막 트랜지스터(MT)는 대응하는 게이트 라인(GL) 상의 게이트 신호에 응답하여 대응하는 데이터 라인(DL) 으로부터 대응하는 액정 셀(CLC)에 공급될 화소 데이터 신호를 절환한다.
상기 게이트 드라이버(12)는 1 프레임(1 수직 동기 신호의 기간) 동안 다수의 게이트 라인(GL1~GLn)을 순차적으로 일정한 기간(예를 들면, 1 수평 동기 신호의 기간)씩 인에이블(Enable) 시킨다. 이를 위하여, 상기 게이트 드라이버(12)는 수평 동기 신호의 주기마다 순차적으로 쉬프트(Shift) 되는 인에이블 펄스를 서로 배타적으로 가지는 다수의 게이트 신호를 발생한다. 상기 다수의 다수의 게이트 신호들 각각에 포함된 게이트 인에이블 펄스는 수평 동기 신호의 기간과 동일한 폭을 가진다. 상기 다수의 게이트 스캔 신호들 각각에 포함된 인에이블 펄스는 프레임 주기마다 한 번씩 발생 된다. 상기 게이트 신호는 디스에이블(Disable) 될 때에 대략 -7V의 전압 레벨을 유지하는 반면 인에이블 될 때에는 대략 15V의 전압 레벨을 가진다. 다시 말하여, 상기 게이트 신호는 대략 22V의 스윙 폭을 가진다. 이러한 다수의 게이트 스캔 신호를 발생하기 위하여, 상기 게이트 드라이버(12)는 게이트 제어 신호들(GCS)에 응답한다. 상기 게이트 제어 신호들(GCS)에는 게이트 스타트 펄스(GSP) 및 게이트 클럭(GSC) 등이 포함된다. 상기 게이트 스타트 펄스(GSP)는 프레임 기간의 시작 시점으로부터 하나의 수평 동기 신호의 기간에 해당하는 특정 논리(예를 들면, 하이 논리)의 펄스를 가진다. 상기 게이트 클럭(GSC)는 수평 동기 신호와 동일한 주기를 가진다.
상기 데이터 드라이버(14)는 상기 다수의 게이트 라인(GL1~GLn) 중 어느 하나가 인에이블 될 때마다 데이터 라인(DL1~DLm)의 수에 해당하는 (즉, 1 게이트 라인에 배열된 화소들의 수에 해당하는) 화소 데이터 신호들을 발생한다. 1 라인 분의 화소 데이터 신호들 각각은 대응하는 데이터 라인(DL)을 경유하여 상기 액정 패 널(10) 상의 대응하는 화소(즉, 액정셀)에 공급된다. 상기 게이트 라인(GL) 상에 배열된 화소들 각각은 상기 화소 데이터 신호의 전압 레벨에 해당하는 광량을 통과시킨다. 1 라인 분의 화소 데이터 신호를 발생하기 위하여, 상기 데이터 드라이버(14)는, 데이터 제어 신호(DCS)에 응답하여, 게이트 신호에 포함된 인에이블 펄스의 기간마다 1 라인 분의 화소 데이터를 순차적으로 입력한다. 상기 데이터 드라이버(14)는, 순차 입력된 1 라인 분의 화소 데이터를 동시에 아날로그 형태의 화소 데이터 신호로 변환한다. 상기 화소 데이터 신호는 대략 0V ~4.5V 사이의 전압 레벨을 가진다. 다시 말하여, 상기 화소 데이터 신호는 게이트 신호에 비하여 현저하게 낮은 전압을 가진다.
상기 게이트 드라이버(12) 및 상기 데이터 드라이버(14)는 타이밍 컨트롤러(16)에 의하여 제어된다. 타이밍 컨트롤러(16)는 도시하지 않은 외부의 비디오 데이터 소스(예를 들면, 텔레비젼 수신 모듈에 포함된 영상 복조 모듈 또는 컴퓨터 시스템에 포함된 그래픽 모듈)로부터 동기 신호들(SYNC)을 입력한다. 상기 동기신호들(SYNC)에는 데이터 클럭(Dclk), 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync) 등이 포함된다. 상기 타이밍 컨트롤러(16)는 동기신호들(SYNC)을 이용하여 상기 게이트 드라이버(12)가 매 프레임마다 상기 액정 패널(10) 상의 상기 다수의 게이트 라인(GL1~GLn)이 순차적으로 스캔되게 하는 상기 다수의 게이트 신호를 발생하는데 필요한 상기 게이트 제어 신호들(GCS)을 생성한다. 또한, 상기 타이밍 컨트롤러(16)는 상기 데이터 드라이버(12)로 하여금 게이트 라인(GL)이 인에이블 되는 주기마다 1 라인 분의 화소 데이터(VDs)를 순차적 으로 입력하고 그 순차 입력된 1 라인 분의 화소 데이터를 아날로그 형태의 화소 데이터 신호로 변환 및 출력하게 하는데 필요한 데이터 제어 신호들(DCS)을 발생한다. 나아가, 상기 타이밍 컨트롤러(16)는 비디오 데이터 소스로부터 프레임 단위(1장의 화상 단위)로 구분된 화소 데이터 스트림(VDf)을 입력한다. 상기 타이밍 컨트롤러(16)는 프레임 분의 화소 데이터 스트림(VDf)를 1 라인 분씩 화소 데이터 스트림(VDs)로 구분하고 그 구분된 1라인 분의 화소 데이트 스트림(VDs)을 상기 데이터 드라이버(14)에 공급한다.
도 2는 도 1에 도시된 상기 액정 패널을 상세하게 도시하는 회로도이다. 도2 의 액정 패널(10)은 중앙부에 위치한 표시 영역(100)과 이 표시 영역(100)을 감싸는 비표시 영역(110)으로 구분된다. 상기 표시 영역(100)에는 도 1에서와 같이 상기 박막 트랜지스터(MT) 및 상기 액정 셀(CLC)을 각각 포함하는 화소들이 액티브 매트릭스의 형태로 배열된다.
상기 비표시 영역(110)은 상기 표시 영역(100)의 바깥쪽에 위치하는 주변 회로 영역(또는 배선 영역)(112)과이 주변 회로 영역(112)으로부터 위쪽 및 좌측 방향으로 신장된 패드 영역(114)로 구분된다. 주변 회로 영역에는 정전기 방지 회로가 배치된다. 상기 패드 영역(114)에는, 상기 게이트 드라이버(12) 및 상기 데이터 드라이버(14)가 배치되거나 또는 상기 게이트 드라이버(12) 및 상기 데이터 드라이버(14) 중 어느 하나가 각각 탑재된 적어도 2개의 테이프 캐리어 팩키지(Tape Carrier Package)가 전기적으로 연결된다. 이를 위하여, 상기 패드 영역(114)에는 상기 게이트 및 데이터 드라이버들(12,14)와 전기적으로 연결될 수 있는 게이트 패 드들(GP1~DPn) 및 데이터 패드들(DP1~DPm))이 형성된다. 이들 패드들(114A,114B) 각각은 표시 영역(100)으로부터의 대응하는 게이트 라인(GL1~GLn) 또는 데이터 라인(DL1~DLm)과 전기적으로 연결된다.
상기 주변 회로 영역(112) 상의 상기 정전기 방지 회로에는, 상기 데이터 패드들(DP1~DPm) 쪽의 상기 데이터 라인들(GL1~GLn) 각각의 일단에 전기적으로 접속된 m개의 제1 데이터 뮤트 셀들(DMC11~DMC1m); 및 상기 데이터 라인들(DL1~DLm) 각각의 타단에 전기적으로 연결된 m개의 제2 데이터 뮤트 셀들(DMC21~DMC2m)가 포함된다. 상기 제1 데이터 뮤트 셀들(DMC1~DMC1m)은 제1 뮤트 라인(ML1)에 공통적으로 접속되고, 상기 제2 데이터 뮤트 셀들(DMC21~2m)은 제2 뮤트 라인(ML2)에 공통적으로 연결된다. 제1 및 제2 뮤트 라인(ML1,ML2)는 제1 저전위 전압원(도시하지 않음)에 접속될 제1 전원 패드(FPP)에 공통적으로 연결된다. 제1 저전위 전압원은 상기 제1 및 제2 뮤트 라인(ML1,ML2)가 제1 저전압(예를 들면, "0V")를 유지하게 한다. 제1 데이터 뮤트 셀들(DMC11~DMC1m)은, 외부로부터 대응하는 데이터 라인(DL)에 유입되는 정전기가 데이터 화소 신호의 전압 범위(즉, 0~4.5V)를 벗어날 때, 대응하는 데이터 라인(DL) 상의 정전기를 제1 뮤트 라인(ML1)을 경유하여 제1 저전위 전압원 쪽으로 방전시킨다. 아울러, 제2 데이터 뮤트 셀들(DMC21~DMC2m)도, 데이터 화소 신호의 전압 범위를 벗어나는 정전기가 대응하는 데이터 라인(DL)에 유입될 때, 정전기를 제2 뮤트 라인(ML2)를 경유하여 제1 저전위 전압원 쪽으로 방전시킨다. 이들 제1 및 제2 데이터 뮤트 셀들(DMC11~DMC2m)을 통하여 데이터 라인(DL1~DLm) 상의 정전기가 뮤트됨에 의하여, 상기 표시 영역(100) 상의 화소들 (즉, 박막 트랜지스터들(MT))이 손상되지 않게 된다.
상기 정전기 방지 회로에는, 상기 게이트 패드들(GP1~GPn) 쪽의 상기 게이트 라인들(GL1~GLn) 각각의 일단에 전기적으로 접속된 n개의 제1 게이트 뮤트 셀들(GMC11~GMC1n)과 상기 게이트 라인들(GL1~GLn) 각각의 타단에 전기적으로 연결된 n개의 제2 게이트 뮤트 셀들(GMC21~GMC2n)이 포함된다. 상기 제1 게이트 뮤트 셀들(GMC1~GMC1n)은 제3 뮤트 라인(ML3)에 공통적으로 접속되고, 상기 제2 게이트 뮤트 셀들(GMC21~GMC2n)은 제4 뮤트 라인(ML4)에 공통적으로 연결된다. 제3 및 제4 뮤트 라인(ML3,ML4)는 제2 저전위 전압원(도시하지 않음)과 접속될 제2 전원 패드(SPP)에 공통적으로 연결된다. 제2 저전위 전압원은 상기 제1 및 제2 뮤트 라인(ML1,ML2)에 연결된 제1 저전압(예를 들면, "0V") 보다 높거나 낮은 제2 저전압(예를 들면, "4V")를 유지하게 한다. 제1 게이트 뮤트 셀들(GMC11~GMC1n)은, 외부로부터 대응하는 게이트 라인(GL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 대응하는 게이트 라인(GL) 상의 정전기를 제3 뮤트 라인(ML3)을 경유하여 제2 저전위 전압원 쪽으로 방전시킨다. 아울러, 제2 게이트 뮤트 셀들(GMC21~GMC2n)도, 게이트 신호의 전압 범위를 벗어나는 정전기가 대응하는 게이트 라인(GL)에 유입될 때, 정전기를 제4 뮤트 라인(ML4)를 경유하여 제2 저전위 전압원 쪽으로 방전시킨다. 이들 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 통하여 게이트 라인(GL1~GLn) 상의 정전기가 뮤트됨에 의하여, 상기 표시 영역(100) 상의 화소들(즉, 박막 트랜지스터들(MT))이 손상되지 않게 된다.
이와 같이, 제1 및 제2 게이트 뮤트 셀들( GMC11 ~ GMC2n )이 제1 및 제2 데이터 뮤트 셀들(DMC11~DMC2m)에 공통적으로 접속되는 제1 저전위 전압원과는 다른 제2 저전위 전압원에 접속된다. 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 통하여 방전되는 정전기에 의하여 데이터 라인들(DL1~DLm) 상의 화소 데이터 신호가 왜곡되지 않는다. 이에 더하여, 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 경유하여 게이트 라인들(GL1~GLn) 상의 게이트 신호의 전류가 누설되더라도, 데이터 라인들(DL1~DLm) 상의 화소 데이터 신호들이 왜곡되지 않게 된다. 따라서, 표시 영역(100) 상의 화소들(즉, 액정 셀들 ( CLC ))이 화소 데이터 신호에 정확하게 응답하게 된다. 이에 따라, 본 발명에 따른 액정 패널(10)에 표시되는 화상이 열화되지 않게 된다. 이 결과, 본 발명에 따른 액정 패널(10)은 양질의 화상을 표시할 수 있다.
정전기를 방전시키기 위하여, 상기 제1 및 제2 데이터 뮤트 셀들(DMC11~DM2m)과 상기 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n) 각각에는, 대응하는 데이터 또는 게이트 라인(DL 또는 GL)과 대응하는 뮤트 라인(ML1~ML4 중 어느 하나) 사이에 직렬 접속된 제1 및 제2 박막 트랜지스터(MT1,MT2)와, 이들 박막 트랜지스터(MT1,MT2) 사이의 접속점 상의 전압에 응답하는 제3 박막 트랜지스터(MT3)가 포함된다. 상기 제1 박막 트랜지스터(MT1)는 대응하는 뮤트 라인(ML1~ML4 중 어느 하나)에 공통적으로 접속된 게이트 단자 및 소스 단자를 구비하고, 상기 제2 박막 트랜지스터(MT2)는 대응하는 데이터 또는 게이트 라인(DL 또는 GL)에 공통 접속된 게이트 단자 및 드레인 단자를 포함한다. 이들 제1 및 제2 박막 트랜지스터(MT1,MT2)는 대응하는 데이터 또는 게이트 라인(DL 또는 GL) 상의 전압과 대응하 는 뮤트 라인(ML1~ML4 중 어느 하나) 상의 전압과의 차전압을 분압하고 그 분압된 전압을 상기 제3 박막 트랜지스터(MT3)의 게이트 단자에 공급한다. 다시 말하여, 상기 제1 및 제2 박막 트랜지스터(MT1,MT2)는 분압기를 구성하는 저항의 기능을 수행한다. 상기 제3 박막 트랜지스터(MT3)는 상기 제1 및 제2 박막 트랜지스터(MT1,MT2)에 의하여 분압된 전압이 자신의 문턱 전압보다 높은가 낮은가에 따라 대응하는 데이터 또는 게이트 라인(GL)과 대응하는 뮤트 라인(ML1~ML4 중 어느 하나) 간의 전류 통로를 개폐한다. 상기 제1 및 제2 박막 트랜지스터(MT1,MT2)에 의해 분압된 전압이 문턱 전압보다 높으면, 상기 제3 박막 트랜지스터(MT3)는 대응하는 데이터 또는 게이트 라인(DL 또는 GL)을 대응하는 뮤트 라인(ML1~ML4 중 어느 하나)과 연결시킨다. 이때, 대응하는 데이터 또는 게이트 라인(DL 또는 GL) 상의 정전기가 대응하는 뮤트 라인(ML1~ML4 중 어느 하나) 쪽으로 방전되어, 대응하는 데이터 또는 게이트 라인(DL 또는 GL)에 접속되는 표시 영역 내의 1라인(또는 1컬럼) 분의 화소들(즉, 박막 트랜지스터들(MT))이 정전기에 의해 손상되지 않게 한다.
도 3은 본 발명의 다른 실시 예에 따른 정전기 방지 기능의 액정 패널을 설명하는 회로도이다. 도 3의 액정 패널은, 제3 내지 제4 뮤트 라인들(ML3,ML4)의 일단들이 제2 뮤트 라인(ML2)의 양단에 각각에 각각 연결되고, 제3 및 제4 뮤트 라인(ML3,ML4)의 타단들이 대응되는 완충 셀(BMC1 또는 BMC2)을경유하여 제1 뮤트 라인(ML2)의 양단에 접속되고, 제1 뮤트 라인(ML1)만이 제1 저전위 전압원에 접속될 제1 전원 패드(FPP)에 연결된 것을 제외하고는, 도 2의 액정 패널과 동일한 구성을 가진다. 도 2에 도시된 구성요소들과 동일한 명칭, 기능 및 작용효과를 가지는 도 3의 구성요소들은 동일한 부호로 인용될 것이며 또한 그것들에 대한 동작 및 작용효과는 당업자라면 누구나 도 2의 설명으로부터 쉽게 알 수 있으므로 생략될 것이다.
제1 데이터 뮤트 셀들(DMC11~DMC1m)은, 데이터 화소 신호의 전압 범위를 벗어나는 정전기가 대응하는 데이터 라인(DL)에 유입될 때, 정전기를 제1 뮤트 라인(ML1)를 경유하여 제1 저전위 전압원 쪽으로 방전시킨다. 아울러, 제2 데이터 뮤트 셀들(DMC21~DMC2m)은, 외부로부터 대응하는 데이터 라인(DL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, -7V~15V)를 벗어날 때, 대응하는 데이터 라인(DL) 상의 정전기를 제2 및 제3 뮤트 라인(ML1), 제1 완충 셀(BMC1) 및 제1 뮤트 라인(ML1)으로 이어지는 제1 경로와 제2 및 제4 뮤트 라인(ML2,ML4), 제2 완충 셀(BMC2) 및 제1 뮤트 라인(ML1)으로 이어지는 제2 경로를 경유하여 상기 제1 저전위 전압원 쪽으로 방전시킨다. 이들 제1 및 제2 데이터 뮤트 셀들(DMC11~DMC2m)을 통하여 데이터 라인(DL1~DLm) 상의 정전기가 뮤트됨에 의하여, 상기 표시 영역(100) 상의 화소들(즉, 박막 트랜지스터들(MT))이 손상되지 않게 된다.
제1 게이트 뮤트 셀들(GMC11~GMC1n)은, 외부로부터 대응하는 게이트 라인(GL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 대응하는 게이트 라인(GL) 상의 정전기를 제3 뮤트 라인(ML3), 제1 완충 셀(BMC1) 및 제1 뮤트 라인(ML1)을 경유하여 상기 제1 저전위 전압원 쪽으로 방전시킨다. 아울러, 제2 게이트 뮤트 셀들(GMC21~GMC2n)도, 게이트 신호의 전압 범위 를 벗어나는 정전기가 대응하는 게이트 라인(GL)에 유입될 때, 정전기를 제4 뮤트 라인(ML4), 제2 완충 셀(BMC2) 및 제1 뮤트 라인(ML1)를 경유하여 상기 제1 저전위 전압원 쪽으로 방전시킨다. 이들 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 통하여 게이트 라인(GL1~GLn) 상의 정전기가 뮤트됨에 의하여, 상기 표시 영역(100) 상의 화소들(즉, 박막 트랜지스터들(MT))이 손상되지 않게 된다.
제1 완충 셀(BMC1)은 외부로부터 상기 데이터 또는 게이트 라인(DL 또는 GL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 제3 뮤트 라인(ML3)로부터의 정전기가 제1 뮤트 라인(ML1)을 경유하여 상기 제1 저전위 전압원 쪽으로 방전되게 한다. 반면, 상기 데이터 및 게이트 라인(DL,GL) 상에 게이트 신호의 전압 레벨 범위에 속하는 신호가 전송되는 경우, 제1 완충 셀(BMC1)는 제3 뮤트 라인(ML3)과 제1 뮤트 라인(ML1) 사이의 전류 통로를 개방하여 제3 뮤트 라인(ML3)로부터 제1 뮤트 라인(ML1) 쪽으로 신호가 누설되지 않게 한다. 마찬가지로, 제2 완충 셀(BMC2)도 외부로부터 상기 데이터 또는 게이트 라인(DL 또는 GL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 제4 뮤트 라인(ML4)로부터의 정전기가 제1 뮤트 라인(ML1)을 경유하여 상기 제1 저전위 전압원 쪽으로 방전되게 한다. 반면, 상기 데이터 및 게이트 라인(DL,GL) 상에 게이트 신호의 전압 레벨 범위에 속하는 신호가 전송되는 경우, 제2 완충 셀(BMC2)는제4 뮤트 라인(ML4)과 제1 뮤트 라인(ML1) 사이의 전류 통로를 개방하여 제4 뮤트 라인(ML3)로부터 제1 뮤트 라인(ML1) 쪽으로 신호가 누설되지 않게 한다.
이와 같이, 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)에 접속된 제3 및 제4 뮤트 라인( ML3 , ML4 )가 완충 셀( BMC1 , BMC2 )에 의하여 제1 데이터 뮤트 셀들(DMC11~DMC1m)에 접속된 제1 뮤트 라인( ML1 )과 완충된다 . 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 경유하여 게이트 라인들(GL1~GLn) 상의 게이트 신호의 전류가 누설되더라도, 데이터 라인들(DL1~DLm) 상의 화소 데이터 신호들이 왜곡되지 않게 된다. 따라서, 표시 영역(100) 상의 화소들(즉, 액정 셀들 ( CLC ))이 화소 데이터 신호에 정확하게 응답하게 된다. 이에 따라, 본 발명에 따른 액정 패널(10)에 표시되는 화상이 열화되지 않게 된다. 이 결과, 본 발명에 따른 액정 패널(10)은 양질의 화상을 표시할 수 있다.
제3 및 제4 뮤트 라인(ML3,ML4)를 제1 뮤트 라인(ML1)과 완충하는 제1 및 제2 완충 셀(BMC1,BMC2)는, 상기 데이터 또는 게이트 라인(DL 또는 GL) 대신에 제1 뮤트 라인(ML1)에 접속된 것을 제외하고는, 상기 게이트 뮤트 셀(GMC)과 동일한 구성을 가진다. 따라서, 이들 제1 및 제2 완충 셀(BMC1,BMC2)에 대한 상세한 설명은 생략될 것이다. 제1 및 제2 완충 셀(BMC1,BMC2) 각각은 제3 또는 제4 뮤트 라인(ML3 또는 ML4)과 제1 뮤트 라인(ML1) 사이에 접속된 직렬 접속된 제4 및 제5 박막 트랜지스터(MT4,MT5)와, 이들 박막 트랜지스터(MT4,MT5) 사이의 접속점 상의 전압에 응답하는 제6 박막 트랜지스터(MT6)가 포함된다. 상기 제4 박막 트랜지스터(MT1)는 제1 뮤트 라인(ML1)에 공통적으로 접속된 게이트 단자 및 소스 단자를 구비하고, 상기 제5 박막 트랜지스터(MT5)는 제3 또는 제4 뮤트 라인(ML3 또는 ML4)에 공통 접속된 게이트 단자 및 드레인 단자를 포함한다. 이들 제4 및 제5 박막 트랜지스터(MT4,MT5)는 대응하는 제3 또는 제4 뮤트 라인(ML3 또는 ML4) 상의 전압과 제1 뮤트 라인(ML1) 상의 전압과의 차전압을 분압하고 그 분압된 전압을 상기 제6 박막 트랜지스터(MT6)의 게이트 단자에 공급한다.
도 4은 본 발명의 다른 실시 예에 따른 정전기 방지 기능의 액정 패널을 설명하는 회로도이다. 도 4의 액정 패널은, 제3 내지 제4 뮤트 라인들(ML3,ML4)의 일단들과 제2 뮤트 라인(ML2)의 양단 사이에 각각 연결된 제3 및 제4 완충 셀(BMC3,BM4)를 추가로 구비하는 것을 제외하고는, 도 3의 액정 패널과 동일한 구성을 가진다. 도 3에 도시된 구성요소들과 동일한 명칭, 기능 및 작용효과를 가지는 도 4의 구성요소들은 동일한 부호로 인용될 것이며 또한 그것들에 대한 동작 및 작용효과는 당업자라면 누구나 도 2 및 도 3의 설명으로부터 쉽게 알 수 있으므로 생략될 것이다.
제3 완충 셀(BMC1)은 외부로부터 상기 데이터 라인(DL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 제2 뮤트 라인(ML2)로부터의 정전기가 제3 뮤트 라인(ML1), 제1 완충 셀(BMC1) 및 제1 뮤트 라인(ML1)을 경유하여 상기 제1 저전위 전압원 쪽으로 방전되게 한다. 반면, 상기 데이터 라인(DL,GL) 상에 게이트 신호의 전압 레벨 범위에 속하는 신호가 전송되는 경우, 제3 완충 셀(BMC3)는제3 뮤트 라인(ML3)과 제2 뮤트 라인(ML1) 사이의 전류 통로를 개방하여 제3 뮤트 라인(ML3)로부터 제2 뮤트 라인(ML1) 쪽으로 신호가 누설되지 않게 한다. 마찬가지로, 제2 완충 셀(BMC2)도 외부로부터 상기 데이터 라인(DL)에 유입되는 정전기가 게이트 신호의 전압 범위(즉, "-7V~15V")를 벗어날 때, 제2 뮤트 라인(ML2)로부터의 정전기가 제4 뮤트 라인(ML4), 제2 완충 셀(BMC2) 및 제1 뮤 트 라인(ML1)을 경유하여 상기 제1 저전위 전압원 쪽으로 방전되게 한다. 반면, 상기 데이터 라인(DL) 상에 게이트 신호의 전압 레벨 범위에 속하는 신호가 전송되는 경우, 제4 완충 셀(BMC4)는 제4 뮤트 라인(ML4)과 제2 뮤트 라인(ML2) 사이의 전류 통로를 개방하여 제4 뮤트 라인(ML3)로부터 제2 뮤트 라인(ML1) 쪽으로 신호가 누설되지 않게 한다.
이와 같이, 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)에 접속된 제3 및 제4 뮤트 라인(ML3,ML4)가 완충 셀들(BMC1~BMC24에 의하여 제1 및 제2 데이터 뮤트 셀들(DMC11~DMC1m)에 접속된 제1 및 제2 뮤트 라인(ML1,ML2)과 완충된다. 제1 및 제2 게이트 뮤트 셀들(GMC11~GMC2n)을 경유하여 게이트 라인들(GL1~GLn) 상의 게이트 신호의 전류가 누설되더라도, 데이터 라인들(DL1~DLm) 상의 화소 데이터 신호들이 왜곡되지 않게 된다. 따라서, 표시 영역(100) 상의 화소들(즉, 액정 셀들(CLC))이 화소 데이터 신호에 정확하게 응답하게 된다. 이에 따라, 본 발명에 따른 액정 패널(10)에 표시되는 화상이 열화되지 않게 된다. 이 결과, 본 발명에 따른 액정 패널(10)은 양질의 화상을 표시할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방지 기능의 액정 패널에서는, 게이트 라인들과 접속된 게이트 뮤트 셀들이 데이터 라인들과 접속된 제1 및 제2 데이터 뮤트 셀들이 서로 다른 저전위 전압원들에 각각 연결된다. 게이트 뮤트 셀들을 통하여 방전되는 정전기에 의하여 데이터 라인들 상의 화소 데이터 신호가 왜곡 되지 않는다. 이에 더하여, 게이트 뮤트 셀들을 경유하여 게이트 라인들 상의 게이트 신호의 전류가 누설되더라도, 데이터 라인들 상의 화소 데이터 신호들이 왜곡되지 않게 된다. 따라서, 표시 영역 상의 화소들(즉, 액정 셀들)이 화소 데이터 신호에 정확하게 응답하게 된다. 이에 따라, 본 발명에 따른 액정 패널에 표시되는 화상이 열화되지 않게 된다. 이 결과, 본 발명에 따른 액정 패널은 양질의 화상을 표시할 수 있다.
또한, 본 발명에 따른 정전기 방지 기능의 액정 패널은, 게이트 라인들과 게이트 뮤트 셀들이 데이터 라인들과 접속된 데이터 뮤트 셀들이 완충 셀에 의하여 완충되게 한다. 게이트 뮤트 셀들을 경유하여 게이트 라인들 상의 게이트 신호의 전류가 누설되더라도, 데이터 라인들 상의 화소 데이터 신호들이 왜곡되지 않게 된다. 따라서, 표시 영역 상의 화소들(즉, 액정 셀들)이 화소 데이터 신호에 정확하게 응답하게 된다. 이에 따라, 본 발명에 따른 액정 패널에 표시되는 화상이 열화되지 않게 된다. 이 결과, 본 발명에 따른 액정 패널은 양질의 화상을 표시할 수 있다.
이상과 같이, 본 발명이 도 2 내지 도 4에 도시된 실시 예들로 국한하여 설명되었으나, 본 발명이 속하는 기술 분야에 대한 통상의 지식을 가진 자라면 본 발명의 기술적 사상 및 범위를 일탈하지 않으면서 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 예를 들면, 다수의 게이트 라인(또는 스캔 라인) 및 다수의 데이터 라인(또는 소스 라인)에 의하여 구분된 화소 영역들 각각에 형성된 EL 화소를 포함하는 EL 표시 패널에도 본원 발명이 적용될 수 있을 것이다. 따라서, 본 발명의 기술적인 범위 및 특징들은 실시 예의 설명에 국한될 수는 없고 첨부된 특허청구의 범위에 기재된 사항에 의하여 설정되어야 할 것이다.

Claims (7)

  1. 게이트 라인들 및 데이터 라인들에 의해 구분된 영역들 각각에, 대응하는 게이트 라인 및 대응하는 데이터 라인에 접속되게 형성된 화소들
    제1 내지 제4 정전기 방전 배선
    상기 게이트 라인들의 일단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제1 정전기 방전 배선쪽으로 배선 뮤트 시키는 제1 뮤트 셀들
    상기 게이트 라인들의 타단에 각각 접속되어, 대응하는 게이트 라인 상의 정전기를 상기 제2 정전기 방전 배선쪽으로 배선 뮤트 시키는 제2 뮤트 셀들
    상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제3 정전기 방전 배선쪽으로 배선 뮤트 시키는 제3 뮤트 셀들 및
    상기 데이터 라인들의 일단에 각각 접속되어, 대응하는 데이터 라인 상의 정전기를 상기 제4 정전기 방전 배선쪽으로 배선 뮤트 시키는 제4 뮤트 셀들을 구비하는 것을 특징으로 하는 정전기 방지 기능의 평판 패널.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 정전기 방전 배선은 제3 및 제4 정전압 방전 배선과는 다른 전위를 가지는 것을 특징으로 하는 정전기 방지 기능의 평판 패널.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 정전기 방전 배선이 제3 및 제4 정전기 방전 배선 보다 높은 전위를 가지는 것을 특징으로 하는 정전기 방지 기능의 평판 패널.
  4. 제 1 항에 있어서,
    상기 제3 정전기 방전 배선과 상기 제1 및 제2 정전기 방전 배선 사이에 각각 접속된 제1 및 제2 버퍼링 셀을 추가로 구비하는 것을 특징으로 하는 정전기 방지 기능의 평판 패널.
  5. 제 4 항에 있어서,
    상기 제1, 제3 및 제4 배선이 전기적으로 서로 연결된 것을 특징으로 하는 정전기 방지 기능의 평판 패널.
  6. 제 4 항에 있어서,
    상기 제4 정전기 방전 배선과 상기 제1 및 제2 정전기 방전 배선 사이에 각각 접속된 제3 및 제4 버퍼링 셀을 추가로 구비하는 것을 특징으로 하는 정전기 방 지 기능의 평판 패널.
  7. 제 6 항에 있어서,
    상기 화소들 각각이 액정 셀을 구비하는 것을 특징으로 하는 평판 패널.
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CN105676512A (zh) * 2016-04-13 2016-06-15 京东方科技集团股份有限公司 显示基板、显示面板及显示装置

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